KR20140065724A - Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법 - Google Patents

Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법 Download PDF

Info

Publication number
KR20140065724A
KR20140065724A KR1020120131976A KR20120131976A KR20140065724A KR 20140065724 A KR20140065724 A KR 20140065724A KR 1020120131976 A KR1020120131976 A KR 1020120131976A KR 20120131976 A KR20120131976 A KR 20120131976A KR 20140065724 A KR20140065724 A KR 20140065724A
Authority
KR
South Korea
Prior art keywords
semiconductor die
interposer
penetrating electrode
layer
bond pad
Prior art date
Application number
KR1020120131976A
Other languages
English (en)
Other versions
KR101419601B1 (ko
Inventor
윤주훈
박두현
김진영
서성민
이춘흥
린 글렌
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020120131976A priority Critical patent/KR101419601B1/ko
Priority to US14/083,917 priority patent/US9627368B2/en
Publication of KR20140065724A publication Critical patent/KR20140065724A/ko
Application granted granted Critical
Publication of KR101419601B1 publication Critical patent/KR101419601B1/ko
Priority to US15/490,091 priority patent/US10388643B2/en
Priority to US16/545,105 priority patent/US11183493B2/en
Priority to US17/532,601 priority patent/US20220181314A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 공정을 단축하고 비용을 획기적으로 절감할 수 있을 뿐만 아니라, 제품의 최종 완성 단계에서 전체 패키지의 두께 조절이 가능한 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법에 관한 것이다.
본 발명에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법은 본드 패드 및 상기 본드패드에 접속된 관통전극을 포함하는 제1 반도체 다이; 상기 본드 패드 또는 상기관통전극에 접속된 재배선층을 가지며, 상기 제1 반도체 다이 위에 형성된 인터포저; 상기 인터포저의 상기 재배선층에 접속되고, 상기 인터포저 위에 위치된 제2 반도체 다이; 상기 제2 반도체 다이를 봉지하는 봉지부; 및 상기 제1 반도체 다이의 상기 본드 패드 또는 상기 관통전극에 접속된 솔더볼을 포함하는 것을 특징으로 한다.

Description

EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법 {Semiconductor device using epoxy molding compound wafer support system and fabricating method thereof}
본 발명은 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법에 관한 것이다.
반도체 웨이퍼를 위한 서포트는 웨이퍼를 지지하기 위한 서포트 표면 및 서포트 표면으로부터 이격되어 있고 웨이퍼로부터 이격되어 있는 리세스된 표면을 구비하는 플레이트를 포함한다.
종래 기술에 따른 서포트는 상기 플레이트가 실리콘 카바이드, 실리콘 질화물, 및 실리콘 혹은 글래스로 이루어져 있기에 값이 비싸고 또한 공정수가 많은 문제점이 있었다.
본 발명은 웨어퍼 서포트 시스템(WSS: wafer support system) 대신에 에폭시 몰딩 컴파운드(EMC: epoxy molding compound)를 이용하여 인터포저와 반도체 다이 접속 그리고 몰딩의 일괄 공정처리가 가능하여 공정을 단축하고 비용을 획기적으로 절감할 수 있을 뿐만 아니라, 제품의 최종 완성 단계에서 전체 패키지의 두께 조절이 가능한 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법을 제공한다.
본 발명의 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스는 본드 패드 및 상기 본드패드에 접속된 관통전극을 포함하는 제1 반도체 다이; 상기 본드 패드 또는 상기 관통전극에 접속된 재배선층을 가지며, 상기 제1 반도체 다이 위에 형성된 인터포저; 상기 인터포저의 상기 재배선층에 접속되고, 상기 인터포저 위에 위치된 제2반도체 다이; 상기 제2반도체 다이를 봉지하는 봉지부; 및 상기 제1반도체 다이의 상기 본드 패드 또는 상기 관통전극에 접속된 솔더볼을 포함한다.
상기 본드 패드는 상기 관통전극의 하면에 형성될 수 있다.
상기 본드 패드는 상기 관통전극의 상면에 형성될 수 있다.
상기 제1반도체 다이, 상기 인터포저, 및 상기 봉지부의 측면이 동일 평면 일 수 있다.
제1 반도체 다이의 하면에 상기 솔더볼의 외측으로 패시베이션층이 형성될 수 있다.
상기 인터포저의 상기 재배선층은 상기 패시베이션층에 둘러싸여 이루어질 수 있다.
상기 제2반도체 다이와 상기 인터포저 사이에 범프가 위치할 수 있다.
상기 관통전극의 길이는 20~70㎛일 수 있다.
상기 제1 반도체 다이의 두께는 400 ~ 500㎛일 수 있다.
일 실시예에 따른 상기 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 의 제조방법은 본드 패드 및 관통전극을 포함하는 제1 반도체 다이의 상면에 시드층 및 구리층을 차례로 형성하는 시드층 및 구리층 형성단계; 상기 구리층에 상기 제1 반도체 다이와 같은 크기의 제1 봉지부를 형성하는 제1 봉지부 형성단계; 상기 제1 반도체 다이의 하면을 화학기계적 연마에 의해 연마하여 상기 관통전극을 노출시키는 관통전극 노출단계; 상기 관통전극에 접속된 재배선층을 갖는 인터포저를 형성하는 인터포저 형성단계; 상기 인터포저의 재배선층에 제2 반도체 다이를 접속하는 제2 반도체 다이 접속단계; 상기 제2 반도체 다이를 제2 봉지부로 봉지하는 제2 봉지부 형성단계; 상기 제1 봉지부를 그라인딩 하여 상기 구리층을 노출시키는 구리층 노출단계; 상기 구리층 및 상기 시드층을 차례로 식각하는 식각단계; 및 상기 본드 패드에 솔더볼을 부착하는 솔더볼 부착단계를 포함할 수 있다.
다른 실시예에 따른 상기 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스의 제조방법은, 본드 패드 및 관통전극을 포함하는 제1 반도체 다이의 하면에 제1 봉지부를 형성하는 제1 봉지부 형성단계; 상기 제1 반도체 다이의 상면에 상기 관통전극에 접속된 재배선층을 갖는 제1 인터포저를 형성하는 제1 인터포저 형성단계; 상기 제1인터포저의 재배선층에 제2 반도체 다이를 접속하는 제2 반도체 다이 접속단계; 상기 제2 반도체 다이를 제2 봉지부로 봉지하는 제2 봉지부 형성단계; 및 상기 제1 봉지부를 화학기계적 연마에 의해 연마하여 상기 관통전극을 노출시키는 관통전극 노출단계; 및 상기 본드 패드 또는 상기 관통전극에 솔더볼을 부착하는 솔더볼 부착단계를 포함한다.
본 발명의 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법에 의하면, 에폭시 몰딩 컴파운드를 이용하여 공정을 단축하고 비용을 획기적으로 절감할 수 있을 뿐만 아니라, 제품의 최종 완성 단계에서 전체 패키지의 두께 조절이 가능한 반도체 디바이스 및 이의 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스의 구조를 도시한 도면이다.
도 2a내지 도 2j는 도 1에 도시된 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스를 제조하는 방법을 순차적으로 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스의 구조를 도시한 도면이다.
도 4a내지 도 4g는 도 3에 도시된 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스를 제조하는 방법을 순차적으로 도시한 도면이다.
이하, 실시예와 첨부한 도면을 통하여 본 발명에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(100, 200) 및 이의 제조방법을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(100)의 구조를 도시한 도면이고, 도 2a내지 도 2j는 도 1에 도시된 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(100)를 제조하는 방법을 순차적으로 도시한 도면이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(100)는 제1 반도체 다이(110), 인터포저(120), 제2 반도체 다이(130), 봉지부(140) 및 솔더볼(150)을 포함한다.
상기 제1 반도체 다이(110)는 본드 패드(111), 상기 본드패드에 접속된 관통전극(112), 및 패시베이션층(113)을 포함한다. 상기 본드 패드(111)는 상기 관통전극(112)의 하면에 형성되어 있다. 상기 관통전극(112)은 상기 제1 반도체 다이(110)의 본드 패드(111)를 관통하고 상기 본드 패드(111)와 전기적으로 연결될 수 있다. 상기 관통전극(112)의 길이는 20~70㎛일 수 있고, 상기 제1 반도체 다이(110)의 두께는 400~500㎛일 수 있다. 상기 패시베이션층(113)은 폴리머로 이루어지는 것이 바람직하다.
상기 인터포저(120)는 상기 제1 반도체 다이(110)의 상면에 형성되고, 패시베이션층(121), 재배선층(122), 및 랜드(123)를 포함할 수 있다. 상기 재배선층(122)은 상기 관통전극(112)에 접속되고 상기 패시베이션층(121)에 둘러싸여 이루어질 수 있다. 상기 랜드(123)는 상기 재배선층(122) 위에 형성되어 있고, 상기 패시베이션층(121)에 둘어싸여 있다. 상기 패시베이션층(121)은 실리콘 산화막, 실리콘 질화막, 및 폴리머일 수 있다.
상기 제2 반도체 다이(130)는 상기 인터포저(120)의 상면에 위치하고, 범프(131)를 통하여 상기 인터포저(120)의 상기 재배선층(122)에 접속될 수 있다.
상기 봉지부(140)는 에폭시 몰딩 컴파운드(EMC: epoxy molding compound)로 이루어지고, 상기 제2 반도체 다이(130) 및 상기 인터포저(120)의 상면을 봉지하고, 상기 제2 반도체 다이(130)와 상기 인터포저(120) 사이를 채움으로써, 상기 제2 반도체 다이(130)와 상기 인터포저(120)를 외부 환경으로부터 보호하는 역할을 한다. 상기 제1 반도체 다이(110), 상기 인터포저(120), 및 상기 봉지부(140)의 측면은 동일 평면을 이룰 수 있다.
상기 솔더볼(150)은 상기 제1 반도체 다이(110)의 상기 본드 패드(111)에 접속되고, 상기 본드 패드(111)를 통하여 상기 제1 반도체 다이(110)와 전기적으로 연결된다. 또한, 상기 제1 반도체 다이(110)의 하면에 상기 솔더볼(150)의 외측으로 패시베이션층(113)이 형성될 수 있다.
상기 일 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(100)의 구성에 의하여 반도체 패키지의 두께를 얇게 조절할 수 있다.
상기 일 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(100)의 제조방법은, 시드층 및 구리층 형성단계; 제1 봉지부 형성단계; 관통전극 노출단계; 인터포저 형성단계; 제2 반도체 다이 접속단계; 제2 봉지부 형성단계; 구리층 노출단계; 식각단계; 및 솔더볼 부착단계를 포함한다.
상기 시드층 및 구리층 형성단계는 본드 패드(111) 및 관통전극(112)을 포함하는 제1 반도체 다이(110)의 상면에 시드층(160) 및 구리층(170)을 차례로 형성하는 단계이다. 상기 시드층(160)은 스퍼터링 등의 방법에 의해 형성될 수 있고, 상기 관통전극(112)의 상면에 형성된 본드 패드(111)를 통하여 상기 관통전극(112)과 전기적으로 연결될 수 있다. 또한, 상기 시드층(160)은 티타늄, 텅스텐, 금, 은, 구리, 또는 그 등가물 중 선택되는 어느 하나의 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 시드층(160)의 상면에 형성되는 구리층(170)은 후속 단계로 진행하게 될 상기 화학기계적 연마의 오차가 대략 15㎛이므로, 두께를 대략 30㎛로 형성하는 것이 바람직하다.
상기 제1 봉지부 형성단계는 상기 구리층(170)에 상기 제1 반도체 다이(110)와 같은 크기의 제1 봉지부(141)를 형성하여 상기 제1 반도체 다이(110)를 외부 환경으로부터 보호하고 상기 제1 반도체 다이(110)의 핸들링을 용이하게 해주는 역할을 한다.
상기 관통전극 노출단계는 상기 제1 봉지부(141)를 이용하여 상기 제1 반도체 다이(110)의 하면을 화학기계적 연마에 의해 연마함으로써 상기 관통전극(112)을 노출시키는 단계이다. 상기 제1 봉지부(141)를 이용하여 상기 제1 반도체 다이(110)를 핸들링하기에 상기 제1 반도체 다이(110)를 외부 환경으로부터 보호할 수 있다.
상기 인터포저 형성단계는 상기 관통전극(112)에 접속된 재배선층(122)을 갖는 인터포저(120)를 형성하는 단계이다. 상기 인터포저(120)를 형성함으로써 상기 제1 반도체 다이(110)에 제2 반도체 다이(130)를 적층하여 전기적으로 연결할 수 있다. 즉, 상기 인터포저(120)는 상기 제1 반도체 다이(110)의 하면에 패시베이션층(121)을 형성하고, 상기 패시베이션층(121)에 재배선층(122)을 형성하되, 상기 관통전극(112)에 접속되도록 형성한다. 상기 랜드(123)는 상기 재배선층(122)의 상면에 형성되고 상기 패시베이션층(121)에 둘러싸여 있다.
제2 반도체 다이 접속단계는 상기 인터포저(120)의 재배선층(122)에 상기 제2 반도체 다이(130)를 접속하는 단계이다. 상기 제2 반도체 다이(130)는 별도의 패키징 구성이 없이 상기 인터포저(120)를 통하여 상기 제1 반도체 다이(110)의 관통전극(112)과 전기적으로 연결됨으로써 와이어 본딩에 연결하는 방법에 비해 배선 거리를 단축한다. 따라서, 패키지 면적과 높이를 축소할 수 있고 반도체 디바이스(100)의 소형화가 가능하다.
상기 제2 봉지부 형성단계는 상기 제2 반도체 다이(130)를 제2 봉지부(142)로 봉지하는 단계이다. 상기 제2 봉지부(142)는 상기 제1봉지부의 두께보다 두껍게 형성한다. 상기 제2 봉지부(142)는 상기 제1 봉지부(141)를 화학기계적 연마에 의해 연마 시 상기 제1 반도체 다이(110)와 상기 제2 반도체 다이(130)의 핸들링을 용이하게 해주고 외부 환경으로부터 보호해주는 역할을 한다.
상기 구리층 노출단계는 상기 제2 봉지부(142)를 이용하여 상기 제1 봉지부(141)를 화학기계적 연마에 의해 연마함으로써 상기 구리층(170)을 노출시키는 단계이다. 상기 화학기계적 연마 오차가 15㎛이므로 상기 구리층(170)이 일부 연마될 수도 있다.
여기서, 제2 봉지부(142)는 실질적으로 도 1에 도시된 봉지부(140)와 동일 구성요소이다.
상기 식각단계는 화학적방법에 의하여 상기 구리층(170) 및 상기 시드층(160)을 차례로 식각하여 제거하고 상기 제1 반도체 다이(110)의 본드 패드(111)를 노출하는 단계이다.
상기 솔더볼 부착단계는 상기 본드 패드(111)에 전기적 신호를 전달하는 솔더볼(150)을 부착하는 단계이다. 상기 솔더볼(150)은 Pb/Sn 또는 Sn-Ag 솔더볼(150)일 수 있다. 상기 제1 반도체 다이(110)의 하면에 상기 솔더볼(150)의 외측으로 패시베이션층(113)이 형성될 수 있다.
상기 일 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(100)의 제조방법에 의하여 값비싼 실리콘 혹은 글래스로 이루어진 웨이퍼 서포트 시스템 대신에 인터포저, 반도체 디바이스 접속, 및 몰딩의 일괄 공정처리가 가능하므로 공정을 단축하고 비용을 획기적으로 절감할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(200)의 구조를 도시한 도면이고, 도 4a내지 도 4g는 도 3에 도시된 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(200)를 제조하는 방법을 순차적으로 도시한 도면이다.
상기 도 3에 도시된 본 발명의 다른 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(200)는 본드 패드(211)가 상기 관통전극(112)의 상면에 형성되어 있다. 따라서, 인터포저(120)의 재배선층(122)은 상기 본드 패드(211)에 전기적으로 접속된다.
상기 도 1에 도시된 본 발명의 일 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(200)와 동일한 부분에 대해서는 설명을 생략하기로 한다.
상기 다른 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(200)의 제조방법은, 제1 봉지부 형성단계; 인터포저 형성단계; 제2 반도체 다이 접속단계; 제2 봉지부 형성단계; 관통전극 노출단계; 및 솔더볼 부착단계를 포함한다.
상기 제1 봉지부 형성단계는 본드 패드(211) 및 관통전극(112)을 포함하는 제1 반도체 다이(110)의 하면에 제1 봉지부(141)를 형성하여 상기 제1 반도체 다이(110)를 외부 환경으로부터 보호하고 상기 제1 반도체 다이(110)의 핸들링을 용이하게 해주는 역할을 한다.
상기 인터포저 형성단계는 상기 제1 반도체 다이(110)의 상면에 상기 관통전극(112)에 접속된 재배선층(122)을 갖는 인터포저(120)를 형성하여 상기 제1 반도체 다이(110)와 상기 제1 반도체 다이(110)의 상면에 적층되는 제2 반도체 다이(130)를 전기적으로 연결할 수 있다.
상기 제2 반도체 다이 접속단계는 상기 인터포저(120)의 재배선층(122)에 상기 제2 반도체 다이(130)를 접속하여 상기 제2 반도체 다이(130)의 범프(131)를 통하여 상기 인터포저(120)의 재배선층(122)과 전기적으로 연결된다.
상기 제2 봉지부 형성단계는 상기 제2 반도체 다이(130)를 제2 봉지부(142)로 봉지하는 단계이다. 상기 제2 봉지부(142)는 상기 제1봉지부의 두께보다 두껍게 형성한다. 상기 제2 봉지부(142)는 상기 제1 봉지부(141)를 화학기계적 연마에 의해 연마 시 상기 제1 반도체 다이(110)와 상기 제2 반도체 다이(130)의 핸들링을 용이하게 해주고 외부 환경으로부터 보호해주는 역할을 한다.
상기 관통전극 노출단계는 상기 제1 봉지부(141)를 화학기계적 연마에 의해 연마하여 상기 관통전극(112)을 노출시킨다. 노출된 상기 관통전극(112)에 재배선층(114)과 패시베이션층(113)을 형성한다. 상기 재배선층(114)은 상기 패시베이션층(113)에 둘러싸여 이루어진다.
상기 솔더볼 부착단계는 상기 재배선층(114)에 솔더볼(150)을 부착하는 단계이다. 상기 제1 반도체 다이(110)의 하면에 상기 솔더볼(150)의 외측으로 패시베이션층(113)이 형성된다.
상기 다른 실시예에 따른 EMC 웨이퍼 서포트 시스템을 이용한 반도체 디바이스(200)의 제조방법에 의하여 값비싼 실리콘 혹은 글래스로 이루어진 웨이퍼 서포트 시스템 대신에 인터포저, 반도체 다이의 접속, 및 몰딩의 일괄 공정처리가 가능하므로 공정을 단축하고 비용을 획기적으로 절감할 수 있다.
본 발명은 상기 실시예에 한정되지 않고 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술 적 정신이 있다고 할 것이다.
100, 200: 반도체 디바이스 110: 제1 반도체 다이
111, 211: 본드 패드 112: 관통전극
113, 121: 패시베이션층 120: 인터포저
122, 114: 재배선층 123: 랜드
130: 제2 반도체 다이 131: 범프
140: 봉지부 141: 제1 봉지부
142: 제2 봉지부 150: 솔더볼
160: 시드층 170: 구리층

Claims (19)

  1. 본드 패드 및 상기 본드패드에 접속된 관통전극을 포함하는 제1 반도체 다이;
    상기 본드 패드 또는 상기 관통전극에 접속된 재배선층을 가지며, 상기 제1 반도체 다이 위에 형성된 인터포저;
    상기 인터포저의 상기 재배선층에 접속되고, 상기 인터포저 위에 위치된 제2 반도체 다이;
    상기 제2 반도체 다이를 봉지하는 봉지부; 및
    상기 제1 반도체 다이의 상기 본드 패드 또는 상기 관통전극에 접속된 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 본드 패드는 상기 관통전극의 하면에 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 본드 패드는 상기 관통전극의 상면에 형성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 반도체 다이, 상기 인터포저, 및 상기 봉지부의 측면이 동일 평면인 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서,
    제1 반도체 다이의 하면에 상기 솔더볼의 외측으로 패시베이션층이 형성되는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서,
    상기 인터포저의 상기 재배선층은 패시베이션층에 둘러싸여 이루어지는 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제2 반도체 다이와 상기 인터포저 사이에 범프가 위치하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 관통전극의 길이는 20~70㎛인 것을 특징으로 하는 반도체 디바이스.
  9. 제1항에 있어서,
    상기 제1 반도체 다이의 두께는 400 ~ 500㎛인 것을 특징으로 하는 반도체 디바이스.
  10. 본드 패드 및 관통전극을 포함하는 제1 반도체 다이의 상면에 시드층 및 구리층을 차례로 형성하는 시드층 및 구리층 형성단계;
    상기 구리층에 상기 제1 반도체 다이와 같은 크기의 제1 봉지부를 형성하는 제1 봉지부 형성단계;
    상기 제1 반도체 다이의 하면을 화학기계적 연마에 의해 연마하여 상기 관통전극을 노출시키는 관통전극 노출단계;
    상기 관통전극에 접속된 재배선층을 갖는 인터포저를 형성하는 인터포저 형성단계;
    상기 인터포저의 재배선층에 제2 반도체 다이를 접속하는 제2 반도체 다이 접속단계;
    상기 제2 반도체 다이를 제2 봉지부로 봉지하는 제2 봉지부 형성단계;
    상기 제1 봉지부를 그라인딩 하여 상기 구리층을 노출시키는 구리층 노출단계;
    상기 구리층 및 상기 시드층을 차례로 식각하는 식각단계; 및
    상기 본드 패드에 솔더볼을 부착하는 솔더볼 부착단계를 포함하는 반도체 디바이스 제조 방법.
  11. 제10항에 있어서,
    상기 제1 반도체 다이, 상기 인터포저, 및 상기 봉지부의 측면이 동일 평면인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  12. 제10항에 있어서,
    상기 제1 반도체 다이의 하면에 상기 솔더볼의 외측으로 패시베이션층이 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  13. 제10항에 있어서,
    상기 인터포저의 상기 재배선층은 패시베이션층에 둘러싸여 이루어지는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  14. 제10항에 있어서,
    상기 제2 반도체 다이와 상기 인터포저 사이에 범프가 위치하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  15. 본드 패드 및 관통전극을 포함하는 제1 반도체 다이의 하면에 제1 봉지부를 형성하는 제1 봉지부 형성단계;
    상기 제1 반도체 다이의 상면에 상기 관통전극에 접속된 재배선층을 갖는 인터포저를 형성하는 인터포저 형성단계;
    상기 인터포저의 재배선층에 제2 반도체 다이를 접속하는 제2 반도체 다이 접속단계;
    상기 제2 반도체 다이를 제2 봉지부로 봉지하는 제2 봉지부 형성단계; 및
    상기 제1 봉지부를 화학기계적 연마에 의해 연마하여 상기 관통전극을 노출시키는 관통전극 노출단계; 및
    상기 관통전극에 솔더볼을 부착하는 솔더볼 부착단계를 포함하는 반도체 디바이스 제조 방법.
  16. 제15항에 있어서,
    상기 제1 반도체 다이, 상기 인터포저, 및 상기 봉지부의 측면이 동일 평면인 것을 특징으로 하는 반도체 디바이스 제조 방법.
  17. 제15항에 있어서,
    상기 제1 반도체 다이의 하면에 상기 솔더볼의 외측으로 패시베이션층이 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  18. 제15항에 있어서,
    상기 인터포저의 상기 재배선층은 패시베이션층에 둘러싸여 이루어지는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  19. 제15항에 있어서,
    상기 제2 반도체 다이와 상기 인터포저 사이에 범프가 위치하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
KR1020120131976A 2012-11-20 2012-11-20 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법 KR101419601B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120131976A KR101419601B1 (ko) 2012-11-20 2012-11-20 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
US14/083,917 US9627368B2 (en) 2012-11-20 2013-11-19 Semiconductor device using EMC wafer support system and fabricating method thereof
US15/490,091 US10388643B2 (en) 2012-11-20 2017-04-18 Semiconductor device using EMC wafer support system and fabricating method thereof
US16/545,105 US11183493B2 (en) 2012-11-20 2019-08-20 Semiconductor device using EMC wafer support system and fabricating method thereof
US17/532,601 US20220181314A1 (en) 2012-11-20 2021-11-22 Semiconductor device using emc wafer support system and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120131976A KR101419601B1 (ko) 2012-11-20 2012-11-20 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20140065724A true KR20140065724A (ko) 2014-05-30
KR101419601B1 KR101419601B1 (ko) 2014-07-16

Family

ID=50773645

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120131976A KR101419601B1 (ko) 2012-11-20 2012-11-20 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법

Country Status (2)

Country Link
US (4) US9627368B2 (ko)
KR (1) KR101419601B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101419601B1 (ko) 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI550791B (zh) * 2014-01-16 2016-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI517343B (zh) * 2014-03-25 2016-01-11 恆勁科技股份有限公司 覆晶堆疊封裝結構及其製作方法
KR101676916B1 (ko) * 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN107112403A (zh) * 2014-10-22 2017-08-29 安相贞 半导体元件用支承基板、包括该基板的半导体装置及其制造方法
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US9443785B2 (en) * 2014-12-19 2016-09-13 Advanced Semiconductor Engineering, Inc. Semiconductor package
KR101731700B1 (ko) 2015-03-18 2017-04-28 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
WO2016149441A1 (en) * 2015-03-18 2016-09-22 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR20170001060A (ko) 2015-06-25 2017-01-04 에스케이하이닉스 주식회사 인터포저를 포함하는 반도체 패키지 및 제조 방법
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US10056338B2 (en) 2015-10-27 2018-08-21 Micron Technology, Inc. Methods of forming semiconductor packages including molding semiconductor chips of the semiconductor packages
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
US11315862B2 (en) * 2020-01-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
KR20220007255A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지
CN111739840B (zh) * 2020-07-24 2023-04-11 联合微电子中心有限责任公司 一种硅转接板的制备方法及硅转接板的封装结构
TWI786494B (zh) * 2020-12-21 2022-12-11 華泰電子股份有限公司 半導體封裝件之製法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020091327A (ko) 2001-05-31 2002-12-06 삼성전자 주식회사 측면 몸체부가 형성되어 있는 웨이퍼 레벨 패키지 및 그제조 방법
KR101030769B1 (ko) * 2007-01-23 2011-04-27 삼성전자주식회사 스택 패키지 및 스택 패키징 방법
US8106520B2 (en) * 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8487444B2 (en) * 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8367470B2 (en) * 2009-08-07 2013-02-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in build-up interconnect structure for short signal path between die
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8642381B2 (en) * 2010-07-16 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming protective layer over exposed surfaces of semiconductor die
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US9224647B2 (en) * 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
DE102011001591A1 (de) * 2011-03-28 2012-10-04 Zf Lenksysteme Gmbh Vorrichtung zum Freigeben einer Öffnung in einem Gehäuseteil eines Lenkgetriebes
KR101140113B1 (ko) * 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9087701B2 (en) * 2011-04-30 2015-07-21 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within substrate for vertical interconnect in POP
US9128123B2 (en) * 2011-06-03 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer test structures and methods
KR20130015885A (ko) * 2011-08-05 2013-02-14 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9269646B2 (en) * 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US20130234317A1 (en) * 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
TWI534965B (zh) * 2012-09-17 2016-05-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
KR101419601B1 (ko) 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
KR102038488B1 (ko) * 2013-02-26 2019-10-30 삼성전자 주식회사 반도체 패키지의 제조 방법
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9978637B2 (en) * 2013-10-11 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism for forming patterned metal pad connected to multiple through silicon vias (TSVs)
US9530730B2 (en) * 2013-11-08 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Configurable routing for packaging applications

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스

Also Published As

Publication number Publication date
US9627368B2 (en) 2017-04-18
US20140147970A1 (en) 2014-05-29
US20220181314A1 (en) 2022-06-09
US20200203331A1 (en) 2020-06-25
US20170271315A1 (en) 2017-09-21
US11183493B2 (en) 2021-11-23
KR101419601B1 (ko) 2014-07-16
US10388643B2 (en) 2019-08-20

Similar Documents

Publication Publication Date Title
KR101419601B1 (ko) Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
US11319207B2 (en) Semiconductor device and method of forming MEMS package
US10662056B2 (en) Semiconductor device and method of forming microelectromechanical systems (MEMS) package
US10304817B2 (en) Semiconductor device and method of forming build-up interconnect structures over a temporary substrate
US10090185B2 (en) Semiconductor device and manufacturing method thereof
TWI721939B (zh) 半導體裝置及形成囊封晶圓級晶片尺寸封裝的方法
US7326592B2 (en) Stacked die package
TWI795236B (zh) 使用標準化載體以形成嵌入式晶圓級晶片尺寸封裝的半導體裝置及方法
TW201618196A (zh) 半導體裝置以及形成雙側扇出晶圓級封裝的方法
US10074628B2 (en) System-in-package and fabrication method thereof
GB2485830A (en) Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
TWI689017B (zh) 半導體裝置和在重組晶圓中控制翹曲之方法
WO2013055453A2 (en) Copper stud bump wafer level package
CN111033732A (zh) 使用导线接合的混合式添加结构的可堆叠存储器裸片
TWI719205B (zh) 晶片封裝製程
EP3151275A2 (en) System-in-package and fabrication method thereof
KR101411810B1 (ko) 반도체 디바이스 및 그 제조 방법
US20240038682A1 (en) Semiconductor device package and methods of formation
TW201523802A (zh) 在半導體封裝中使用標準化載體的半導體裝置及方法
KR100600214B1 (ko) 반도체패키지 및 그 제조 방법
CN116864456A (zh) 多晶粒封装及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190703

Year of fee payment: 6