KR20140063870A - 플루오르화 막을 위한 금속 탄화물 배리어 층들을 형성하는 방법 - Google Patents

플루오르화 막을 위한 금속 탄화물 배리어 층들을 형성하는 방법 Download PDF

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KR20140063870A
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요시유키 기쿠치
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도쿄엘렉트론가부시키가이샤
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Abstract

반도체 디바이스들에서 플루오르화탄소 막들에 대한 금속 탄화물 배리어 층들을 형성하는 방법이 설명된다. 방법은 기판 상에 플루오르화탄소 막을 성막하는 단계 및 제1 온도로 플루오르화탄소 막 상에 금속 함유 층을 성막하는 단계를 포함하며, 여기서 금속 함유 층은 플루오르화탄소 막과 반응하여 금속 함유 층과 플루오르화탄소 막 사이의 계면에서 금속 불화물 층을 형성한다. 방법은 제1 온도보다 높은 제2 온도로 금속 함유 층을 열 처리하는 단계를 더 포함하며, 여기서 금속 함유 층의 열 처리는 금속 함유 층을 통한 확산에 의하여 금속 불화물 층으로부터 불소를 제거하고, 금속 함유 층과 플루오르화탄소 막 사이의 계면에서 금속 탄화물 배리어 층을 형성하며, 금속 함유 층은 블리스터링(blistering) 또는 필링(peeling) 없이 제2 온도의 열 처리 단계를 견뎌낸다(survive).

Description

플루오르화 막을 위한 금속 탄화물 배리어 층들을 형성하는 방법 {METHOD OF FORMING METAL CARBIDE BARRIER LAYERS FOR FLUOROCARBON FILMS}
본 발명은 일반적으로 반도체 디바이스들 및 반도체 디바이스들을 제조하는 방법들에 관한 것이다. 특히, 본 발명은 반도체 디바이스들에서 구리 금속화와 함께 이용되는 플루오르화탄소 막들을 위한 금속 탄화물 배리어 층들을 형성하기 위한 방법에 관한 것이다.
집적 회로는 다양한 반도체 디바이스들 및 반도체 디바이스들에 전력을 제공하는 복수의 도전 금속 경로들을 포함하며, 이들 반도체 디바이스들이 정보를 공유하고 교환하도록 허용한다. 집적 회로 내에서, 금속 층들을 서로로부터 절연시키는 금속간 또는 층간 유전체 층들을 사용하여 금속 층들은 서로의 상단 상에 적층된다.
대개, 각각의 금속 층은 적어도 하나의 부가적인 금속 층에 전기적 콘택을 형성해야 한다. 그러한 전기적 콘택은 금속 층들을 분리시키는 층간 절연체 내에 홀(즉, 비아)을 에칭하고, 상호접속부를 생성하기 위해 결과적인 비아를 금속으로 충진함으로써 달성된다. 금속 층들은 통상적으로 층간 유전체에서 에칭된 경로들을 점유한다. "비아"는 대개 유전체 층 아래에 놓이는 도전성 층에 유전체 층을 통해 전기적 접속을 제공하는, 유전체 층 내에 형성된 임의의 피쳐(feature), 즉, 홀, 라인 또는 다른 유사한 피쳐를 지칭한다. 유사하게, 2개 이상의 비아들을 연결하는 금속 층들은 대개 트렌치들로서 지칭된다.
집적 회로들을 제조하기 위한 다층 금속화 방식들로의 구리(Cu) 금속의 도입은 와이어링 저항을 감소시키고, 낮은 유전율 또는 낮은 유전 상수(로우-k) 재료들이 기생 캐패시턴스를 감소시키기 위해 층간 유전체(ILD)들로서 사용될 수 있다. Cu는 실리콘 또는 유전체 재료들과 같은 공통 집적 회로 재료들로 용이하게 확산되는 것으로 알려지며, 여기서 쳐는 중간-밴드갭 불순물이다. 따라서, 확산 배리어 층은 Cu를 둘러싸고 집적 회로 재료들로의 Cu의 확산을 방지하기 위하여 유전체 재료들 및 집적 회로들의 다른 재료들 위에 형성된다. 불소 및 탄소를 포함하거나 불소 및 탄소로 구성되는 플루오르화탄소(CF) 막들은 로우-k ILD들 및 다른 애플리케이션들로서의 사용을 위한 유망한 재료들이다. 그러나, 반도체 디바이스들에 플루오르화탄소 막들을 통합하려 시도할 때 공통적으로 부딪치게 되는 문제는 플루오르화탄소 막과 디바이스 내의 다른 재료 막들 사이의 약한 접착력이며, 이는 플루오르화탄소 막으로부터 다른 재료 막들의 블리스터링(blistering) 및/또는 필링(peeling)을 초래할 수 있다.
발명의 실시예들은 반도체 디바이스들에서 Cu 금속화와 함께 사용될 수 있는 플루오르화탄소 막들에 대한 금속 탄화물 배리어 층들을 형성하는 방법을 설명한다. 몇몇 실시예들에 따르면, 금속 탄화물 배리어 층들은 탄탈룸(Ta), 티타늄(Ti), 텅스텐(W), 코발트(Co), 또는 망간(Ma), 또는 이들의 조합물을 포함할 수 있다.
일 실시예에 따라, 방법은 기판 상에 플루오르화탄소 막을 성막하는 단계 및 제1 온도로 플루오르화탄소 막 상에 금속 함유 층을 성막하는 단계를 포함하며, 여기서 상기 성막하는 단계는 금속 함유 층과 플루오르화탄소 막 사이의 계면에서 금속 불화물 층을 형성한다. 방법은 제1 온도보다 높은 제2 온도로 금속 함유 층을 열 처리하는 단계를 더 포함하며, 여기서 열 처리하는 단계는 금속 함유 층을 통한 확산에 의하여 금속 불화물 층으로부터 불소를 제거하고, 금속 함유 층과 플루오르화탄소 막 사이의 계면에서 금속 탄화물 배리어 층을 형성하며, 금속 함유 층은 블리스터링(blistering) 또는 필링(peeling) 없이 제2 온도의 열 처리 단계를 견뎌낸다(survive).
다른 실시예에 따라, 방법은 금속 함유 층의 열 처리에 후속하여, 금속 함유 층을 제거하는 단계를 더 포함한다. 또 다른 실시예에 따라, 방법은 금속 함유 층의 제거에 후속하여, 제3 온도로 플루오르화탄소 막 상에 부가적인 금속 함유 층을 성막하는 단계를 포함하며, 여기서 부가적인 금속 함유 층은 부가적인 금속 함유 층과 플루오르화탄소 막 사이의 계면에서 부가적인 금속 불화물 층을 형성한다. 방법은 제3 온도보다 높은 제4 온도로 부가적인 금속 함유 층을 열 처리하는 단계를 더 포함하며, 여기서 부가적인 금속 함유 층을 열 처리하는 단계는 부가적인 금속 함유 층을 통한 확산에 의해 부가적인 금속 불화물 층으로부터 불소를 제거하고, 부가적인 금속 함유 층과 플루오르화탄소 막 사이의 계면에서 부가적인 금속 탄화물 배리어 층을 형성한다. 또 다른 실시예에서, 방법은 제4 온도의 부가적인 금속 함유 층의 열 처리에 후속하여, 부가적인 금속 함유 층을 제거하는 단계를 더 포함한다.
도 1은 발명의 실시예들에 따른 플루오르화탄소 막 상에 금속 탄화물 배리어 층을 형성하기 위한 흐름도이다.
도 2a-2h는 발명의 실시예들에 따른 플루오르화탄소 막 상의 탄탈룸 탄화물 배리어 층의 형성을 개략적으로 보여준다.
도 3a-3c는 플루오르화탄소 막에 대한 빈약한 접착력을 갖는 탄탈룸 탄화물 배리어 층의 형성을 개략적으로 보여준다.
도 4는 플루오르화탄소 막들 상에 형성된 탄탈룸 탄화물 배리어 층들에 대한 접착력 테스트 결과들을 보여준다.
도 5는 발명의 일 실시예에 따른 기판 상에 플루오르화탄소 막을 성막하기 위한 방사상 라인 슬롯 안테나(RLSA, radial line slot antenna) 플라즈마 소스를 포함하는 플라즈마 프로세싱 시스템의 개략도이다.
도 6은 발명의 실시예에 따른 기판 상에 플루오르화탄소 막을 성막하기 위한 RLSA 플라즈마 소스를 포함하는 다른 플라즈마 프로세싱 시스템의 개략도이다.
도 7은 도 6의 플라즈마 프로세싱 시스템의 가스 공급 유닛의 평면도를 예시한다.
도 8은 도 6의 플라즈마 프로세싱 시스템의 안테나 부분의 부분적 단면도를 예시한다.
반도체 디바이스들에서 Cu 금속화와 함께 사용될 수 있는 플루오르화탄소 막들을 위한 금속 탄화물 배리어 층들을 형성하기 위한 방법들이 다양한 실시예들에서 설명된다. 금속 탄화물 배리어 층들은 Cu가 Cu 금속 라인으로부터 플루오르화탄소 막으로 확산하는 것을 방지하는데 효율적이고, Cu 금속 라인으로의 불소 확산을 방지하는데 효율적이다.
반도체 제조에 있어서, 향상된 반도체 디바이스들에서의 이들 막들의 사용을 가능하게 하기 위하여 Cu 금속화에서 사용된 배리어 재료들과 로우-k 플루오르화탄소 막들을 통합하기 위한 새로운 방법들에 대한 일반적 필요성이 존재한다. Ta 금속과 같은 금속 함유 배리어 재료를 플루오르화탄소 막과 통합하도록 시도할 때 공통적으로 부딪치는 문제는, 플루오르화탄소 막과 금속 함유 배리어 재료 사이의 계면에서 금속 불화물 반응 생성물을 형성하는 플루오르 첨가(fluorination) 반응을 포함한다. 뿐만 아니라, 열 처리 시, 금속 불화물 반응 생성물은 플루오르화탄소 막으로 확산할 수 있으며, 플루오르화탄소 막과 배리어 재료 사이의 감소된 접착력을 초래할 수 있다. 감소된 접착력은 결국 플루오르화탄소 막으로부터 배리어 재료의 막 블리스터링 및/또는 필링을 초래할 수 있다.
본 기술분야의 당업자는 다양한 실시예들이 특정 세부사항들 중 하나 이상이 없이도, 또는 다른 교체물 및/또는 부가적인 방법들, 재료들 또는 컴포넌트들을 가지고 실행될 수 있다는 것을 인식할 것이다. 다른 예시들에서, 잘 알려진 구조들, 재료들, 또는 동작들은 발명의 다양한 실시예들의 양상들을 모호하게 하는 것을 방지하기 위하여 상세히 도시되거나 설명되지 않는다. 유사하게, 설명을 목적으로, 발명의 전반적 이해를 제공하기 위하여 특정 개수들, 재료들 및 구성들이 진술된다. 뿐만 아니라, 도면들에 도시된 다양한 실시예들은 예시적 대표도들이며, 반드시 축적에 맞추어 도시되지는 않는 것이 이해된다.
본 명세서 전반에 걸친 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 함께 설명된 특정 피쳐, 구조, 재료 또는 특징이 발명의 적어도 하나의 실시예에 포함되는 것을 의미하지만, 그들이 모든 실시예들에 존재함을 표시하지는 않는다. 따라서, 본 명세서 전반에 걸친 다양한 위치들에서 용어들 "일 실시예" 또는 "실시예"의 출현이 반드시 발명의 동일한 실시예를 지칭하는 것은 아니다.
도 1은 발명의 실시예들에 따른 플루오르화탄소 막 상에 금속 탄화물 배리어 층을 형성하기 위한 흐름도(100)이며, 도 2a-2h는 발명의 실시예들에 따른 플루오르화탄소 막 상의 탄탈룸 탄화물 배리어 층의 형성을 개략적으로 보여준다. 102에서, 플루오르화탄소 막(204)이 기판(200) 상에 성막된다. 기판(200)은 예를 들어, 실리콘 기판, 실리콘 게르마늄 기판, 게르마늄 기판, 유리 기판, LCD 기판, 또는 화합물 반도체 기판, 예컨대 GaAs와 같은 반도체 기판일 수 있다. 기판은 임의의 사이즈, 예를 들어, 200 mm 웨이퍼, 300 mm 웨이퍼, 450 mm 웨이퍼 또는 훨씬 더 큰 웨이퍼 또는 기판일 수 있다. 도 2a에 도시된 예에서, 기판(200)은 상부에 형성된 에치 스탑 막(202)(예를 들어, SiN, S1O2, SiON, SiCO, SiCN, 또는 비정질 탄소)을 포함한다.
몇몇 실시예들에 따라, 플루오르화탄소 막(204)은 마이크로파 플라즈마 소스를 사용하여 형성된 플라즈마에 의하여 또는 라디오 주파수(RF, radio frequency) 플라즈마 소스를 사용하여 형성된 플라즈마에 의하여 기판(200) 위에 성막될 수 있다. 일예에서, 마이크로파 플라즈마 소스는 도 5-8에 도시된 바와 같이, 방사상 라인 슬롯 안테나(RLSA, radial line slot antenna)를 포함할 수 있다. 몇몇 실시예들은 플라즈마 프로세싱을 사용하여 플루오르화탄소 막들을 성막하는 단계를 설명하나, 다른 실시예들은 그에 제한되지 않는다. 몇몇 실시예들에 따라, 플루오르화탄소 막(204)은 넌-플라즈마 프로세스에 의해, 예를 들어, 원자 층 증착(ALD, atomic layer deposition), 화학 기상 증착(CVD, chemical vapor deposition), 또는 필라멘트-보조 CVD(FACVD, filament-assisted CVD)에 의하여 기판(200) 상에 성막될 수 있다.
일 실시예에 따라, 플루오르화탄소 막(204)은 플라즈마를 형성하기 위하여 마이크로파 플라즈마 소스에 의하여 여기되는 탄소 및 불소를 포함하는 프로세스 가스로부터 기판(200) 상에 성막될 수 있다. 불소 및 탄소를 포함하는 프로세스 가스는 예를 들어, C4F4, C4F6, C6F6, 또는 C5F8, 또는 그들 중 둘 이상의 조합물을 포함하는 CaFb 가스(여기서, a 및 b는 1보다 크거나 같은 정수들임)를 포함할 수 있다. 다른 CaFb 가스들이 또한 고려되며, 사용될 수 있다. 일 예에서, C5F8 가스는 플루오르화탄소 막들을 성막하는데 매우 적합한데, 이는 C5F8 분자가, 마이크로파 플라즈마에서 낮은 전자 온도(예를 들어, 약 5 eV(electron volts) 미만, 또는 약 1 eV 내지 약 2 eV)로 인하여 플라즈마 프로세싱 동안 깨지지 않는 C≡C 3중 결합을 갖고, 따라서 C≡C 분자 단위가 플루오르화탄소 막(204)에 통합되기 때문이다.
CaFb 가스의 가스 유량들은 500 sccm(standard cubic centimeters per minute) 미만, 200 sccm 미만, 또는 100 sccm 미만일 수 있다. 몇몇 예들에서, 프로세스 가스는 희가스(예를 들어, 헬륨(He) 또는 아르곤(Ar)), 질소(N2), 또는 희가스(예를 들어, He 또는 Ar) 및 N2 양자 모두를 더 포함할 수 있다. 희가스 및 N2 가스의 가스 유량들은 500 sccm 미만, 200 sccm 미만, 또는 100 sccm 미만일 수 있다. 플라즈마 프로세싱 챔버 내의 가스 압력은 예를 들어, 100 mTorr(milli-Torr) 미만, 50 mTorr 미만, 30 mTorr 미만, 또는 20 mTorr 미만일 수 있다 . 기판 홀더는 200 ℃ 초과, 300 ℃ 초과, 또는 400 ℃ 초과의 온도로 유지될 수 있다. 몇몇 예들에서, 기판 홀더는 310 ℃ 초과, 320 ℃ 초과, 또는 330 ℃ 초과의 온도로 유지될 수 있다. 일예에서, 기판 홀더는 대략 330 ℃의 온도로 유지될 수 있다. 마이크로파 플라즈마 소스에 의하여 인가되는 마이크로파 플라즈마 전력은 예를 들어, 10 와트(W) 내지 200 W 또는 20 W 내지 100 W일 수 있다. 기판을 지지하는 기판 홀더는 무선 주파수(RF) 전력 소스로 바이어싱될 수 있다. 기판 홀더에 인가된 RF 바이어스 전력은 예를 들어, 10 W 내지 200 W 또는 20 W 내지 100 W일 수 있다.
104에서, 두께(208)를 갖는 금속 함유 층(206)은 제1 온도로 플루오르화탄소 막(204) 상에 성막된다(도 2b-2c). 제1 온도는 예를 들어, -30 ℃ 내지 300 ℃, -30 ℃ 내지 0 ℃, 0 ℃ 내지 30 ℃, 30 ℃ 내지 60 ℃, 60 ℃ 내지 100 ℃, 100 ℃ 내지 200 ℃, 또는 200 ℃ 내지 300 ℃일 수 있다. 몇몇 실시예들에 따라, 금속 함유 층(206)의 두께(208)는 15 나노미터(1 nm= lxlO-9 m) 미만, 10 nm 미만, 5 nm 미만, 5 nm 내지 10 nm, 10 nm 내지 15 nm 미만, 또는 5 nm 내지 15 nm 미만일 수 있다.
금속 함유 층(206)은 예를 들어, 고체 금속 타겟을 사용하는 물리 기상 증착(PVD)에 의해, 원자 층 증착(ALD)에 의해, 화학 기상 증착(CVD)에 의해, 플라즈마-강화 ALD(PEALD)에 의해, 또는 플라즈마-강화 CVD(PECVD)에 의해 성막될 수 있다.
도 2a-2h에 도시된 바와 같이, 금속 함유 층(206)은 Ta를 포함할 수 있으나, 발명의 다른 실시예들은 금속 함유 층(206) 내에 Ta가 아닌 다른 금속들, 예를 들어 티타늄(Ti), 텅스텐(W), 코발트(Co), 또는 망간(Mn), 또는 이들의 조합물의 사용을 고려한다. 금속 함유 층(206)은 금속 질화물, 금속 산화물, 금속 산질화물, 금속 탄화물, 또는 원소 형태의 금속(예를 들어, Ta 금속)으로 구성되거나 이를 포함할 수 있다. 도 2c는 금속 함유 층(206)과 플루오르화탄소 막(204) 사이의 계면(207)에 또는 그 근처에 불소화 반응에 의하여 형성된 금속 불화물(예를 들어, TaF) 층(210)을 추가로 도시한다. Ta 금속은 Cu 금속화에서 확산 배리어 층의 컴포넌트로서 공통적으로 이용되나, Ta 금속은 플루오르화탄소 막(204) 내의 불소를 향해 높은 반응성을 갖는다. 발명자들은 플루오르화탄소 막(204)을 금속 함유 층(206)과 통합하도록 시도할 때, 계면(207)에 또는 그 근처에서 불소화 반응에서 형성되는 금속 불화물 층(210)(예를 들어, TaF, 또는 더욱 일반적으로 TaFx, 여기서 x=l-5)이 처리될 필요가 있음을 인식하였다.
106에서, 도 2d에 도시된 막 구조물은 제1 온도보다 높은 제2 온도에서 열 처리된다. 제2 온도는 200 ℃ 내지 500 ℃ 초과, 200 ℃ 내지 300 ℃, 300 ℃ 내지 350 ℃, 350 ℃ 내지 400 ℃, 400 ℃ 내지 450 ℃, 450 ℃ 내지 500 ℃, 또는 500 ℃ 초과일 수 있다. 일 예에서, 열 처리는 약 1 Torr 내지 약 1 분위기(atmosphere)의 압력에서 불활성 가스(예를 들어, 헬륨(He), 아르곤(Ar) 또는 질소(N2))의 존재 하에 수행될 수 있다. 열 처리는 예를 들어, 10분 초과, 1 시간 초과, 또는 4 시간 초과의 시구간 동안 수행될 수 있다.
106에서 열 처리는 금속 함유 층(206)을 통한 금속 함유 층(206)의 외부 표면(209)으로의 휘발성 불소-함유 종(예를 들어, TaF 및/또는 HF)의 확산에 의하여 금속 불화물 층(210)으로부터의 불소 제거를 통해 금속 함유 층(206)과 플루오르화탄소 막(204) 사이의 계면(207) 근처에 불소(F)의 양을 감소시키는 것으로 여겨진다. 따라서, 휘발성 불소-함유 종은 외부 표면(209) 위에 기체 또는 진공 환경으로 금속 함유 층(206)의 외부 표면(209)으로부터 제거된다. 뿐만 아니라, 도 2d에 도시된 바와 같이, 열 처리는 금속 함유 층(206)과 플루오르화탄소 막(204) 사이의 계면(207)에 또는 그 근처에 금속 탄화물 배리어 층(212)(예를 들어, TaC)을 형성한다.
발명자들은 금속 함유 층(206)의 두께(208)가 금속 함유 층(206)이 표준 테잎 테스트 동안 블리스터링 또는 필링 없이 제2 온도의 열 처리를 견뎌내는지 여부에 강하게 영향을 미친다는 것을 발견하였다. 발명의 실시예들에 따라, 금속 함유 층(206)은 금속 함유 층(206)을 통한 금속 함유 층(206)의 외부 표면(209)으로의 휘발성 불소-함유 종의 확산을 허용하는 두께(208)를 갖는다. 금속 함유 층(206)이 너무 두껍다면, 휘발성 불소-함유 종은 금속 함유 층(206)을 통해 금속 함유 층(206)의 외부 표면(209)으로 확산할 수 없고, 대신 플루오르화탄소 막(204)과 반응한다. 플루오르화탄소 막(204)과의 휘발성 불소-함유 종의 반응은 플루오르화탄소 막(204)의 분해를 초래하고, 플루오르화탄소 막(204)과 금속 함유 층(206) 사이의 접착력을 약화시킬 수 있다. 이것은 플루오르화탄소 막(204)으로부터의 금속 함유 층(206)의 용납할 수 없는 블리스터링 및/또는 필링을 불러올 수 있다. 이것은 도 3a-3c에 개략적으로 도시된다.
도 3a에서, 금속 함유 층(206')은 금속 불화물 층(210)으로부터 금속 함유 층(206')을 통한 금속 함유 층(206')의 외부 표면(209')으로의 휘발성 불소-함유 종의 확산을 허용하기에 너무 두꺼운 두께(208')를 가지며, 여기서 휘발성 불소-함유 종은 외부 표면(209') 위에 가스 또는 진공 환경으로 제거될 수 있다. 일 예에서, 금속 함유 층(206')은 Ta 금속 층이며, 두께(208')는 15 nm 또는 그 초과이다. 열 처리는 금속 불화물 층(210)으로부터의 휘발성 불소-함유 종의 플루오르화탄소 막(204)과의 반응을 초래한다(도 3b). 반응은 플루오르화탄소 막(204)에서의 물 불순물(미도시)의 존재 하에 플루오르화탄소 막(204)의 금속-촉매화된 분해를 포함할 수 있다. 반응은 플루오르화탄소 막(204)과 금속 함유 층(206') 사이의 접착력을 약화시키고, 도 3c에 도시된 바와 같이 플루오르화탄소 막(204)으로부터의 금속 함유 층(206')의 블리스터링 및/또는 필링을 초래할 수 있다.
도 2e를 다시 참고하여, 발명의 일 실시예에 따라, Cu 금속(미도시)은 금속 함유 층(206) 상에 성막될 수 있으며, 금속 함유 층(206)과 금속 탄화물 배리어 층(212)의 조합물은 플루오르화탄소 막(204)으로의 Cu 금속 확산을 방지하기 위한 확산 배리어의 역할을 할 수 있다.
발명의 다른 실시예에 따라, 106에서의 열 처리에 후속하여, 도 2e에 도시된 막 구조물은 금속 함유 층(206) 상에 캡핑 층(미도시)을 성막함으로써 밀폐식으로(hermetically) 밀봉될 수 있다. 캡핑 층은 예를 들어, 질소 또는 실리콘 탄화물을 포함할 수 있다.
이제 도 1 및 2f를 참고하여, 발명의 일 실시예에 따라, 방법은 108에서, 금속 함유 층(206)의 열 처리에 후속하여 금속 함유 층(206)을 제거하는 단계를 더 포함한다. 몇몇 예들에서, 금속 함유 층(206)은 건식 에칭 또는 습식 에칭에 의하여 제거될 수 있다. 그 후에, Cu 금속(미도시)은 금속 탄화물 배리어 층(212) 상에 성막될 수 있으며, 금속 탄화물 배리어 층(212)은 플루오르화탄소 막(204)으로의 Cu 금속 확산을 방지하기 위하여 확산 배리어의 역할을 할 수 있다.
발명의 일 실시예에 따라, 금속 함유 층(206)의 제거는 습식 에칭 프로세스를 사용하여 수행될 수 있다. 습식 에칭 프로세스는 예를 들어, 습식 에칭액에 금속 함유 층(206)을 노출시키는 것을 포함할 수 있다. 습식 에칭액은 HF(aq), 버퍼링된 HF(aq), HCOOH(포름 산), NH3 + H20, NH3 + H202 + H20, HCl + H20, HCl + H202 + H20, 또는 H2S04 + H202 + H20, 또는 이들의 조합물을 포함하는(그러나 이에 제한되는 것은 아님) 반도체 제조에 사용된 광범위한 수성 에칭액들로부터 선택될 수 있다. 예시적인 습식 에칭 시간은 5초 내지 10분이며, 습식 에칭액 조성들(부피로) 및 온도들은 다음을 포함할 수 있다: HF + H20(1:100, 23 ℃), NH3 + H202 + H20(1:1:20, 60℃), 또는 HCl + H202 + H20(1:1:20, 60℃).
발명의 다른 실시예에 따라, 금속 함유 층(206)의 제거는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 건식 에칭 프로세스는 열적(넌-플라즈마) 프로세스 또는 플라즈마 프로세스를 포함할 수 있다. 건식 에칭 프로세스는 예를 들어, 금속 함유 층(206)을 할로겐-함유 에치 가스 또는 HCOOH 가스에 노출시키는 것을 포함할 수 있다. 할로겐-함유 가스는 예를 들어, F2, Cl2, Br2, HF, HCl, HBr, HI, BCl3 또는 NF3, 또는 이들 중 둘 이상의 조합물을 포함할 수 있다. 할로겐-함유 가스는 화학식 CxFz 또는 CxHyFz를 갖는 가스를 포함할 수 있으며, 여기서 x, y 및 z는 하나 또는 그 이상과 동일하다. 건식 에칭 프로세스는 N2 및/또는 Ar 또는 He를 더 포함할 수 있다.
금속 탄화물 배리어 층(212)은 도 2e 및 2f의 불연속적 막으로서 도시되나, 다른 예들에서 금속 탄화물 배리어 층(212)은 플루오르화탄소 막(204)으로의 Cu 금속의 확산을 방지하는데 효율적인 연속적 막을 형성할 수 있다.
도 1의 프로세스 화살표(220)에 의하여 보여지고 추가로 도 2g에 도시되는 바와 같이, 금속 함유 성막 프로세스는 플루오르화탄소 막(204) 상에 부가적인 금속 함유 층(214)을 성막함으로써 반복될 수 있다. 부가적인 금속 함유 층(214)의 성막은 계면(207)에 또는 그 근처에 부가적인 금속 불화물 층 (미도시)을 형성한다. 그 후에, 부가적인 금속 함유 층(214)은 부가적인 금속 함유 층(214)을 통한 확산에 의하여 부가적인 금속 불화물 층으로부터 불소를 제거하고, 계면(207)에 또는 그 근처에 부가적인 금속 탄화물 배리어 층(216)을 형성하기 위하여 열 처리된다.
부가적인 금속 함유 층(214)은 제1 온도로 또는 제1 온도와 상이한 제3 온도로 성막될 수 있다. 제3 온도는 예를 들어, -30 ℃ 내지 300 ℃, -30 ℃ 내지 0 ℃, 0 ℃ 내지 30 ℃, 30 ℃ 내지 60 ℃, 60 ℃ 내지 100 ℃, 100 ℃ 내지 200 ℃, 또는 200 ℃ 내지 300 ℃일 수 있다. 유사하게, 부가적인 금속 함유 층(214)은 제2 온도로 또는 제2 온도와 상이한 제4 온도로 열 처리될 수 있다. 제4 온도는 200 ℃ 내지 500 ℃ 초과, 200 ℃ 내지 300 ℃, 300 ℃ 내지 350 ℃, 350 ℃ 내지 400 ℃, 400 ℃ 내지 450 ℃, 450 ℃ 내지 500 ℃, 또는 500 ℃ 초과일 수 있다.
부가적인 금속 함유 층(214)은 금속 질화물, 금속 산화물, 금속 산질화물, 금속 탄화물 또는 원소 형태의 금속(예를 들어, Ta 금속)을 포함하거나 그로 구성될 수 있다. 부가적인 금속 함유 층(214)은 티타늄(Ti), 텅스텐(W), 코발트(Co) 또는 망간(Mn), 또는 이들의 조합물을 포함할 수 있다. 일 예에서, 부가적인 금속 함유 층(214)은 금속 함유 층(206)과 동일한 금속을 포함하거나 그로 구성될 수 있다. 다른 예들에서, 부가적인 금속 함유 층(214)은 금속 함유 층(206)과 상이한 금속을 포함하거나 그로 구성될 수 있다. 발명의 일 실시예에 따라, Cu 금속(미도시)은 부가적인 금속 함유 층(214) 상에 성막될 수 있고, 부가적인 금속 함유 층(214), 부가적인 금속 탄화물 배리어 층(216) 및 금속 탄화물 배리어 층(212)은 Cu 금속의 플루오르화탄소 막(204)으로의 확산을 방지하기 우히ㅏ여 확산 배리어의 역할을 할 수 있다.
이제 도 1 및 2h를 참고하여, 발명의 일 실시예에 따라, 방법은 108에서, 부가적인 금속 함유 층(214)의 열 처리에 후속하여 부가적인 금속 함유 층(214)을 제거하는 단계를 더 포함한다. 몇몇 예들에서, 부가적인 금속 함유 층(214)은 건식 에칭 또는 습식 에칭에 의하여 제거될 수 있다.
발명의 일 실시예에 따라, Cu 금속(미도시)은 부가적인 금속 탄화물 배리어 층(216) 상에 그리고 금속 탄화물 배리어 층(212) 상에 성막될 수 있으며, 이들 배리어 층들은 Cu 금속의 플루오르화탄소 막(204)으로의 확산을 방지하기 위하여 확산 배리어의 역할을 할 수 있다.
도 4는 플루오르화탄소 막들 상에 형성된 탄탈룸 탄화물 배리어 층들에 대한 접착력 테스트 결과들을 보여준다. 막 스택(1)은 플루오르화탄소 막 상에 PVD에 의하여 6 nm 두께 Ta 금속 층을 성막함으로써 준비되었다. 막 스택들(2 및 3)은 유사한 방식으로 준비되었으며, 각각 15 nm 두께 Ta 금속 층 및 30 nm 두께 Ta 금속 층을 포함한다. 막 스택들(1-3)은 N2 가스의 1 atm(atmosphere)에서 12시간 동안 350 ℃로 열 처리되었으며, 따라서 결함들에 대해 시각적으로 검사되었다. 열 처리된 막 스택(1)의 시각적 검사는 블리스터링의 어떠한 사인들로 보이지 않았으며, 표준 테잎 테스트를 사용하여 필링이 관찰되지 않았다. 그러나, 열 처리된 막 스택(2)의 시각적 검사는 막 블리스터링을 보였고, 열 처리된 막 스택(2)의 시각적 검사는 막 블리스터링을 보였고, 표준 테잎 테스트를 사용하여 필링이 관찰되었다.
막 스택(4)은 막 스택(1)과 유사한 방식으로 준비되나, 12 시간 대신 4 시간 동안 350 ℃로 열 처리되었고, 열 처리된 Ta 금속 층 상에 밀폐식 SiC 캡핑 층을 성막하는 것 및 12 시간 동안 350 ℃로 제2 열 처리를 수행하는 것을 포함하였다. 제2 열 처리에 후속한 막 스택(4)의 시각적 검사는 블리스터링의 어떠한 사인도 보이지 않았으며, 표준 테잎 테스트를 사용하여 필링이 관찰되지 않았다. 이 관찰은 제2 열 처리 동안 플루오르화탄소 막과 Ta 금속 층 사이의 계면에서 부가적인 TaF가 형성되지 않음을 표시한다. 막 스택(5)은 막 스택(4)과 유사한 방식으로 준비되었으나, 밀폐식 SiC 캡핑 층의 성막 이후에 4 시간 동안의 350 ℃의 열 처리는 생략되었다. 열 처리에 후속한 막 스택(5)의 시각적 검사는 막 블리스터링을 보였으며, 표준 테잎 테스트를 사용하여 필링이 관찰되었다. 막 스택(6)은 플루오르화탄소 막 상에 6 nm 두께 Ta 금속 층을 성막하는 것, Ta 금속 층 상에 150 nm 두께 Cu 막을 성막하는 것, 및 Cu 막 상에 10 nm 두께 Ti 금속 층을 성막하는 것에 의하여 준비되었다. 막 스택(6)은 그 후 N2 가스의 1 atm에서 12 시간 동안 350 ℃로 열 처리되었다. 열 처리에 후속한 막 스택(6)의 시각적 검사는 막 블리스터링을 보였으며, 표준 테잎 테스트를 사용하여 필링이 관찰되었다.
도 4의 결과들은, 플루오르화탄소 막 상에 성막된 얇은(즉, 6 nm 두께 Ta 금속 층의 열 처리가 플루오르화탄소 막과 Ta 금속 층 사이의 계면으로부터 휘발성 불소-함유 종을 제거하도록 허용하고, Ta 금속 층(막 스택들(1 및 4))의 블리스터링 및 필링을 방지하였음을 보여준다. 열 처리는 반도체 디바이스 프로세싱에서 공통적으로 발견된 프로세싱 조건들(온도, 시간 및 압력)을 사용하였다. 이것은 반도체 디바이스 제조에서 부딪치는 복수의 금속들 및 금속 함유 재료들과의 플루오르화탄소 막의 통합을 허용한다.
그러나 두꺼운(즉, 15 nm 및 30 nm) Ta 금속 층들은 휘발성 TaF 종이 Ta 금속 층들을 통해 확산하도록 허용하지 않으며, 이것은 Ta 금속 층(막 스택들(2 및 3))의 블리스터링 및 필링을 초래하였다. 결과들은 얇은(6 nm) Ta 금속 막이 열 처리 이전에 밀봉되면, 열 처리는 플루오르화탄소 막 and the Ta 금속 층 사이의 계면으로부터 휘발성 TaF 종을 제거하는데 효율적이지 않으며, 이는 플루오르화탄소 막(막 스택들(5 및 6))으로부터 Ta 금속 층의 블리스터링 및 필링을 초래하였음을 추가로 보여준다.
도 5는 발명의 일 실시예에 따른 기판 상에 플루오르화탄소 막을 성막하기 위한 RLSA 플라즈마 소스를 포함하는 플라즈마 프로세싱 시스템의 개략도이다. 플라즈마 프로세싱 시스템(515)에서 생성된 플라즈마는 낮은 전자 온도 및 높은 플라즈마 밀도에 의하여 특징지어진다. 플라즈마 프로세싱 시스템(515)은 예를 들어, 일본 아카사카에 위치한 Tokyo Electron Limited로부터의 TRIAS™ SPA 프로세싱 시스템일 수 있다. 플라즈마 프로세싱 시스템(515)은 기판(525)보다 큰, 플라즈마 프로세싱 챔버(550)의 상부 부분 내의 개구 부분(551)을 갖는 플라즈마 프로세싱 챔버(550)를 포함한다. 예를 들어, 석영, 알루미늄 질화물 또는 알루미늄 산화물로 만들어진 원형 유전체 상단 플레이트(554)가 개구 부분(551)을 커버하기 위하여 제공된다.
가스 라인들(572)은 상단 플레이트(554) 아래에 플라즈마 프로세싱 챔버(550)의 상부 부분의 측벽에 위치된다. 일예에서, 가스 라인들(572)의 수는 16일 수 있다(그들 중 단 2개만이 도 5에 보여짐). 대안적으로, 상이한 수의 가스 라인들(572)이 사용될 수 있다. 가스 라인들(572)은 플라즈마 프로세싱 챔버(550)에서 원주형으로(circumferentially) 정렬될 수 있으나, 이것이 발명에 대해 요구되는 것은 아니다. 프로세스 가스는 가스 라인들(572)로부터 플라즈마 프로세싱 챔버(550)의 플라즈마 구역(559)으로 고르고 균일하게 공급될 수 있다. 불소 및 탄소를 포함하는 프로세스 가스는 가스 소스(520)에 의하여 공급될 수 있다. 불소 및 탄소를 포함하는 프로세스 가스는 C4F4, C4F6, C6F6, 또는 C5F8, 또는 이들 중 둘 이상의 조합물을 포함하는 CaFb 가스를 포함할 수 있다. 다른 CaFb 가스들이 또한 고려되며, 사용될 수 있다. CaFb 가스의 가스 유량들은 500 sccm 미만, 200 sccm 미만, 또는 100 sccm 미만일 수 있다. 몇몇 예들에서, 프로세스 가스는 He, Ar, N2, 또는 He 및 N2 양자 모두, 또는 Ar 및 N2 양자 모두를 더 포함할 수 있다. Ar 및 N2 가스의 가스 유량들은 500 sccm 미만, 200 sccm 미만, 또는 100 sccm 미만일 수 있다. 플라즈마 프로세싱 챔버의 가스 압력은 예를 들어, 100 mTorr 미만, 50 mTorr 미만, 30 mTorr 미만, 또는 20 mTorr 미만일 수 있다. 도 5에는 미도시되나, 프로세스 가스는 또한 슬롯 안테나(560)를 통해 플라즈마 구역(559)으로 제공될 수 있다.
플라즈마 프로세싱 시스템(515)에서, 마이크로파 전력은 복수의 슬롯들(560A)을 갖는 슬롯 안테나(560)를 경유하여 상단 플레이트(554)를 통해 플라즈마 프로세싱 챔버(550)에 제공된다. 슬롯 안테나(560)는 프로세싱될 기판(525)을 향하며, 슬롯 안테나(560)는 금속 플레이트, 예를 들어, 구리로 만들어질 수 있다. 슬롯 안테나(560)에 마이크로파 전력을 공급하기 위하여, 도파관(563)이 상단 플레이트(554) 상에 배치되며, 도파관(563)은 예를 들어, 약 2.45 GHz의 마이크로파 주파수로 전자파를 발생시키기 위하여 마이크로파 전력 공급부(561)에 연결된다. 도파관(563)은 슬롯 안테나(560)에 연결된 하부 단부를 갖는 동축 도파관(563A), 원형(동축) 도파관(563A)의 상부면 측에 연결되는 동축 도파관(563B), 및 동축 도파관(563B)의 상부면 측에 연결되는 동축 도파관 컨버터(563C)를 포함한다. 뿐만 아니라, 직사각형 도파관(563D)이 동축 도파관 컨버터(563C)의 입력부 및 마이크로파 전력 공급부(561)의 출력부에 연결된다.
동축 도파관(563B)의 내부에, 전기전도성(electroconductive) 재료의 축 부분(562)(또는 내부 컨덕터)에는 외부 컨덕터가 동축으로 제공되어, 축 부분(562)의 한 단부는 슬롯 안테나(560)의 상부면의 중앙(또는 거의 중앙) 부분에 연결되고, 축 부분(562)의 다른 단부는 동축 도파관(563B)의 상부면에 연결되며, 이로써 동축 구조물을 형성한다. 마이크로파 전력은 예를 들어, 약 0.5 W/cm2 내지 약 4 W/cm2일 수 있다. 대안적으로, 마이크로파 전력은 약 0.5 W/cm2 내지 약 3 W/cm2일 수 있다. 마이크로파 조사는 약 300 MHz 내지 약 10 GHz, 예를 들어 약 2.45 GHz의 마이크로파 주파수를 포함할 수 있으며, 플라즈마는 5 eV 미만 또는 그와 동일한 전자 온도(1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5 또는 5 eV, 또는 그들의 임의의 조합을 포함)를 포함할 수 있다. 다른 예들에서, 전자 온도는 5 eV 미만, 4.5 eV 미만, 4 eV 미만, 또는 심지어 3.5 eV 미만일 수 있다. 다른 예들에서, 전자 온도는 1 내지 1.5 eV, 1.5 내지 2 eV, 2 내지 2.5 eV, 2.5 내지 3 eV, 3.0 내지 3.5 eV, 3.5 내지 4.0 eV, 또는 4.0 내지 4.5 eV일 수 있다. 플라즈마는 약 1 x 1011/cm3 내지 약 1 x 1013/cm3, 또는 그 초과의 밀도를 가질 수 있다.
또한, 플라즈마 프로세싱 챔버(550)에서, 기판(525)(예를 들어, 웨이퍼)을 지지하고 가열하기 위한 기판 홀더(552)가 상단 플레이트(554) 맞은편에 제공된다. 기판 홀더(552)는 기판(525)을 가열하기 위하여 히터(557)를 포함하며, 여기서 히터(557)는 저항성 히터일 수 있다. 대안적으로, 히터(557)는 램프 히터 또는 임의의 다른 타입의 히터일 수 있다. 뿐만 아니라, 플라즈마 프로세싱 챔버(550)는 플라즈마 프로세싱 챔버(550)의 바닥부에 그리고 진공 펌프(555)에 연결된 배기 라인(553)을 포함한다. 기판 홀더(552)는 200 ℃ 초과, 300 ℃ 초과, 또는 400 ℃ 초과의 온도로 유지될 수 있다. 몇몇 예들에서, 기판 홀더(552)는 예를 들어 310 ℃ 초과, 320 ℃ 초과, 또는 330 ℃ 초과의 온도로 유지될 수 있다. 일 예에서, 기판 홀더(552)는 대략 330 ℃의 온도로 유지될 수 있다.
플라즈마 프로세싱 시스템(515)은 기판(525)으로 이동되는 이온들의 에너지를 제어하고 및/또는 플라즈마를 발생시키기 위하여 기판(525) 및 기판 홀더(552)를 바이어싱시키도록 구성되는 기판 바이어스 시스템(556)을 더 포함한다. 기판 바이어스 시스템(556)은 기판 홀더(552)에 전력을 결합시키도록 구성되는 기판 전력 소스를 포함한다. 기판 전력 소스는 RF 생성기 및 임피던스 매치 네트워크를 포함한다. 기판 전력 소스는 기판 홀더(552) 내에 전극에 동력을 공급함으로써 기판 홀더(552)에 전력을 결합시키도록 구성된다. RF 바이어스에 대한 통상적인 주파수는 약 0.1 MHz 내지 약 100 MHz 범위일 수 있으며, 13.56 MHz일 수 있다. 몇몇 예들에서, RF 바이어스는 1 MHz 미만, 예를 들어 0.8 MHz 미만, 0.6 MHz 미만, 0.4 MHz 미만, 또는 심지어 0.2 MHz 미만일 수 있다. 일 예에서, RF 바이어스는 약 0.4 MHz일 수 있다. 대안적으로, RF 전력은 복수의 주파수들에서 전극에 인가된다. 기판 바이어스 시스템(556)은 0 W 내지 100 W, 100 W 내지 200 W, 200 W 내지 300 W, 300 W 내지 400 W, 또는 400 W 내지 500 W일 수 있는 RF 바이어스 전력을 공급하도록 구성된다. 플라즈마 프로세싱을 위한 RF 바이어스 시스템들은 본 기술분야의 당업자들에게 잘 알려져 있다. 게다가, 기판 바이어스 시스템(556)은 기판 홀더(552)에 -5 kV 내지 +5 kV의 DC 바이어스를 공급할 수 있는 DC 전압 생성기를 포함한다.
기판 바이어스 시스템(556)은 또한 RF 바이어스 전력의 펄싱을 선택적으로 제공하도록 구성되며, 펄싱 주파수는 1 Hz 초과, 예를 들어 2 Hz, 4 Hz, 6 Hz, 8 Hz, 10 Hz, 20 Hz, 30 Hz, 50 Hz, 또는 그 초과일 수 있다. 예시적인 RF 바이어스 전력은 예를 들어, 100 W 미만, 50 W 미만, 또는 25 W 미만일 수 있다. 본 기술분야의 당업자는 기판 바이어스 시스템(556)의 전력 레벨들이 프로세싱되고 있는 기판(525)의 사이즈와 관련된다는 것을 인식할 것임이 유념된다. 예를 들어, 300 mm Si 웨이퍼는 프로세싱 동안 200 mm 웨이퍼보다 더 큰 전력 소모를 요구한다.
여전히 도 5를 참고하여, 제어기(599)는 플라즈마 프로세싱 시스템(515)으로부터의 출력들을 모니터링할 뿐 아니라, 플라즈마 프로세싱 시스템(515)의 입력들을 통신하고 활성화시키기에 충분한 제어 전력들을 발생시킬 수 있는 마이크로프로세서, 메모리 및 디지털 I/O 포트를 포함한다. 또한, 제어기(599)는 플라즈마 프로세싱 챔버(550), 진공 펌프(555), 히터(557), 기판 바이어스 시스템(556) 및 마이크로파 전력 공급부(561)에 결합되고, 정보를 교환한다. 메모리에 저장된 프로그램은 저장된 프로세스 레시피에 따라 플라즈마 프로세싱 시스템(515)의 전술한 컴포넌트들을 제어하기 위해 이용된다. 제어기(599)의 일 예는 UNIX-기반 워크스테이션이다. 대안적으로, 제어기(599)는 범용 컴퓨터, 디지털 신호 프로세싱 시스템 등으로서 구현될 수 있다.
도 7은 발명의 다른 실시예에 따른 기판 상에 플루오르화탄소 막을 성막시키기 위한 방사상 라인 슬롯 안테나(RLSA) 플라즈마 소스를 포함하는 플라즈마 프로세싱 시스템의 개략도이다. 이 도면에 도시된 바와 같이, 플라즈마 프로세싱 시스템(10)은 플라즈마 프로세싱 챔버(20)(진공 챔버), 안테나 유닛(57)(RLSA) 및 기판 홀더(21)를 포함한다. 플라즈마 프로세싱 챔버(20)의 내부는 대략 플라즈마 가스 공급 유닛(30) 아래에 위치된 플라즈마 생성 구역(R1) 및 기판 홀더(21) 측에 있는 플라즈마 확산 구역(R2)으로 나뉜다. 플라즈마 생성 구역(R1)에 발생된 플라즈마는 수 전자 볼트(eV)의 전자 온도를 가질 수 있다. 플라즈마가 플라즈마 확산 구역(R2)으로 확산될 때(이 때 막 형성 프로세스가 수행됨), 기판 홀더(21) 근처의 플라즈마의 전자 온도는 약 2eV보다 낮은 값으로 떨어진다. 기판 홀더(21)는 플라즈마 프로세싱 챔버(20)의 바닥부 상에 중앙에 위치되며, 기판(W)을 장착하기 위한 장착 유닛의 역할을 한다. 기판 홀더(21)내에, 절연 부재(21a), 냉각 재킷(21b), 및 기판 온도를 제어하기 위한 온도 제어 유닛(본 도면에는 미도시)이 제공된다.
플라즈마 프로세싱 챔버(20)의 상단 부분은 조정 가능하다(open-ended). 플라즈마 가스 공급 유닛(30)은 기판 홀더(21) 맞은편에 배치되고, 오 링(O ring)과 같은 밀봉 부재(본 도면에는 미도시)를 통해 플라즈마 프로세싱 챔버(20)의 상단 부분과 밀봉된다. 또한 유전체 윈도우의 기능을 할 수 있는 플라즈마 가스 공급 유닛(30)은 알루미늄 산화물 또는 석영과 같은 재료들로 구성되며, 가상 디스크 형상을 갖는 그것의 평면 표면은 기판 홀더(21)에 면한다. 복수의 가스 공급 홀들(31)은 플라즈마 가스 공급 유닛(30)의 평면 표면 상에 기판 홀더(21) 맞은편에 제공된다. 복수의 가스 공급 홀들(31)은 가스 유동 채널(32)을 통해 플라즈마 가스 공급 포트(33)와 연통한다. 플라즈마 가스 공급 소스(34)는 플라즈마 가스, 예컨대 Ar 가스, N2 가스, 또는 다른 불활성 가스들을 플라즈마 가스 공급 포트(33)에 제공한다. 플라즈마 가스는 그 후 복수의 가스 공급 홀들(31)을 통해 플라즈마 생성 구역(R1) 내로 균일하게 공급된다.
플라즈마 프로세싱 시스템(10)은 프로세스 가스 공급 유닛(40)을 더 포함하며, 프로세스 가스 공급 유닛(40)은 실질적으로 플라즈마 생성 구역(R1)과 플라즈마 확산 구역(R2) 사이의 플라즈마 프로세싱 챔버(20)의 중앙에 위치된다. 프로세스 가스 공급 유닛(40)은 마그네슘(Mg) 또는 강철을 포함하는 알루미늄 합금과 같은 도전 재료들로 구성된다. 플라즈마 가스 공급 유닛(30)과 유사하게, 복수의 가스 공급 홀들(41)이 프로세스 가스 공급 유닛(40)의 평면 표면 상에 제공된다. 프로세스 가스 공급 유닛(40)의 평면 표면은 기판 홀더(21) 맞은편에 위치되며, 디스크 형상을 갖는다.
플라즈마 프로세싱 챔버(20)는 플라즈마 프로세싱 챔버(20)의 바닥부에 연결된 배기 라인들(26), 및 압력 제어기 밸브(28)에 그리고 진공 펌프(29)에 배기 라인을 연결하는 진공 라인(27)을 더 포함한다. 압력 제어기 밸브(28)는 플라즈마 프로세싱 챔버(20) 내에 원하는 가스 압력을 달성하는데 사용될 수 있다.
프로세스 가스 공급 유닛(40)의 평면도가 도 7에 도시된다. 이 도면에 도시된 바와 같이, 그리드-형 가스 유동 채널(42)(또한 샤워 플레이트로도 불림)이 프로세스 가스 공급 유닛(40) 내에 형성된다. 그리드-형 가스 유동 채널(42)은 복수의 가스 공급 홀들(41)의 상부-단부와 연통하며, 이는 수직 방향으로 형성된다. 복수의 가스 공급 홀들(41)의 하부 단부는 기판 홀더(21)를 마주보는 개구들이다. 복수의 가스 공급 홀들(41)은 그리드-패터닝된 가스 유동 채널(42)을 통해 프로세스 가스 공급 포트(43)와 연통한다.
뿐만 아니라, 복수의 개구들(44)이 프로세스 가스 공급 유닛(40) 위에 형성되여, 복수의 개구들(44)은 수직 방향으로 프로세스 가스 공급 유닛(40)을 통과한다. 복수의 개구(44)는 기판 홀더(21)의 면 위에 플라즈마 확산 구역(R2)으로 플라즈마 가스, 예를 들어, 아르곤(Ar) 가스, 헬륨(He) 가스, 또는 다른 불활성 가스들을 전달한다. 도 7에 도시된 바와 같이, 복수의 개구들(44)이 인접한 가스 유동 채널들(42) 사이에 형성된다. 프로세스 가스가 예를 들어, 개별 프로세스 가스 공급 소스들(45 및 46)로부터 프로세스 가스 공급 포트(43)로 공급된다. 프로세스 가스 공급 소스들(45 및 46)은 각각 C5F8(또는 일반적으로 CaFb) 및 N2를 제공할 수 있다. 부가적인 Ar 가스를 공급하기 위하여 제2 Ar 가스 공급 소스(47)가 제공된다. 몇몇 실시예들에 따라, Ar, CaFb 및 N2를 임의의 조합물이 프로세스 가스 공급 유닛(40)을 통해 및/또는 플라즈마 가스 공급 포트(33)를 통해 유동될 수 있다. 뿐만 아니라, 예를 들어, 복수의 개구들(44)은 기판(W)의 주변부 에지 너머로 확장장되는 프로세스 가스 공급 유닛(40) 상의 구역을 점유할 수 있다.
프로세스 가스는 그리드-형 가스 유동 채널(42)을 통해 유동하며, 복수의 가스 공급 홀들(41을 통해 플라즈마 확산 구역(R2) 내로 균일하게 공급된다. 플라즈마 프로세싱 시스템(10)은 플라즈마 프로세싱 챔버(20)로의 가스들의 공급을 각각 제어하기 위하여 4개의 밸브들(V1-V4) 및 4개의 유량 제어기(MFC1-MFC4)를 더 포함한다.
외부 마이크로파 생성기(55)는 동축 도파관(54)을 통해 안테나 유닛(57)에 미리 결정된 주파수, 예를 들어, 2.45 GHz의 마이크로파 신호(또는 마이크로파 에너지)를 제공한다. 동축 도파관(54)은 내부 컨덕터(54B) 및 외부 컨덕터(54A)를 포함할 수 있다. 마이크로파 생성기(55)로부터의 마이크로파는 플라즈마 생성 구역(R1)에서, 플라즈마 가스 공급 유닛(30) 바로 아래에 전계를 발생시키며, 이는 결국 플라즈마 프로세싱 챔버(20) 내에 프로세스 가스의 여기를 야기한다.
도 8은 안테나 유닛(57)(RLSA)의 부분 단면도를 예시한다. 이 도면에 도시된 바와 같이, 안테나 유닛(57)은 마이크로파의 파장을 짧게 하기 위하여 평평한 안테나 주 몸체(51), 방사상 라인 슬롯 플레이트(52) 및 유전체 플레이트(53)를 포함할 수 있다. 평평한 안테나 주 몸체(51)는 오픈-엔디드(open-ended) 바닥 표면을 갖는 원형 형상을 갖는다. 평평한 안테나 주 몸체(51)의 오픈-엔디드 바닥면에 가깝게 방사상 라인 슬롯 플레이트(52)가 형성된다. 평평한 안테나 주 몸체(51) 및 방사상 라인 슬롯 플레이트(52)는 평평한 속이 빈(hollowed) 원형 형상 도파관과 함께 도전성 재료로 만들어진다.
복수의 슬롯들(56)이 방사상 라인 슬롯 플레이트(52) 상에 제공되어, 원형 편파(polarized wave)를 발생시킨다. 복수의 슬롯들(56)은 동심 원 패턴 또는 원주 방향에 따른 나선 패턴으로, 그들 사이에 약간의 갭을 갖는 실질적으로 T-형 형상으로 배열된다. 슬롯들(56a 및 56b)은 서로에 직각이기 때문에, 2개의 직교 편향 컴포넌트들을 포함하는 원형 편파가 방사상 라인 슬롯 플레이트(52)로부터 평면파로서 방사된다.
유전체 플레이트(53)는 저 손실 유전체 재료, 예를 들어, 알루미늄 산화물(Al2O3) 또는 실리콘 질화물(Si3N4)로 구성되며, 이는 방사상 라인 슬롯 플레이트(52)와 평평한 안테나 주 몸체(51) 사이에 위치된다. 방사상 라인 슬롯 플레이트(52)는 방사상 라인 슬롯 플레이트(52)가 커버 플레이트(23)와 긴밀히 접촉하도록, 밀봉 부재들(미도시)을 사용하여 플라즈마 프로세싱 챔버(20) 상에 장착된다. 커버 플레이트(23)는 플라즈마 가스 공급 유닛(30)의 상부면 상에 위치되며, 알루미늄 산화물(A1203)과 같은 마이크로파 전달 유전체 재료(microwave transmissive dielectric material)로 형성된다.
외부 고주파수 전력 공급 소스(22)는 매칭 네트워크(25)를 통해 기판 홀더(21)에 전기적으로 연결된다. 외부 고주파수 전력 공급 소스(22)는 기판(W)으로 이동된 이온 에너지를 제어하기 위하여 미리 결정된 주파수, 예를 들어, 13.56 MHz의 RF 바이어스 전력을 발생시킨다. 전력 공급 소스(22)는 또한 RF 바이어스 전력의 펄싱을 선택적으로 제공하도록 구성되며, 펄싱 주파수는 1 Hz 초과, 예를 들어 2 Hz, 4 Hz, 6 Hz, 8 Hz, 10 Hz, 20 Hz, 30 Hz, 50 Hz 또는 그 초과일 수 있다. 전력 공급 소스(22)는 0 W 내지 100 W, 100 W 내지 200 W, 200 W 내지 300 W, 300 W 내지 400 W, 또는 400 W 내지 500 W일 수 있는 RF 바이어스 전력을 공급하도록 구성된다. 본 기술분야의 당업자는 프로세싱되는 기판의 사이즈에 전력 공급 소스(22)의 전력 레벨들이 관련됨을 인식할 것임이 유념된다. 예를 들어, 300 mm Si 웨이퍼는 프로세싱 동안 200 mm 웨이퍼보다 더 많은 전력 소모를 요구한다. 플라즈마 프로세싱 시스템(10)은 약 -5 kV 내지 약 +5 kV의 DC 전압 바이어스를 기판 홀더(21)에 공급할 수 있는 DC 전압 생성기(35)를 더 포함한다.
플루오르화탄소 막의 형성 동안에, 플라즈마 가스, 예를 들어, 아르곤(Ar) 가스는 플라즈마 가스 공급 유닛(30)을 사용하여 플라즈마 프로세싱 챔버(20) 내로 주입될 수 있다. 반면에, 프로세스 가스는 프로세스 가스 공급 유닛(40)을 사용하여 플라즈마 프로세싱 챔버(20) 내로 주입될 수 있다.
반도체 디바이스들에서 사용되는 플루오르화탄소 막들에 대한 금속 탄화물 배리어 층들을 형성하기 위한 복수의 실시예들이 설명되었다. 금속 탄화물 배리어 층들은 플루오르화탄소 막들에 대해 우수한 접착력을 가지며, Cu가 Cu 금속 라인으로부터 플루오르화탄소 막 내로 확산하는 것을 방지하는데 효과적이다.
발명의 실시예들에 대한 전술한 설명은 예시 및 설명을 목적으로 제시되었다. 이것은 완전한 것으로 의도되지 않으며, 개시된 정확한 형태로 발명을 제한하도록 의도되지 않는다. 이러한 설명 및 하기의 청구항들은 단지 설명을 목적으로 사용되고 제한으로서 해석되지 않을 용어들을 포함한다. 예를 들어, 본 명세서에서 사용되는 바와 같은 용어 "~ 상의"는 기판 "상의" 막이 바로 기판 상에 그리고 기판과 직접 접촉하도록 요구하지는 않는다; 막과 기판 사이에 제2 막 또는 다른 구조물이 존재할 수 있다.
본 기술분야의 당업자들은 상기 교지들의 관점에서 가능한 여러 수정들 및 변형들이 가능하다는 것을 인식할 것이다. 본 기술분야의 당업자들은 도면들에 도시된 다양한 컴포넌트들에 대한 다양한 동등한 조합들 및 대체물들을 인식할 것이다. 따라서 발명의 범위는 이 상세한 설명에 의하기보다는 여기 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 상에 플루오르화탄소 막을 성막하는 단계;
    제1 온도로 상기 플루오르화탄소 막 상에 금속 함유 층을 성막하는 단계 ― 상기 금속 함유 층은 상기 플루오르화탄소 막과 반응하여, 상기 금속 함유 층과 상기 플루오르화탄소 막 사이의 계면에서 금속 불화물 층을 형성함 ― ; 및
    상기 제1 온도보다 높은 제2 온도로 상기 금속 함유 층을 열 처리하는 단계 ― 상기 금속 함유 층을 열 처리하는 단계는 상기 금속 함유 층을 통한 확산에 의하여 상기 금속 불화물 층으로부터 불소를 제거하고, 상기 금속 함유 층과 상기 플루오르화탄소 막 사이의 계면에서 금속 탄화물 배리어 층을 형성하며, 상기 금속 함유 층은 블리스터링(blistering) 또는 필링(peeling) 없이 상기 제2 온도의 상기 열 처리 단계를 견뎌냄(survive) ―
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 금속 함유 층은 금속 질화물, 금속 산화물, 금속 산질화물, 금속 탄화물 또는 원소 형태(elemental form)의 금속으로 구성되거나 또는 이를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    상기 금속 함유 층은 탄탈룸(Ta), 티타늄(Ti), 텅스텐(W), 코발트(Co), 또는 망간(Ma), 또는 이들의 조합물을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제1 온도는 -30 ℃ 내지 300 ℃이며, 상기 제2 온도는 300 ℃를 초과하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서,
    상기 금속 함유 층은 물리 기상 증착에 의하여 성막되는 것인, 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 플루오르화탄소 막은 불소 및 탄소를 포함하는 프로세스 가스로부터 형성된 플라즈마를 사용하여 성막되는 것인, 반도체 디바이스를 형성하는 방법.
  7. 제5항에 있어서,
    상기 불소 및 탄소를 포함하는 프로세스 가스는 C4F4, C4F6, C6F6, 또는 C5F8, 또는 이들 중 둘 이상의 조합물을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  8. 제6항에 있어서,
    상기 플라즈마는 방사상 라인 슬롯 안테나(RLSA, radial line slot antenna)를 포함하는 마이크로파 플라즈마 소스를 사용하여 형성되는 것인, 반도체 디바이스를 형성하는 방법.
  9. 제1항에 있어서,
    상기 금속 함유 층의 열 처리에 후속하여, 상기 금속 함유 층을 제거하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 제9항에 있어서,
    상기 금속 함유 층을 제거하는 단계는 상기 금속 함유 층의 건식 에칭 또는 습식 에칭을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  11. 제9항에 있어서,
    상기 제거하는 단계에 후속하여, 제3 온도로 상기 플루오르화탄소 막 상에 부가적인 금속 함유 층을 성막하는 단계 ― 상기 부가적인 금속 함유 층은 상기 부가적인 금속 함유 층과 상기 플루오르화탄소 막 사이의 계면에서 부가적인 금속 불화물 층을 형성함 ― ; 및
    상기 제3 온도보다 높은 제4 온도로 상기 부가적인 금속 함유 층을 열 처리하는 단계 ― 상기 부가적인 금속 함유 층을 열 처리하는 단계는 상기 부가적인 금속 함유 층을 통한 확산에 의하여 상기 부가적인 금속 불화물 층으로부터 불소를 제거하고, 상기 부가적인 금속 함유 층과 상기 플루오르화탄소 막 사이의 계면에서 부가적인 금속 탄화물 배리어 층을 형성함 ―
    를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  12. 제11항에 있어서,
    상기 부가적인 금속 함유 층은 상기 금속 함유 층과 동일한 금속을 포함하며, 금속 질화물, 금속 산화물, 금속 산질화물, 금속 탄화물 또는 원소 형태의 금속으로 구성되거나 또는 이를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  13. 제11항에 있어서,
    상기 부가적인 금속 함유 층은 탄탈룸(Ta), 티타늄(Ti), 텅스텐(W), 코발트(Co), 또는 망간(Ma), 또는 이들의 조합물을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  14. 제11항에 있어서,
    상기 제3 온도는 -30 ℃ 내지 300 ℃이며, 상기 제4 온도는 300 ℃를 초과하는 것인, 반도체 디바이스를 형성하는 방법.
  15. 제11항에 있어서,
    상기 제4 온도로 상기 부가적인 금속 함유 층을 열 처리하는 것에 후속하여, 상기 부가적인 금속 함유 층을 제거하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  16. 제15항에 있어서,
    상기 부가적인 금속 함유 층을 제거하는 단계는 상기 부가적인 금속 함유 층의 건식 에칭 또는 습식 에칭을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  17. 제1항에 있어서,
    상기 금속 함유 층의 열 처리에 후속하여, 상기 금속 함유 층 상에 Cu 금속을 성막하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  18. 제9항에 있어서,
    상기 금속 함유 층의 제거에 후속하여, 상기 금속 탄화물 배리어 층 상에 Cu 금속을 성막하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  19. 제11항에 있어서,
    상기 열 처리된 부가적인 금속 함유 층 상에 Cu 금속을 성막하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  20. 제15항에 있어서,
    상기 부가적인 금속 함유 층의 제거에 후속하여, 상기 부가적인 금속 탄화물 배리어 층 상에 Cu 금속을 성막하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
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