KR20140059694A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

메모리 시스템은, 하나 이상의 메모리 칩; 및 상기 하나 이상의 메모리 칩의 리페어 정보를 저장하는 비휘발성 메모리를 포함하는 리페어 정보 저장 칩을 포함하고, 상기 메모리 시스템의 초기 동작시 상기 리페어 정보 저장 칩에 저장된 리페어 정보가 상기 하나 이상의 메모리 칩으로 전송된다.

Description

메모리 시스템 및 이의 동작 방법{MEMORY SYSTEM AND OPERATION METHOD OF THE SAME}
본 발명은 메모리 시스템에 관한 것으로, 특히 메모리 시스템에서의 리페어 정보의 저장 및 전송에 관한 것이다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리장치는 다수의 메모리 셀을 포함하는 셀어레이(110)와, 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스(C_ADD)에 의해 선택된 비트라인(bit line)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로(130)를 포함한다.
로우 퓨즈 회로(140)는 셀어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)와 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시 워드라인을 활성화하도록 제어한다.
컬럼 퓨즈 회로(160)는 셀어레이 내(110)에서 결함이 있는 메모리 셀에 대응하는 컬럼 어드레스를 리페어 컬럼 어드레스(REPAIR_C_ADD)로 저장한다. 컬럼 비교부(170)는 컬럼 퓨즈 회로(160)에 저장된 리페어 컬럼 어드레스(REPAIR_C_ADD)와 메모리장치 외부로부터 입력된 컬럼 어드레스(C_ADD)를 비교한다. 만약, 리페어 컬럼 어드레스(REPAIR_C_ADD)와 컬럼 어드레스(C_ADD)가 일치하면, 컬럼 비교부(170)는 컬럼 회로(130)가 컬럼 어드레스(C_ADD)에 의해 지정되는 비트라인을 대신해 리던던시 비트라인에 억세스하도록 제어한다.
도 1의 퓨즈 회로들(140, 160)에는 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(E-fuse)인데, 이-퓨즈는 트랜지스터로 형성되며 게이트와 드레인/소스간의 저항을 변경시켜 데이터를 저장하는 퓨즈이다.
도 2는 트랜지스터로 구성된 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 2에 도시된 바와 같이, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인(D) 또는 소스(S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전압이 인가되면 트랜지스터(T)의 게이트 옥사이드가 파괴되면서 게이트(G)와 드레인(D)-소스(S)가 쇼트되어 이-퓨즈는 저항(R)으로 동작한다. 따라서, 게이트와 드레인-소스 간에 전류가 흐르게 된다.
이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인(D)-소스(S) 간의 저항값을 통해 이-퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
도 1의 퓨즈 회로들(140, 160)에 이-퓨즈를 적용하는 것은 앞서 논의한 면적상의 이슈들에 의해 쉽지 않다. 그래서, 미국 등록특허 US 6904751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같이, 이-퓨즈를 어레이로 구성하고(이 경우 증폭기 등의 공유가 가능해 전체 면적이 줄어들 수 있음), 이-퓨즈 어레이에 저장된 데이터를 이용해 리페어 동작을 수행하는 방안이 연구되고 있다.
본 발명의 실시예는 멀티-칩 패키지와 같이 여러 칩을 포함하는 시스템에서, 이-퓨즈 어레이와 같은 비휘발성 메모리를 포함하는 칩에 리페어 정보를 저장하고, 이를 메모리 칩들에 전송하여 메모리 칩을 리페어하는 기술을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 메모리 시스템은, 하나 이상의 메모리 칩; 및 상기 하나 이상의 메모리 칩의 리페어 정보를 저장하는 비휘발성 메모리를 포함하는 리페어 정보 저장 칩을 포함하고, 상기 메모리 시스템의 초기 동작시 상기 리페어 정보 저장 칩에 저장된 리페어 정보가 상기 하나 이상의 메모리 칩으로 전송되는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 하나 이상의 메모리 칩과 리페어 정보 저장 칩을 포함하는 메모리 시스템의 동작 방법은, 상기 메모리 시스템이 파워업되는 단계; 상기 리페어 정보 저장 칩으로부터 상기 하나 이상의 메모리 칩으로 리페어 정보가 전송되는 단계; 및 상기 하나 이상의 메모리 칩의 리드 및 라이트 동작시에, 상기 리페어 정보를 이용해 상기 하나 이상의 메모리 칩 내부의 불량 셀이 리던던시 셀로 대체되는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 메모리 칩들의 리페어 정보를 시스템 내에서 메모리 칩들과 별도로 존재하는 리페어 정보 저장 칩에 저장하고, 리페어 정보 저장 칩에 저장된 리페어 정보를 이용하여 메모리 칩들을 리페어 하는 것이 가능하다.
따라서, 불량 분석 후에 각각의 메모리 칩들에 리페어 정보를 기록할 필요 없이 리페어 정보 저장 칩에 일괄적으로 리페어 정보를 저장할 수 있으며, 언제든지 새로운 리페어 정보를 추가할 수 있다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면.
도 2는 트랜지스터로 구성된 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면.
도 3은 본 발명에 따른 메모리 시스템을 도시한 도면.
도 4는 도 3의 메모리 칩(320)의 일실시예 구성도.
도 5는 도 3의 메모리 칩(330)의 일실시예 구성도.
도 6은 도 4의 래치 셋들(430_0, 430_1), 선택신호 생성부(420_01) 및 클럭 전달부(450_0)를 자세히 도시한 도면.
도 7은 도 6의 선택신호 생성부(420_01)의 일실시예 구성도.
도 8은 도 4의 메모리 칩(320) 내부에서 사용되는 제1클럭들(CLK1_0~CLK1_3)과 도 5의 메모리 칩(330) 내부에서 사용되는 제2클럭들(CLK2_0~CLK2_3)을 나타낸 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 메모리 시스템을 도시한 도면이다.
본 발명에서의 메모리 시스템은 하나의 반도체 패키지 내부에 적층되어 형성되는 메모리 칩들과, 리페어 정보 저장 칩을 포함하는 시스템을 의미할 수도 있다. 또한, 본 발명에서의 메모리 시스템은 동일한 기판 또는 모듈 상에 존재하는 메모리 칩들과, 리페어 정보 저장 칩을 포함하는 시스템을 의미할 수도 있다. 도 3에서는 메모리 칩들(320~330)과 리페어 정보 저장 칩(310)이 적층된 형태의 메모리 시스템을 예시하였다.
도 3을 참조하면, 메모리 시스템은, 리페어 정보 저장 칩(310), 및 하나 이상의 메모리 칩(320~330)을 포함한다.
리페어 정보 저장 칩(310)은 기존의 메모리(도 1)에서 퓨즈 회로들(140, 160)에 저장되어 있던 리페어 정보를 저장한다. 리페어 정보 저장 칩(310)은 메모리 시스템 내부의 모든 메모리 칩들(320~330)의 리페어 정보를 저장할 수 있다. 리페어 정보 저장 칩(310)은 이-퓨즈 어레이(e-fuse array), 플래쉬 메모리 어레이(flash memory array), EEPROM 등 각종 비휘발성 메모리를 포함하여 구성될 수 있다. 메모리 시스템 내부의 모든 메모리 칩들(320~330)의 리페어 정보가 리페어 정보 저장 칩(310)에 저장되므로, 종래와 같이 리페어 정보를 저장하기 위해 각각의 메모리 칩 내부의 퓨즈회로 등을 프로그램할 필요가 없어진다. 즉, 메모리 칩들(320~330)에 대한 불량 분석 이후에 리페어 정보 저장 칩(310)만을 프로그램하면 된다. 리페어 정보 저장 칩과 각각의 메모리 칩들 간에는 리페어 정보를 전달하기 위한 데이터 전송 채널(301)이 구비된다. 여기서는, 데이터 전송 채널(301)이 8개의 라인으로 구성된 것으로 예시하였다. 또한, 리페어 정보 저장 칩(310)과 메모리 칩(320) 간에는 제1클럭 채널(302)이 구비되며, 메모리 칩(320)과 메모리 칩(330) 간에는 제2클럭 채널(303)이 구비된다. 메모리 시스템의 초기 동작 구간에, 즉 메모리 시스템의 파워업(power-up) 이후부터 리드(read) 및 라이트(write) 등의 노멀 동작이 이루어지기 이전에, 리페어 정보 저장 칩(310)으로부터 데이터 전송 채널(301)로는 리페어 정보가 출력된다. 그리고, 리페어 정보 저장 칩(310)으로부터는 리페어 정보에 동기된 클럭이 제1클럭 채널(302)로 출력된다.
메모리 칩들(320, 330)은 메모리 시스템의 초기 동작 구간에 리페어 정보 저장 칩으로부터 리페어 정보를 전달받아 자신의 불량 메모리 셀을 리던던시 메모리 셀로 리페어한다. 리페어 한다는 의미는, 리드 및 라이트 동작시에 어드레스에 의해 불량 메모리 셀이 선택되면 불량 메모리 셀을 대신하여 리던던시 메모리 셀이 억세스되도록 한다는 것을 의미한다. 메모리 칩들(320, 330) 내부에는 다수의 래치 셋들이 구비되는데, 메모리 칩들(320, 330)은 리페어 정보 저장 칩(310)으로부터 전달받은 리페어 정보를 래치 셋들이 저장하고, 래치 셋들에 저장된 리페어 정보를 이용하여 자신의 불량 메모리 셀들을 리페어한다. 메모리 칩들(320, 330)이 클럭 채널들(302, 303)로 전달되는 클럭을 어떻게 이용하여, 내부의 래치 셋들에 데이터 전송 채널(301)로 전달되는 리페어 정보를 저장하는지에 대해서는 도면과 함께 후술하기로 한다.
참고로, 도 3과 같이 칩들(310, 320, 330)이 적층되어 형성되는 경우에 채널들(301, 302, 303)은 실리콘 관통 비아(TSV: Through Silicon Via)로 형성될 수 있으며, 칩들(310, 320, 330)이 모듈 또는 기판(예, PCB 기판) 상에 존재할 경우에는 채널들이 기판 또는 모듈 상의 배선으로 형성될 수 있다.
도 4는 도 3의 메모리 칩(320)의 일실시예 구성도이다.
도 4에서는 메모리 칩(320)이 제1클럭 채널(302)로 전달된 제1클럭(CLK1_0~CLK1_3)을 이용하여 어떠한 방식으로, 데이터 전송 채널(301)로 전달되는 리페어 정보(D<0:7>)를 저장하는지에 대해 알아보기로 한다.
도 4를 참조하면, 메모리 칩(320)은 메모리 뱅크들(BK0~BK7), 2개의 뱅크마다 구비되는 선택신호 생성부들(420_01, 420_23, 420_45, 420_67)을 포함하는 선택신호 생성회로, 각각의 뱅크(BK0~BK7)마다 구비되는 래치 셋들(430_0~430_7), 및 클럭 전달부들(450_0~450_3)을 포함하는 클럭 전달회로를 포함한다.
선택신호 생성부(420_01)는 입력된 제1클럭(CLK1_0)을 이용하여 선택신호들(SEL0<0:255>)을 생성한다. 상세하게, 선택신호 생성부(420_01)는 제1클럭(CLK1_0)이 토글할 때마다 선택신호들(SEL0<0:255>)을 하나씩 순차적으로 활성화시킨다. 예를 들어, 제1클럭(CLK1_0)이 첫번째로 토글하면 선택신호(SEL0<0>)를 활성화되고, 제1클럭(CLK1_0)이 두번째로 토글하면 선택신호(SEL0<1>)를 활성화된다. 마지막의 선택신호(SEL0<255>)가 활성화된 이후에 선택신호 생성부(420_01)는 비활성화된다. 나머지 선택신호 생성부들(420_23, 420_45, 420_67)도 자신들이 입력받는 제1클럭(CLK1_1, CLK1_2, CLK1_3)이 토글할 때마다 선택신호들(SEL1<0:255>, SEL2<0:255>, SEL3<0:255>)을 하나씩 순차적으로 활성화한다.
래치 셋들(430_0~430_7)은 자신에 대응하는 선택신호(SEL0<0:255>, SEL1<0:255>, SEL2<0:255>, SEL3<0:255>)에 의해 활성화되고, 활성화된 래치 셋은 데이터 전송 채널(301)로 전달된 리페어 정보(D<0:7>)를 입력받아 저장한다. 예를 들어, 뱅크(BK0)에 대응하는 128개의 래치 셋들(430_0) 중 첫번째 래치 셋은 선택신호(SEL1<0>)가 활성화되면 데이터 전송 채널(301)로 전달된 리페어 정보(D<0:7>)를 입력받아 저장하고, 래치 셋들(430_0) 중 두번째 래치 셋은 선택신호(SEL1<1>)가 활성화되면 데이터 전송 채널(301)로 전달된 리페어 정보(D<0:7>)를 입력받아 저장한다.
클럭 전달부들(450_0~450_3)은 자신에 입력되는 자신에 대응하는 선택신호 생성부(420_01, 420_23, 420_45, 420_67)에서 생성하는 모든 선택신호(SEL0<0:255>, SEL1<0:255>, SEL2<0:255>, SEL3<0:255>)가 활성화된 이후에, 입력클럭을 출력클럭으로 전달한다. 예를 들어, 제1클럭(CLK1_1)이 256회 활성화되면 선택신호 생성부(420_23)에서 선택신호들(SEL1<0:255>)을 모두 한번씩 활성화시키게 되는데, 클럭 전달부(450_1)는 제1클럭(CLK1_1)이 256회 활성화된 이후에 제1클럭(CLK1_1)을 제1클럭(CLK1_2)으로 전달한다. 특히, 마지막 클럭 전달부(450_3)는 제1클럭(CLK1_3)이 256번 활성화된 이후에 제1클럭(CLK1_3)을 제2클럭(CLK2_0)으로서 제2클럭 채널(303)으로 전달한다. 제2클럭 채널(303)로 전송된 제2클럭(CLK2_0)은 메모리 칩(330)으로 전달된다.
메모리 뱅크들(BK0~BK7)은 자신에 대응하는 래치 셋들(430_0~430_7)에 저장된 리페어 데이터를 이용해, 자신의 리페어 동작을 수행한다. 여기서 리페어 동작을 수행한다는 것은 리드 및 라이트 동작시에 어드레스에 의해 불량 메모리 셀이 선택되는 경우에, 불량 메모리 셀을 대신하여 리던던시 메모리 셀이 억세스되도록 한다는 것을 의미한다.
결국 메모리 칩(320)에서는, 제1클럭 채널(302)을 통해 입력된 제1클럭(CLK1_0)이 1024번 토글하는 동안에, 데이터 전송 채널(301)을 통해 입력된 리페어 정보가 1024개의 래치 셋들(430_0~430_7)에 순차적으로 저장되고, 모든 래치 셋들(430_0~430_7)에 리페어 정보가 저장된 이후에는 제1클럭(CLK1_0)이 제2클럭(CLK2_0)으로서 제2클럭 채널(302)을 통해 메모리 칩(330)으로 전송된다. 여기서는, 메모리 칩(320) 내부에 1024개의 래치 셋들(430_0~430_7)이 구비하는 것으로 예시되어 래치 셋들(430_0~430_7) 모두에 리페어 정보가 저장되는데 1024의 클럭 싸이클이 소용되지만, 래치 셋들의 개수에 따라 래치 셋들 모두에 리페어 정보가 저장되는데 걸리는 시간은 변경될 수 있다.
도 4에서는 선택신호 생성회로가 여러 개의 선택신호 생성부들(420_01, 420_23, 420_45, 420_56)로 나뉘어져 메모리 칩에서 사용되는 선택신호들(SEL0<0:255>, SEL1<0:255>, SEL2<0:255>, SEL3<0:255>)을 나누어 생성하는 것을 예시하였지만, 선택신호 생성회로가 하나의 선택신호 생성부로 구성되고, 하나의 선택신호 생성부가 메모리 칩(320) 내부의 모든 래치셋들(430_0~430_7)에 대응하는 선택신호(SEL0<0:255>, SEL1<0:255>, SEL2<0:255>, SEL3<0:255>)를 생성하도록 구성될 수도 있다.
도 5는 도 3의 메모리 칩(330)의 일실시예 구성도이다.
도 5를 참조하면, 메모리 칩(330)은 메모리 뱅크들(BK0~BK7), 2개의 뱅크마다 구비되는 선택신호 생성부들(520_01, 520_23, 520_45, 520_67)을 포함하는 선택신호 생성회로, 각각의 뱅크(BK0~BK7)마다 구비되는 래치 셋들(530_0~530_7), 및 클럭 전달부들(550_0~550_3)을 포함하는 클럭 전달회로를 포함한다.
도 5를 통해 확인할 수 있는 바와 같이, 메모리 칩(330)은 메모리 칩(320)과 동일하게 구성될 수 있다. 다만, 메모리 칩(330) 내부에서는 제2클럭 채널(303)을 통해 입력된 제2클럭(CLK2_0~CLK2_3)을 사용한다는 점이 메모리 칩과 다르다. 또한, 메모리 칩(330) 후단에는 다른 메모리 칩(예, 340번 메모리 칩)이 존재하지 않으므로, 메모리 칩(330)의 마지막 클럭 전달부(550_3)는 생략되거나, 비활성화될 수 있다. 물론, 메모리 시스템 내부에서 메모리 칩(330) 후단에도 다른 메모리 칩(예, 340번 메모리 칩)이 존재하는 경우에는 마지막 클럭 전달부(550_3)도 활성화된다.
메모리 칩(330)에서는, 제2클럭 채널(303)을 통해 입력된 제2클럭(CLK2_0)이 1024번 토클하는 동안에, 데이터 전송 채널(301)을 통해 입력된 리페어 정보가 1024개의 래치 셋들(530_0~530_7)에 순차적으로 저장된다.
도 6은 도 4의 래치 셋들(430_0, 430_1), 선택신호 생성부(420_01) 및 클럭 전달부(450_0)를 자세히 도시한 도면이다.
도 6을 참조하면, 래치 셋들(430_0_0~430_0_127, 430_1_128~430_1_255) 각각은 데이터 채널(301)의 비트수와 동일한 개수(8개)의 래치를 포함한다. 래치 셋들 각각은 자신에 대응하는 선택신호(SEL0<0:255>)에 의해 활성화되고, 활성화된 래치 셋은 데이터 채널(301)로 전달된 리페어 정보(D<0:7>)를 입력받아 저장한다. 예를 들어, 선택신호(SEL0<2>)가 활성화되면 래치 셋(430_0_2)을 구성하는 8개의 래치가 리페어 정보(D<0:7>)를 입력받아 저장하고, 선택신호(SEL0<255>)가 활성화되면 래치 셋(430_1_255)을 구성하는 8개의 래치가 리페어 정보를 입력받아 저장한다.
클럭 전달부(450_0)는 선택신호들(SEL0<0:255>)이 모두 활성화된 이후에, 즉 래치 셋들 모두에 리페어 정보(D<0:7>)가 저장된 이후에, 제1클럭(CLK1_0)을 제1클럭(CLK1_1)으로 전달한다. 클럭 전달부(450_0)에는 선택신호들(SEL0<0:255>) 중 마지막으로 활성화되는 선택신호(SEL0<255>)가 입력되는데 이 신호가 선택신호들(SEL0<0:255>)이 모두 활성화되었다는 것을 클럭 전달부(450_0)에게 알려준다. 마지막 선택신호(SEL0<255>)가 활성화되기 이전에는 클럭 전달부(450_0)가 제1클럭(CLK1_1)의 레벨을 '로우'레벨로 고정시킨다.
도 7은 도 6의 선택신호 생성부(420_01)의 일실시예 구성도이다.
도 7을 참조하면, 선택신호 생성부(420_01)는 어드레스 생성부(710)와, 디코딩부(720)를 포함한다.
어드레스 생성부(710)는 입력된 제1클럭(CLK1_0)을 카운트해 어드레스(ADD<0:7>)를 생성한다. 도 6에서 선택신호(SEL0<0:255>)의 개수를 256개로 예시하였으므로, 어드레스(ADD<0:7>)가 8비트의 바이너리 코드(binary code)인 것을 예시했다. 어드레스 생성부(710)는 카운터를 이용해 설계될 수 있다.
디코딩부(720)는 어드레스(ADD<0:7>)를 디코딩해 선택신호(SEL0<0:255>)를 생성한다. 어드레스(ADD<0:7>)가 8비트의 바이너리 코드로 구성되므로, 어드레스(ADD<0:7>)를 디코딩하면 256개의 선택신호(SEL0<0:255>) 중 하나를 활성화할 수 있다.
마지막 선택신호(SEL0<255>)가 활성화되면, 선택신호 생성부(420_01)에 대응하는 모든 래치 셋들(430_0_0~430_0_127, 430_1_128~430_1_255)에 데이터가 저장되므로 더 이상 선택신호가 활성화될 필요가 없다. 따라서, 마지막 선택신호(SEL0<255>)가 활성화되면, 이에 응답해 어드레스 생성부(710)와 디코딩부(720)가 비활성화되며, 결국 모든 선택신호(SEL0<0:255>)가 계속 비활성화된 상태를 유지하게 된다.
도 8은 도 4의 메모리 칩(320) 내부에서 사용되는 제1클럭들(CLK1_0~CLK1_3)과 도 5의 메모리 칩(330) 내부에서 사용되는 제2클럭들(CLK2_0~CLK2_3)을 나타낸 도면이다.
도 8을 참조하면, 리페어 정보 저장 칩(310)으로부터 리페어 정보가 출력되기 시작하는 것과 동시에 제1클럭(CLK1_0)이 토글하기 시작한다. 제1클럭(CLK1_0)이 토글하기 시작한 후 256 클럭 싸이클 구간(801) 동안에는 메모리 칩(320) 내부의 래치 셋들(430_0, 430_1)에 리페어 정보가 저장된다.
구간 '801'이 지나면, 클럭 전달부(450_0)의 클럭 전달이 시작되고, 제1클럭(CLK1_1)이 토글하기 시작한다. 제1클럭(CLK1_1)이 토글하기 시작한 후 256 클럭 싸이클 구간(802) 동안에는 메모리 칩(320) 내부의 래치 셋들(430_2, 430_3)에 리페어 정보가 저장된다.
구간 '802'이 지나면, 클럭 전달부(450_1)의 클럭 전달이 시작되고, 제1클럭(CLK1_2)이 토글하기 시작한다. 제1클럭(CLK1_2)이 토글하기 시작한 후 256 클럭 싸이클 구간(803) 동안에는 메모리 칩(320) 내부의 래치 셋들(430_4, 430_5)에 리페어 정보가 저장된다.
구간 '803'이 지나면, 클럭 전달부(450_2)의 클럭 전달이 시작되고, 제1클럭(CLK1_3)이 토글하기 시작한다. 제1클럭(CLK1_3)이 토글하기 시작한 후 256 클럭 싸이클 구간(804) 동안에는 메모리 칩(320) 내부의 래치 셋들(430_6, 430_7)에 리페어 정보가 저장된다.
구간 '804'가 지나면, 클럭 전달부(450_3)가 제1클럭(CLK1_3)을 제2클럭(CLK2_0)으로서 제2클럭 채널(303)을 통해 메모리 칩(330)으로 전달하기 시작한다. 제2클럭(CLK2_0)이 토글하기 시작한 후 256 클럭 싸이클 구간(805) 동안에는 메모리 칩(830) 내부의 래치 셋들(530_0, 530_1)에 리페어 정보가 저장된다.
구간 '805'가 지나면, 클럭 전달부(550_0)의 클럭 전달이 시작되고, 제2클럭(CLK2_1)이 토글하기 시작한다. 제2클럭(CLK2_1)이 토글하기 시작한 후 256 클럭 싸이클 구간(806) 동안에는 메모리 칩(830) 내부의 래치 셋들(530_2, 530_3)에 리페어 정보가 저장된다.
구간 '806'이 지나면, 클럭 전달부(550_1)의 클럭 전달이 시작되고, 제2클럭(CLK2_2)이 토글하기 시작한다. 제2클럭(CLK2_2)이 토글하기 시작한 후 256 클럭 싸이클 구간(807) 동안에는 메모리 칩(830) 내부의 래치 셋들(530_4, 530_5)에 리페어 정보가 저장된다.
구간 '807'이 지나면, 클럭 전달부(550_2)의 클럭 전달이 시작되고, 제2클럭(CLK2_3)이 토글하기 시작한다. 제2클럭(CLK2_3)이 토글하기 시작한 후 256 클럭 싸이클 구간(808) 동안에는 메모리 칩(830) 내부의 래치 셋들(530_6, 530_7)에 리페어 정보가 저장된다.
이로써, 리페어 정보 저장 칩(810)으로부터 메모리 칩(820)과 메모리 칩(830)으로 리페어 정보가 전달되는 동작이 완료된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상기 실시예에서는 메모리 시스템 내부에 2개의 메모리 칩이 포함되는 것을 예시하였지만, 메모리 시스템 내부에 보다 많은 개수의 메모리 칩들이 구비되고, 이들의 리페어 정보가 모두 리페어 정보 저장 칩에 저장되는 실시예도 가능함은 당연하다.
310: 리페어 정보 저장 칩 320, 330: 메모리 칩
301: 데이터 전송 채널 302, 303: 클럭 채널

Claims (12)

  1. 하나 이상의 메모리 칩; 및
    상기 하나 이상의 메모리 칩의 리페어 정보를 저장하는 비휘발성 메모리를 포함하는 리페어 정보 저장 칩을 포함하고,
    상기 메모리 시스템의 초기 동작시 상기 리페어 정보 저장 칩에 저장된 리페어 정보가 상기 하나 이상의 메모리 칩으로 전송되는
    메모리 시스템.
  2. 제 1항에 있어서,
    상기 하나 이상의 메모리 칩 중 제1메모리 칩과 상기 리페어 정보 저장 칩 간에 제1클럭을 전달하기 위한 제1클럭 전송 채널; 및
    상기 하나 이상의 메모리 칩들 각각과 상기 리페어 정보 저장 칩 간에 상기 리페어 정보를 전달하기 위한 데이터 전송 채널
    을 더 포함하는 메모리 시스템.
  3. 제 2항에 있어서,
    상기 제1메모리 칩과 상기 하나 이사의 메모리 칩 중 제2메모리 칩 간에 제2클럭을 전달하기 위한 제2클럭 전송 채널
    을 더 포함하는 메모리 시스템.
  4. 제 2항에 있어서,
    상기 리페어 정보 저장 칩은
    상기 데이터 전송 채널로 리페어 정보를 전송하고, 상기 제1클럭 전송 채널로 상기 리페어 정보에 동기된 상기 제1클럭을 전송하고,
    상기 제1메모리 칩은
    상기 제1클럭을 이용해 다수의 제1선택신호를 생성하는 제1선택신호 생성회로; 및
    상기 다수의 제1선택신호 중 자신에 대응하는 제1선택신호에 의해 활성화되어, 상기 데이터 전송 채널로 전달되는 리페어 정보를 저장하는 다수의 제1래치 셋을 포함하는
    메모리 시스템.
  5. 제 3항에 있어서,
    상기 리페어 정보 저장 칩은
    상기 데이터 전송 채널로 리페어 정보를 전송하고, 상기 제1클럭 전송 채널로 상기 리페어 정보에 동기된 상기 제1클럭을 전송하고,
    상기 제1메모리 칩은
    상기 제1클럭을 이용해 다수의 제1선택신호를 생성하는 제1선택신호 생성회로;
    상기 다수의 제1선택신호 중 자신에 대응하는 제1선택신호에 의해 활성화되어, 상기 데이터 전송 채널로 전달되는 리페어 정보를 저장하는 다수의 제1래치 셋; 및
    상기 다수의 제1선택신호가 모두 활성화된 이후에, 상기 제1클럭을 상기 제2클럭 전송 채널을 통해 상기 제2클럭으로 전달하는 클럭 전달회로를 포함하고,
    상기 제2메모리 칩은
    상기 제2클럭을 이용해 다수의 제2선택신호를 생성하는 제2선택신호 생성회로; 및
    상기 다수의 제2선택신호 중 자신에 대응하는 제2선택신호에 의해 활성화되어, 상기 데이터 전송 채널로 전달되는 리페어 정보를 저장하는 다수의 제2래치 셋을 포함하는
    메모리 시스템.
  6. 제 5항에 있어서,
    상기 클럭 전달회로가 상기 제1클럭을 상기 제2클럭으로 전달하기 이전에, 상기 제2클럭은 비활성화 상태를 유지하는
    메모리 시스템.
  7. 제 5항에 있어서,
    상기 제1선택신호 생성회로는
    상기 제1클럭을 카운트해 제1어드레스를 생성하는 제1어드레스 생성회로; 및
    상기 제1어드레스를 디코딩해 상기 다수의 제1선택신호를 생성하는 제1디코딩회로를 포함하고,
    상기 제2선택신호 생성회로는
    상기 제2클럭을 카운트해 제2어드레스를 생성하는 제2어드레스 생성회로; 및
    상기 제2어드레스를 디코딩해 상기 다수의 제2선택신호를 생성하는 제2디코딩회로를 포함하는
    메모리 시스템.
  8. 제 5항에 있어서,
    상기 제1선택신호 생성회로는 상기 다수의 제1래치 셋 모두에 리페어 정보가 저장된 이후에 비활성화되고,
    상기 제2선택신호 생성회로는 상기 다수의 제2래치 셋 모두에 리페어 정보가 저장된 이후에 비활성화되는
    메모리 시스템.
  9. 제 4항에 있어서,
    상기 제1메모리 칩은
    상기 다수의 제1래치 셋에 저장된 리페어 정보를 이용하여 불량 셀을 리던던시 셀로 대체하는 다수의 뱅크를 더 포함하는
    메모리 시스템.
  10. 하나 이상의 메모리 칩과 리페어 정보 저장 칩을 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 메모리 시스템이 파워업되는 단계;
    상기 리페어 정보 저장 칩으로부터 상기 하나 이상의 메모리 칩으로 리페어 정보가 전송되는 단계; 및
    상기 하나 이상의 메모리 칩의 리드 및 라이트 동작시에, 상기 리페어 정보를 이용해 상기 하나 이상의 메모리 칩 내부의 불량 셀이 리던던시 셀로 대체되는 단계
    를 포함하는 메모리 시스템의 동작 방법.
  11. 제 10항에 있어서,
    상기 전송되는 단계는
    상기 리페어 정보 저장 칩으로부터 상기 하나 이상의 메모리 칩들 각각으로 상기 리페어 정보가 전송되는 단계;
    상기 리페어 정보에 동기된 제1클럭이 상기 하나 이상의 메모리 칩들 중 제1메모리 칩으로 전송되는 단계;
    상기 제1메모리 칩이 상기 제1클럭을 카운팅해 순차적으로 활성화되는 다수의 제1선택신호를 생성하는 단계; 및
    상기 제1메모리 칩 내부의 다수의 제1래치 셋 중 상기 다수의 제1선택신호 중 활성화된 제1선택신호에 대응하는 제1래치 셋에 상기 리페어 정보가 저장되는 단계를 포함하는
    메모리 시스템의 동작 방법.
  12. 제 11항에 있어서,
    상기 전송되는 단계는
    상기 제1메모리 칩에서의 생성하는 단계와 저장되는 단계가 완료된 이후에, 상기 제1메모리 칩으로부터 상기 하나 이상의 메모리 칩들 중 제2메모리 칩으로 상기 제1클럭이 제2클럭으로 전달되는 단계;
    상기 제2메모리 칩이 상기 제2클럭을 카운팅해 순차적으로 활성화되는 다수의 제2선택신호를 생성하는 단계; 및
    상기 제2메모리 칩 내부의 다수의 제2래치 셋 중 상기 다수의 제2선택신호 중 활성화된 제2선택신호에 대응하는 제2래치 셋에 상기 리페어 정보가 저장되는 단계를 포함하는
    메모리 시스템의 동작 방법.
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6777757B2 (en) 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6904751B2 (en) 2003-06-04 2005-06-14 Ford Global Technologies, Llc Engine control and catalyst monitoring with downstream exhaust gas sensors
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7269047B1 (en) 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
JP2009043328A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体集積回路
KR100913971B1 (ko) * 2007-11-30 2009-08-26 주식회사 하이닉스반도체 안티퓨즈 리페어 제어 회로 및 그를 갖는 디램을 포함하는반도체 장치
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170113719A (ko) * 2016-03-24 2017-10-13 에스케이하이닉스 주식회사 반도체 시스템

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