KR20140056071A - 반도체 장치 - Google Patents

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KR20140056071A
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layer
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신스케 니시
쇼고 모리
유리 오토베
나오키 가토
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가부시키가이샤 도요다 지도숏키
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Abstract

반도체 장치는 제1 면 및 제1 면의 반대측의 제2 면을 갖는 절연 기판과, 절연 기판의 제1 면에 접합된 제1 도전층과, 제1 도전층과는 다른 위치에서 절연 기판의 제1 면에 접합된 제2 도전층과, 절연 기판의 제2 면에 접합된 응력 완화층과, 응력 완화층의, 절연 기판이 있는 측의 반대측에 접합된 방열기와, 각각의 제1 및 제2 도전층에 전기적으로 접합된 반도체 소자를 구비한다. 절연 기판은, 제1 및 제2 도전층 사이에 형성되며 절연 기판의 다른 부분보다 낮은 강성을 갖는 저강성부를 가지며, 적어도 저강성부는 몰드 수지에 의하여 밀봉되고 덮여 있다.

Description

반도체 장치{SEMICONDUCTOR UNIT}
본 발명은, 반도체 장치에 관한 것이다.
일본공개특허공보 제2001-118987호에는 베이스 플레이트(base plate)에 적층되어 있는 1매의 절연 기판에 탑재된 복수의 전력용 반도체 소자를 갖는 전력용 반도체 모듈 또는 반도체 장치를 개시하고 있다. 상기 절연 기판에는 홈이 형성되어, 절연 기판을 복수의 영역으로 분할시키고 있으며, 상기 복수의 영역 각각은 적어도 하나의 전력용 반도체 소자를 가지고 있다.
그러나, 그러한 구성에 있어서, 열변형에 의하여 가해지는 응력에 의하여 절연 기판의 파괴가 발생되면, 그 파괴로 인한 파편이 주위로 비산해 버릴 수 있다. 본 발명은, 절연 기판을 파괴시키는 응력을 감소시키고 또한 절연 기판의 파괴로 인한 임의의 파편의 비산을 방지할 수 있는 구조의 반도체 장치를 제공하는 것이다.
본 발명의 일 실시형태에 따르면, 반도체 장치는, 제1 면과 제1 면의 반대측의 제2 면을 갖는 절연 기판과, 상기 절연 기판의 제1 면에 접합된 제1 도전층과, 상기 제1 도전층과는 다른 위치에서 상기 절연 기판의 제1 면에 접합된 제2 도전층과, 절연 기판의 제2 면에 접합된 응력 완화층과, 상기 응력 완화층의, 상기 절연 기판이 있는 측의 반대측에 접합된 방열기와, 제1 및 제2 도전층 각각에 전기적으로 접합된 반도체 소자를 구비한다. 상기 절연 기판은, 상기 제1 도전층과 제2 도전층 사이에 제공되며 절연 기판의 다른 부분보다도 강성이 낮은 저강성부(low-rigidity portion)를 가지며, 적어도 저강성부는 몰드 수지로 밀봉(seal)되고 덮여 있다.
본 발명의 다른 실시형태 및 장점들은 첨부된 도면과 함께 본 발명의 원리를 예로 설명하는 다음의 설명에서 명백하게 될 것이다.
도 1은 본 발명에 따르는 반도체 장치의 일 실시형태로서 전력용 모듈의 단면도이다.
도 2a는 명확성을 위해 몰드 수지를 제외한 도 1의 전력용 모듈의 상면도이다.
도 2b는 도 2a의 IIB-IIB 선에 의하여 얻어진 단면도이다.
도 3a는 명확성을 위하여 몰드 수지와 냉각기를 제외한 도 1의 전력용 모듈의 상면도이다.
도 3b는 도 3a의 전력용 모듈의 정면도이다.
도 3c는 도 3a의 전력용 모듈의 하면도이다.
도 3d는 도 3a의 IIID-IIID 선에 의하여 얻어진 단면도이다.
도 4a는 그 작동을 설명하는 전력용 모듈의 상면도이다.
도 4b는 도 4a의 IVB-IVB 선에 의하여 얻어진 단면도이다.
도 5a는 본 발명에 따르는 전력용 모듈과의 비교를 위하여 다른 구조의 전력용 모듈의 상면도이다.
도 5b는 도 5a의 VB-VB 선에 의하여 얻어진 단면도이다.
도 6a는 명확성을 위하여 몰드 수지와 냉각기가 제거된 본 발명에 따르는 전력용 모듈의 다른 실시형태의 상면도이다.
도 6b는 도 6a의 전력용 모듈의 정면도이다.
도 6c는 도 6a의 전력용 모듈의 하면도이다.
도 6d는 도 6a의 VID-VID 선에 의하여 얻어진 단면도이다.
도 7a는 명확성을 위하여 몰드 수지와 냉각기가 제거된 본 발명에 따르는 전력용 모듈의 또다른 실시형태의 상면도이다.
도 7b는 도 7a의 전력용 모듈의 정면도이다.
도 7c는 도 7a의 전력용 모듈의 하면도이다.
도 7d는 도 7a의 VIID-VIID 선에 의하여 얻어진 단면도이다.
도 8a, 도 8b 및 도 8c는 전력용 모듈의 세라믹 기판의 다른 실시형태의 부분 단면도이다.
도 9a 및 도 9b는 전력용 모듈의 응력 완화층의 다른 실시형태의 부분 단면도이다.
도 10a는 명확성을 위하여 몰드 수지 및 냉각기를 제외한 본 발명에 따르는 전력용 모듈의 또다른 실시형태의 상면도이다.
도 10b는 도 10a의 전력용 모듈의 정면도이다.
도 10c는 도 10a의 전력용 모듈의 하면도이다.
도 10d는 도 10a의 XD-XD 선에 의하여 얻어진 단면도이다.
이하, 첨부 도면을 참조하여 본 발명에 따르는 반도체 장치의 일 실시형태로서 전력용 모듈을 설명할 것이다. 이 전력용 모듈은 차량에 설치하기 위한 것이며, 특히 인버터가 하이브리드 차량의 주행 모터를 구동하기 위하여 사용된다. 이 인버터는, 인버터의 아암으로서 기능하는 복수의 반도체 스위칭 소자를 구비한다.
도 1, 도 2a 및 도 2b를 참조하여, 일반적으로 10으로 지정된 전력용 모듈은 세라믹 기판(20) 또는 절연 기판과, 금속으로 형성된 도전층(30)과, 반도체 소자(40, 41, 42 및 43)와, 금속으로 형성된 응력 완화층(50) 및 냉각기(60) 또는 방열기를 포함하며, 이들은 몰드 수지(7)로 몰드되어서 모듈화 되어 있다.
반도체 소자(40, 41)는 스위칭 소자, 즉 IGBT 또는 MOSFET이다. 반도체 소자(42,43)는 다이오드이며, 반도체 소자(40,41)에 역평행(anti-parallel)하게 각각 접속되어 있다. 반도체 소자(40,42)는 인버터의 상부아암(upper arm)으로서 기능한다. 반도체 소자(41,43)는 인버터의 하부아암(lower arm)으로서 기능한다. 전력용 소자로서의 반도체 소자(40, 41, 42, 43)은 작동 중에 열을 발생한다.
도 2a, 도 2b 및 도 3a 내지 도 3d에 도시된 바와 같이, 세라믹 기판(20)은 평면도에서 직사각형 형상을 가지며 수평으로 배치되어 있다. 세라믹 기판(20)은 서로 반대측에 있는 상면 및 하면을 갖는다. 도전층(30)은 제1 도전층(31)과 제2 도전층(32)을 포함하며, 이들 모두 직사각형 형상을 갖는다. 제1 도전층(31)은 세라믹 기판(20)의 상면(제1 면)에 고정되고, 제2 도전층(32)은 제1 도전층(31)과는 다른 위치의 세라믹 기판(20)의 상면에 고정된다. 제1 도전층(31)은 제2 도전층(32)과 거리 L1 떨어져 있다. 도전층(30)은 제1 및 제2 도전층(31, 32)으로 분리되며, 이들은 각각 세라믹 기판(20)의 상면에 접합되어 있다.
발열부품으로서의 반도체 소자(40, 41, 42, 43)는 칩의 형태로 되어 있으며, 각각의 분리된 제1 및 제2 도전층(31, 32)에 전기적으로 접합되어 있다. 상세하게는, 반도체 소자(40, 42)는 제1 도전층(31)에 접합되어 있으며, 반도체 소자(41, 43)은 제2 도전층(32)에 접합되어 있다.
응력 완화층(50) 또는 버퍼층은 세라믹 기판(20)의 하면(제2 면)에 고정된다. 응력 완화층(50)은 제1 응력 완화층(51)과 제2 응력 완화층(52)을 포함하여 둘 다 직사각형 형상을 갖는다. 제1 응력 완화층(51)은 제1 도전층(31)의 바로 아래의 세라믹 기판(20)의 하면에 접합된다. 제2 응력 완화층(52)은 제2 도전층(32) 바로 아래의 세라믹 기판(20)의 하면에 접합된다. 응력 완화층(50)은 제1 도전층(31)과 연관된 제1 응력 완화층(51)과 제2 도전층(32)과 연관된 제2 응력 완화층(52)을 포함한다. 평면도에서 볼 수 있는 바와 같이, 제1 도전층(31)과 제1 응력 완화층(51)은 실질적으로 동일한 면적을 가지며 제1 도전층(31)은 세라믹 기판(20)을 사이에 두고 제1 응력 완화층(51) 상에 겹치게 배치되어 있다. 제2 도전층(32)과 제2 응력 완화층(52)도 또한 실질적으로 동일한 면적을 가지고 있으며 제2 도전층(32)은 세라믹 기판(20)을 사이에 두고 제2 응력 완화층(52) 상에 배치되어 있다. 응력 완화층(50)은 제1 및 제2 응력 완화층(51, 52)으로 분리되어 있으며, 이들은 각각 제1 및 제2 도전층(31, 32)의 바로 아래의, 세라믹 기판(20)의 하면에 접합되어 있다.
냉각기(60)는 응력 완화층(50)의 제1 및 제2 응력 완화층(51, 52)에 접합되어 있다. 냉각기(60)는 응력 완화층(50)의, 세라믹 기판(20)이 있는 측의 반대측에 접합된다.
세라믹 기판(20)은, 예를 들면 질화알루미늄(AlN), 알루미나(Al2O3), 질화규소(Si3N4) 등에 의해 형성되어 있다. 도전층(30(31, 32))과 응력 완화층(50(51, 52))은 모두 알루미늄으로 이루어져 있다. 상세하게는, 응력 완화층(50(51, 52))은 99.99wt%이상의 순도를 갖는 알루미늄 또는 4N-Al로 이루어질 수 있다.
냉각기(60)는 편평한 형상이며 양호한 열전도율을 갖는 금속, 자세하게는 알루미늄으로 이루어져 있다. 냉각기(60)는 중공형상이며, 냉각수가 흐르는 복수의 평행한 통로(61)을 그 안에 갖는다. 도면에 도시되어 있지는 않지만, 냉각기(60)는, 냉각수를 통로(61) 안으로 그리고 통로 밖으로 흐르게 하는 입구와 출구가 있다.
도 2a 및 도 2b에 도시된 바와 같이, 그 위에 도전층(30(31, 32)) 및 응력 완화층(50(51, 52))이 형성된 세라믹 기판(20)이 냉각기(60)의 상면에 배치되고, 그런 세라믹 기판(20)과 냉각기(60)는 서로 직접 납땜되어 있다. 따라서, 냉각기(60)는 세라믹 기판(20)을 통하여 반도체 소자(40, 41, 42, 43)와 열적으로 결합되어 있어서, 반도체 소자(40, 41, 42, 43)에서 발생된 열은 세라믹 기판(20)을 통하여 냉각기(60)로 빠져나간다.
세라믹 기판(20)에는 제1 도전층(31)과 제2 도전층(32) 사이 및 제1 응력 완화층(51)과 제2 응력 완화층(52) 사이를 분리하는 홈(25)이 형성되어 있다. 홈(25)은 V-형상 단면을 가지며 세라믹 기판(20)을 가로질러 연장되어서 반대측면들(20A, 20B)까지 형성되어 있다. 홈(20)이 형성된 세라믹 기판(20)의 부분은 얇게 되고 따라서 세라믹 기판(20)의 다른 부분보다 낮은 강성을 갖는 저강성부(26)가 형성된다. 즉 세라믹 기판(20)의 저강성부(26)는 제1 도전층(31)과 제2 도전층(32) 사이의 위치에 형성된다. 저강성부(26)는 V-형상 홈(25)이 형성된 세라믹 기판(20)의 부분이다.
도 1에 도시된 바와 같이, 몰드 수지(70)는 냉각기(60)의 상면에 탑재된 부품, 즉 세라믹 기판(20), 도전층(30(31, 32)), 반도체 소자(40, 41, 42, 43) 및 응력 완화층(50(51, 52))을 밀봉하고 덮고 있으며, 또한 상세하게는, 세라믹 기판(20)의 V-형상 홈(25)의 개구를 밀봉하고 덮고 있다. 이와 같이, 몰드 수지(70)는 적어도 V-형상 홈(25)이 형성된 세라믹 기판(20)의 저강성부(26)를 밀봉하고 덮고 있다.
본 실시형태의 전력용 모듈(10)의 동작을 다음에서 설명할 것이다.
도 2a, 도 2b 및 도 3a 내지 도 3d에 도시된 바와 같이, 홈(25)은 세라믹 기판(20)에 형성되어서, 복수의 반도체 소자(40, 41, 42, 43)가 탑재되어 있는 제1 및 제2 도전층(31, 32)을 분리하고 제1 및 제2 응력 완화층(51, 52)을 또한 분리한다.
전력용 모듈(10)의 동작 중에 반도체 소자(40, 41, 42, 43)에서 발생하는 열은 제1 및 제2 도전층(31, 32), 세라믹 기판(20) 및 제1 및 제2 응력 완화층(51, 52)을 통하여, 냉각수와 열교환되는 냉각기(60)로 전달되어서, 반도체 소자(40, 41, 42, 43)의 열이 빠져나간다.
냉각기(60)와 세라믹 기판(20) 사이의 열팽창 계수의 차이가, 도 3b 및 도 3d의 일점쇄선으로 도시된 것처럼, 세라믹 기판(20)이 상방으로의 굽어짐을 발생시킨다고 할지라도, 세라믹 기판(20)과 냉각기(60) 사이에 있는 응력 완화층(50)이 세라믹 기판(20)에 작용하는 응력을 감소시키게 하여 세라믹 기판(20)의 파괴를 방지한다.
세라믹 기판(20)에 대한 응력이 세라믹 기판(20)의 강도 아래일 경우에는, 크랙(crack)은 세라믹 기판(20)에 발생하지 않는다. 이 경우에, 도 2b에 도시된 바와 같이, 제1 및 제2 도전층(31, 32) 사이를 절연시키기에 충분히 큰 절연 거리(L2) 또는 연면(creepage) 거리가 V-형상 홈(25)을 따라서 형성된다.
한편, 세라믹 기판(20)에 대한 응력이 세라믹 기판(20)의 강도 위일 경우에는, 크랙(Cr1)이 V-형상 홈(25)의 형성에 의해 얇아진 세라믹 기판(20)의 부분인 저강성부(26)에 발생하여, 도 4a 및 도 4b에 도시된 바와 같이 세라믹 기판(20)이 홈(25)을 따라서 파괴된다. V-형상의 단면을 갖고 세라믹 기판(20)을 전체적으로 가로질러 반대측면들(20A, 20B)까지 연장되어 있는 홈(25)은 세라믹 기판(20)의 어느 부분이 파괴될 것인지를 판단하는데 도움을 준다.
도 5a 및 도 5b에 도시된 바와 같이, 열변형에 의하여 냉각기(60)로부터 초과 응력을 세라믹 기판(20)이 받게되고, 그리고 세라믹 기판(20)의 파괴가 표시 P1으로 지적된 것과 같은 지점에서 시작된다면(도 5a), 반도체 소자(40, 41, 42, 43)와 도전층(30(31, 32)) 아래의 영역까지 연장되는 크랙 Cr2가 세라믹 기판(20)에 발생되어서 반도체 소자(40, 41, 42, 43)에 응력이 발생될 수 있다. 이 경우에, 반도체 소자(40, 41, 42, 43)는 굽어지게 되고 크랙이 발생된다. 제2 도전층(32)과 제2 응력 완화층(52) 사이에 형성된 연면 길이 L10는 단지 세라믹 기판(20)의 두께이기 때문에, 제2 도전층(32)과 제2 응력 완화층(52) 사이의 절연은 나빠지게 될 수 있다.
본 실시형태에 있어서, 도 4a 및 도 4b에 도시된 바와 같이, 세라믹 기판(20)의 파괴 또는 크랙 Cr1은 일차선 또는 홈(25)을 따라서 나타나기 시작한다. 세라믹 기판(20)이, 열변형에 의하여 응력 완화층(50)의 분리된 제1 및 제2 응력 완화층(51, 52)으로부터 크게 응력을 받는 경우에, 크랙 Cr1은 홈(25)을 따라서 발생하여 세라믹 기판(20)이 파괴된다. 그런 파괴 또는 크랙은 도전층(30(31, 32)) 또는 반도체 장치(40, 41, 42, 43)가 존재하지 않는 세라믹 기판(20)의 부분에 나타나며, 이것은 41과 같은 반도체 소자가 굽어지는 것을 방지하는 것을 돕는다. 이러한 경우에, 제2 도전층(32)과 제2 응력 완화층(52) 사이의 절연 거리 L3 또는 연면 거리는 적어도 세라믹 기판(20)의 두께를 포함한다. 따라서, 세라믹 기판(20)이 홈(25)을 따라서 파괴되는 경우에는, 제2 도전층(32)과 제2 응력 완화층(52) 사이를 절연시키기에 충분히 큰 세라믹 기판(20)의 두께를 포함하는 절연 거리가 형성된다.
전술된 바와 같이, 제1 및 제2 도전층(31, 32) 사이와 또한 제1 및 제2 응력 완화층(51,52) 사이를 분리하도록 세라믹 기판(20)에 형성된 홈(25)은 제1 및 제2 도전층(31, 32) 사이의 연면 거리를 증가시키도록 도우며, 따라서 제1 및 제2 도전층 사이에 양호한 절연을 제공한다. 세라믹 기판(20) 상에 작용하는 응력이 그 강도 이상으로 증가하면, 세라믹 기판(20)은 홈(25)을 따라서 파괴되어서, 절연을 유지하기에 충분한 길이의 절연 거리를 제공한다.
분리된 복수의 세라믹 기판을 사용하는 것과 비교하여, 본 실시형태에서 처럼 홈이 형성된 하나의 세라믹 기판을 사용하면 반도체 장치의 부품의 수를 감소할 수 있고, 그의 조립을 용이하게 하며, 또한 인접하는 세라믹 기판 사이의 공간이 필요하지 않기 때문에 장치 크기를 감소시킬 수 있다.
몰드 수지(70)가, 세라믹 기판(20), 도전층(30(31,32)), 반도체 소자(40, 41, 42, 43) 및 응력 완화층(50(51,52))을 밀봉하고 덮는 본 구성에 있어서, 몰드 수지(70)는 세라믹 기판(20)의 변형을 제한하는데 기여한다. 몰드 수지(70)는 V-형상 홈(25)이 형성된 세라믹 기판(20)의 저강성부(26)를 밀봉하고 덮고 있어서, 세라믹 기판(20)의 파괴로 인한 임의의 파편의 비산을 방지하여 반도체 소자(40, 41, 42, 43)가 그런 파편에 의하여 손상되는 것을 방지한다. 세라믹 기판(20)의 저강성부(26)의 밀봉 및 덮음은 또한 반도체 소자 이외의 부품을 보호한다. 예를 들면, 나사구멍으로 파편이 들어가는 것을 방지할 수도 있으며, 부품의 절연막을 파편으로 인한 손상으로부터 방지할 수 있다. 또한, V-형상 홈(25)에 존재하는 몰드 수지(70)는 몰드 수지(70)와 세라믹 기판(20) 사이에 단단한 접합을 제공한다.
본 실시형태의 반도체 장치와 같은 전력용 모듈(10)은 다음과 같은 장점을 제공하다.
(1) 세라믹 기판(20)과 냉각기(60) 사이에 삽입된 응력 완화층(50)은 세라믹 기판(20) 상에 작용하는 응력을 감소시키고 세라믹 기판(20)의 파괴를 방지하는데 기여한다. 세라믹 기판(20)은, 제1 및 제2 도전층(31, 32) 사이에 제공되어 있으며 세라믹 기판(20)의 나머지 부분보다 낮은 강성을 갖는 저강성부(26)를 갖는다. 적어도 저강성부(26)를 밀봉하고 덮고 있는 몰드 수지(70)는 세라믹 기판(20)의 파괴로 인한 임의의 파편의 비산을 방지하는데 기여한다.
(2) 저강성부(26)는 세라믹 기판(20)에 형성되어 제1 및 제2 도전층(31, 32) 사이 및 제1 및 제2 응력 완화층(51, 52) 사이를 분리하는 홈(25)에 의하여 제공된다. 응력 받은 세라믹 기판(20)이 파괴되는 경우, 그 파괴는 전력용 모듈(10)의 절연에 영향을 미치지 않고 홈(25)을 따라서 발생한다. 저강성부가 세라믹 기판(20) 내의 홈(25)에 의하여 형성되는 경우에, 세라믹 기판(20)은 홈(25)을 따라서 파괴되기가 쉽다.
(3) 홈(25)은 V-형상 단면을 갖는다. 그런 V-형상 홈(25)에 존재하는 몰드 수지(70)는 몰드 수지(70)와 세라믹 기판(20) 사이에 양호한 접합을 제공하여 몰드 수지(70) 및 세라믹 기판(20)이 모두 단단하게 고정된다. V-형상 단면의 홈(25)은 또한 세라믹 기판(20)의 어느 부분이 파괴되는지를 판단하는데 기여한다.
(4) 세라믹 기판(20)의 반대측면들(20A, 20B)로 연장하는 홈(25)은 또한 세라믹 기판의 어느 부분이 파괴되는지를 판단하는데 기여한다.
본 실시형태는 다음의 예시된 바와 같은 다양한 방식으로 변형될 수 있다.
도 6a 내지 도 6d에 도시된 바와 같이, 세라믹 기판(20)은 불연속적으로 연장하는 V-형상 홈(80)을 가져서 세라믹 기판(20)에 또한 불연속적인 상술된 저강성부(26)를 형성할 수도 있다. 따라서, 세라믹 기판(20)에 형성된 저강성부(26) 또는 홈(80)이 불연속적으로 연장하여 제1 및 제2 도전층(31, 32) 사이 그리고 제1 및 제2 응력 완화층(51, 52) 사이를 또한 분리할 수 있다.
도 6a 내지 도 6d의 홈(80) 대신에, 세라믹 기판(20)은 도 7a 내지 도 7d에 도시된 바와 같이, 관통하여 형성된 다수의 홀(hole; 81)을 가질 수 있다. 그 홀(81)은 서로 떨어져 있어서 세라믹 기판(20)의 상술된 저강성부(26)를 그들 사이에 형성한다.
그러므로 세라믹 기판(20)의 저강성부는 적어도 세라믹 기판(20)의 상면 및 하면 중 어느 하나에 형성된 리세스에 의하여 형성될 수도 있다. 저강성부가 복수의 홀(81)에 의하여 형성되는 경우에, 세라믹 기판(20)은 그런 복수의 홀(81)을 따라서 파괴되기 쉽다.
도 8a에 도시된 바와 같이, V-형상 단면을 갖는 홈(82)이 세라믹 기판(20)의 하면에 형성될 수 있다. 응력 완화층과 마주하는 세라믹 기판(20)의 측에 이와 같이 형성된 홈(82)은 세라믹 기판(20)에 작용하는 응력을 감소시키는 공간으로서 작용한다. 도 8b에 도시된 바와 같이, V-형상 홈(83A 및 83B)은 세라믹 기판(20)의 상면 및 하면에 각각 형성될 수도 있다. 도 8c에 도시된 바와 같이, 직사각형 단면의 홈(84)이 세라믹 기판(20)에 형성될 수도 있다. 홈의 수는 필요에 따라서 선택될 수 있다. 홈은 임의의 적절한 형상의 단면을 가질 수 있으며, 또한 평면도에서 임의의 적절한 형상의 프로파일을 가질 수 있다. 도 8a 내지 도 8c에 도시된 바와 같이, 세라믹 기판(20)의 저강성부(26)는 세라믹 기판(20)의 상면 및 하면 중 적어도 하나에 형성된 홈에 의하여 제공된다.
도 9a에 도시된 바와 같이, 금속으로 형성되고 55로 지정되어 있는 응력 완화층은 그 상면에 리세스(56)를 가질 수 있다. 또는, 그런 리세스는 응력 완화층(55)의 하면에 형성될 수도 있다. 도 9b에 도시된 바와 같이, 홀(57)은 응력 완화층(55)을 관통하여 형성될 수도 있다. 따라서, 응력 완화층(55)은 적어도 그의 상면 및 하면 중 어느 하나에 리세스를 가지고 형성될 수 있다.
도 10a 내지 도 10d에 도시된 바와 같이, 전력용 모듈은 리세스 또는 홈(58)을 그 상면에 갖는 하나의 응력 완화층(53)을 가질 수 있으며, 세라믹 기판(20)은 그런 홈(58)과 마주하는 관계로 배치되는 홈(85)을 가질 수 있다. 86으로 지정된 저강성부는 응력 완화층(53)의 홈(58)을 따라서 세라믹 기판(20)에 형성된다. 따라서, 홈(58)과 같은 리세스가 세라믹 기판(20)과 마주하는 응력 완화층(53)의 측에 형성되고, 홈(85)은 리세스를 따라서 세라믹 기판(20)에 형성되어서, 세라믹 기판(20)의 홈(85)과 응력 완화층(53)의 리세스가 협조하여 그들 사이에 세라믹 기판(20) 상에 작용하는 응력을 감소시키도록 하는 공간을 형성한다. 즉, 홈(58) 또는 홀은 응력 완화층(53)에 형성되고, 기판(20)의 저강성부(86)는 그런 홈(58) 또는 홀을 따라서 형성된다. 응력 완화층(53)의 홈(58) 또는 홀 그리고 세라믹 기판(20)의 홈(85)은 협력하여 그들 사이에 세라믹 기판(20)에 작용하는 응력을 감소시키는 공간을 형성한다. 응력 완화층(53)의 홈(58)은 또한 세라믹 기판(20)의 파괴로 인한 임의의 파편을 그 안에 수용하고 수집하는데 기여한다. 세라믹 기판(20)의 응력의 감소는 홈(58, 85)에 의하여 형성된 공간 뿐만아니라, 응력 완화층과 마주하는 세라믹 기판(20) 측 상에 형성된 홈(85)에 의해서만도 확립될 수 있다.
전력용 모듈의 방열기는 60과 같은 수냉식 냉각기 뿐만 아니라, 공냉식 히트 싱크일 수도 있다.
전술된 실시형태에서는 몰드 수지(70)가, 냉각기(60)의 상면에 배치한 세라믹 기판(20), 배선층(30(31, 32)), 반도체 소자(40, 41, 42, 43), 응력 완화층(50(51, 52))을 밀봉하고 덮고 있지만, 몰드 수지(70)는 적어도, V-형상 홈(25)이 형성된 세라믹 기판(20)의 저강성부(26)를 몰드하고 덮을 필요가 있다.

Claims (9)

  1. 제1 면 및 상기 제1 면의 반대측의 제2 면을 갖는 절연 기판과,
    상기 절연 기판의 제1 면에 접합된 제1 도전층과,
    상기 제1 도전층과는 다른 위치에서 상기 절연 기판의 제1 면에 접합된 제2 도전층과
    상기 절연 기판의 제2 면에 접합된 응력 완화층과,
    상기 응력 완화층의, 상기 절연 기판이 있는 측의 반대측에 접합된 방열기와,
    각각의 상기 제1 및 제2 도전층에 전기적으로 접합된 반도체 소자
    를 구비하며,
    상기 절연 기판은, 제1 및 제2 도전층 사이에 제공되며 상기 절연 기판의 다른 부분보다 낮은 강성을 갖는 저강성부(low-rigidity portion)를 가지며, 적어도 상기 저강성부가 몰드 수지에 의하여 밀봉되고 덮여 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 저강성부는 적어도 상기 절연 기판의 제1 및 제2 면 중 하나에 리세스에 의하여 형성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 저강성부는 상기 절연 기판에 형성된 홈에 의하여 형성되는 반도체 장치.
  4. 제1항에 있어서,
    상기 저강성부는 상기 절연 기판을 관통하여 형성된 복수의 홀(hole)에 의하여 형성되는 반도체 장치.
  5. 제3항에 있어서,
    상기 홈은 직사각형 단면을 갖는 반도체 장치.
  6. 제3항에 있어서,
    상기 홈은 V-형상 단면을 갖는 반도체 장치.
  7. 제3항에 있어서,
    상기 홈은 응력 완화층과 마주하는 상기 절연 기판의 측에 형성되는 반도체 장치.
  8. 제7항에 있어서,
    상기 홈은 상기 절연 기판과 마주하는 응력 완화층의 측에 형성된 리세스를 따라서 절연 기판에 형성되는 반도체 장치.
  9. 제1항에 있어서,
    상기 응력 완화층은, 상기 제1 도전층과 연관된 제1 응력 완화층과, 상기 제2 도전층과 연관된 제2 응력 완화층을 포함하는 반도체 장치.
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