KR20140055322A - 신호의 듀티비 조절 장치 - Google Patents

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Abstract

신호의 듀티비 조절 장치가 개시된다. 듀티비 조절 장치는 입력 신호에 기초하여 듀티비 조절을 위한 복수의 제어 신호를 생성하는 클럭 제어부와, 입력 신호 및 지연 제어 전압에 상응하여 입력 신호를 지연시킨 지연신호를 이용하여 체배 신호를 생성한 후, 체배 신호를 분주하여 서로 반전 관계인 제1 분주 신호 및 제2 분주 신호를 생성하는 반주기 생성부와, 클럭 제어부로부터 제공된 제어 신호에 기초하여 제1 분주 신호와 제2 분주 신호의 펄스 폭을 비교하고 비교 결과에 상응하는 지연 제어 신호를 출력하는 비교부 및 지연 제어 신호에 상응하는 지연 제어 전압을 출력하는 제어전압 생성부를 포함한다. 따라서, 신속하고 정확하게 신호의 듀티비를 원하는 값으로 설정할 수 있다.

Description

신호의 듀티비 조절 장치{DEVICE FOR CONROLLING DUTY RATIO OF SIGNAL}
본 발명은 신호 생성 기술에 관한 것으로, 더욱 상세하게는 미리 설정된 비율로 듀티비(duty ratio)를 조절할 수 있는 듀티비 조절 장치에 관한 것이다.
위상 고정 루프(PLL: Phase Locked Loop) 회로는 기준 클럭과 출력 클럭의 위상을 지속적으로 비교하고, 그 결과에 기초하여 주파수를 보정함으로써 출력 클럭이 항상 일정한 주파수를 유지하도록 하는 회로로서, 전자 시스템에 일반적으로 구비되는 기본 회로들 중 하나이다.
일반적으로, 위상 고정 루프 회로는 입력 클럭 신호의 위상과 비교 신호의 위상을 비교하는 위상 주파수 비교기(Phase Frequency Detector)와, 위상 주파수 비교기의 비교 결과에 상응하는 레벨을 가지는 전류 신호를 제공하는 전하 펌프(Charge Pump)와, 전하 펌프로부터 제공된 전류 신호의 고주파 성분을 제거하고 전류 신호를 전압 신호를 변환하여 출력하는 루프 필터(Loop Filter)와, 루프 필터로부터 제공된 전압 신호에 상응하는 발진 주파수를 가지는 클럭 신호를 출력하는 전압 제어 발진기(Voltage Controlled Oscillator) 및 전압 제어 발진기로부터 출력된 클럭 신호를 미리 설정된 분주율로 분주하여 비교 신호를 생성한 후 위상 주파수 비교기에 제공하는 분주기로 구성된다.
상기한 바와 같은 위상 고정 루프 회로의 구조로 인하여, 위상 고정 루프 회로에 입력으로 사용되는 입력 신호의 잡음 특성은 위상 고정 루프 회로의 출력 신호의 잡음 특성에 큰 영향을 미친다.
수학식 1은 위상 고정 루프 회로의 입력 클럭 신호에 대한 출력 신호의 위상 잡음 특성을 나타낸다.
Figure pat00001
수학식 1에서, Lin-band는 대역 내(in-band) 위상 잡음 레벨을 의미하고, L1Hz는 위상 고정 루프 회로에 입력되는 기준 입력 신호에 의해 결정되는 값으로, 회로적으로 변경이 불가능한 값을 가진다. 또한, Fref는 기준 입력 신호의 주파수를 의미하며, Fpll은 위상 고정 루프 회로의 출력 신호의 주파수를 의미한다. 위상 고정 루프 회로에 포함된 분주기의 분주값을 N으로 가정하면, Fpll=Fref×N의 관계를 가진다.
수학식 1을 통해 위상 고정 루프 회로에 입력되는 기준 입력 신호의 주파수(Fref)가 2배가 되는 경우, 위상 고정 루프의 대역 내 잡음의 감소하는 것을 알 수 있다.
따라서, 위상 고정 루프 회로의 대역 내 잡음을 감소시키기 위해서는 기준 입력 신호를 체배하여 주파수가 2배가 되도록 하면 된다. 그러나, 기준 입력 신호의 주파수를 체배하는 체배기가 정확한 체배를 수행하지 않는 경우 수학식 1을 만족시키지 못할 뿐만 아니라 위상 잡음 특성을 더 악화시킬 수 있는 문제점이 있다.
상술한 문제를 해결하기 위한 본 발명의 목적은 신호의 듀티비를 원하는 값으로 정확하고 신속하게 유지시킬 수 있는 신호의 듀티비 조절 장치를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따른 신호의 듀티비 조절 장치는, 입력 신호에 기초하여 듀티비 조절을 위한 복수의 제어 신호를 생성하는 클럭 제어부와, 상기 입력 신호 및 지연 제어 전압에 상응하여 상기 입력 신호를 지연시킨 지연신호를 이용하여 체배 신호를 생성한 후, 상기 체배 신호를 분주하여 서로 반전 관계인 제1 분주 신호 및 제2 분주 신호를 생성하는 반주기 생성부와, 상기 클럭 제어부로부터 제공된 제어 신호에 기초하여 상기 제1 분주 신호와 제2 분주 신호의 펄스 폭을 비교하고 비교 결과에 상응하는 지연 제어 신호를 출력하는 비교부 및 상기 지연 제어 신호에 상응하는 지연 제어 전압을 출력하는 제어전압 생성부를 포함한다.
여기서, 상기 반주기 생성부는 상기 지연 제어 전압에 따라 상기 입력 신호의 지연 시간을 조절하여 상기 지연 신호를 출력하는 지연 소자와, 상기 지연 신호와 상기 입력 신호에 기초하여 상기 입력 신호의 주파수 보다 높은 주파수를 가지는 상기 체배 신호를 생성하는 게이트 및 상기 체배 신호를 분주하여 상기 입력 신호와 주파수가 동일하고 서로 반전 관계인 상기 제1 및 제2 분주 신호를 생성하는 분주기를 포함할 수 있다.
여기서, 상기 비교부는 상기 제1 분주 신호에 상응하는 제1 비교 전압 및 상기 제2 분주 신호에 상응하는 제2 비교 전압을 생성하는 충방전부와, 상기 제1 비교 전압과 상기 제2 비교 전압의 크기를 비교하고 비교 결과 신호를 직렬로 출력하는 비교기 및 상기 비교 결과 신호에 기초하여 미리 설정된 비트 수를 가지는 상기 지연 제어 신호를 출력하는 스위칭부를 포함할 수 있다.
여기서, 상기 충방전부는 상기 제1 분주 신호 및 상기 제2 분주 신호의 펄스폭에 상응하는 전압을 출력하고, 상기 클럭 제어부로부터 제공된 리셋 신호에 기초하여 리셋(reset)되는 펄스폭-전압 변환기로 구성될 수 있다.
여기서, 상기 비교기는 상기 클럭 제어부로부터 제공된 비교 제어 신호에 기초하여 상기 비교 결과 신호를 출력할 수 있다.
여기서, 상기 비교 제어 신호는 상기 입력 신호의 주파수의 1/2로 구성되고, 상기 미리 설정된 비트 수와 동일한 펄스 수를 가지도록 구성될 수 있다.
여기서, 상기 스위칭부는 상기 비교기로부터 출력되는 비교 결과 신호 중 첫 번째 획득한 데이터를 상기 지연 제어 신호의 최상위 비트로 결정한 후, 이후의 비교 결과 신호로 출력되는 데이터를 순차적으로 획득하여 상기 지연 제어 신호의 나머지 비트들을 결정할 수 있다.
여기서, 상기 제어전압 생성부는 미리 정해진 전압 값의 범위를 특정 비트수에 기초하여 구분하여 각각 서로 다른 값을 가지는 복수의 전압을 생성하고, 상기 복수의 전압 중 상기 지연 제어 신호에 상응하는 전압을 상기 지연 제어 전압으로 출력할 수 있다.
상술한 바와 같은 신호의 듀티비 조절 장치에 따르면, 입력 신호를 체배하여 체배 신호를 생성하고, 생성된 체배 신호를 2분주하여 입력 신호와 동일한 주파수를 가지는 두 개의 2분주 신호를 생성한 후, 두 2분주 신호의 펄스 폭을 비교하여 비교 결과에 상응하는 지연 제어 전압을 생성하고, 생성된 지연 제어 전압에 기초하여 입력 신호의 지연 시간을 조절함으로써 듀티비를 50%로 조절한다.
따라서, 고속으로 정확한 50% 듀티비를 가지는 클럭 신호를 획득할 수 있고, 획득한 50% 듀티비를 가지는 클럭 신호를 체배하여 다양한 배수로 주파수가 체배된 신호를 얻을 수 있다.
또한, 상기한 바와 같이 획득한 체배 신호를 이용함으로써 클럭 신호의 위상 잡음 특성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 듀티비 조절 장치는 간단하게 구현이 가능하므로, 위상 고정 루프 회로 및 주파수 합성기 등의 모든 전자 회로에 적용할 수 있다.
도 1은 신호의 주파수 체배기를 나타내는 회로도이다.
도 2는 도 1에 도시한 주파수 체배기의 동작을 나타내는 타이밍 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 듀티비 조절 장치의 구성을 나타내는 블록도이다.
도 4는 도 3에 도시한 클럭 제어부, 반주기 생성부 및 버퍼를 보다 상세하게 나타낸 회로도이다.
도 5는 도 3에 도시한 비교부 및 제어전압 생성부를 보다 상세하게 나타낸 회로도이다.
도 6은 도 3에 도시한 클럭 제어부, 반주기 생성부 및 충방전부의 동작을 나타내는 타이밍 다이어그램이다.
도 7은 도 3에 도시한 비교기, 스위칭부 및 제어전압 생성부의 동작을 나타내는 타이밍 다이어그램이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 신호의 주파수 체배기를 나타내는 회로도이고, 도 2는 도 1에 도시한 주파수 체배기의 동작을 나타내는 타이밍 다이어그램이다.
도 1 및 도 2를 참조하면, 주파수 체배기(100)는 입력 신호(Fref)를 지연시키는 지연소자(110)와, 지연소자(110)로부터 출력된 신호(Fref_D)와 입력 신호(Fref)를 배타적 NOR(Exclusive NOR) 연산하여 입력 신호(Fref) 주파수의 2배의 주파수를 가지는 출력 신호(Fref2)를 생성하는 EX-NOR 게이트(120)로 구성될 수 있다.
한편, 출력 신호(Fref2)가 입력 신호(Fref)의 2배의 주파수를 가지도록 체배하기 위해서는 입력 신호(Fref)의 듀티비가 도 2에 도시한 바와 같이 정확하게 50%이어야 한다. 만약, 주파수 체배기에 50% 이외의 듀티비를 가지는 신호가 입력되는 되는 경우, 2배의 주파수를 가지는 출력 신호를 생성할 수 없게 된다.
주파수 체배를 위해 일반적으로 사용되는 방법에는, 고주파 영역에서 차동증폭기 단을 이용하여 주파수를 체배하는 방법과, 50% 듀티비를 가지는 신호를 생성하기 위해 복수의 지연소자를 이용하여 고정 루프 기반으로 주파수를 체배하는 방법이 있다.
그러나, 고주파 영역에서 차동증폭기 단을 이용하여 주파수를 체배하는 방법은 정확하게 50% 듀티비를 가지는 신호를 생성하기 어렵고, 출력 신호의 진폭이 작을 뿐만 아니라 동작 환경에 따라 특성이 쉽게 변화하는 단점이 있다.
또한, 복수의 지연소자를 이용하여 고정 루프 기반으로 주파수를 체배하는 방법은 안정도가 좋지 않은 문제가 있고, 원하지 않는 주파수에서 락(lock)이 될 가능성이 높을 뿐만 아니라 회로 구성이 복잡한 단점이 있다.
본 발명은 상술한 바와 같은 일반적인 주파수 체배 방법의 문제점을 해결하기 위한 것으로, 신속하고 정확하게 50% 듀티비를 가지는 신호를 생성하는 듀티비 조절 장치를 제공한다.
도 3은 본 발명의 일 실시예에 따른 듀티비 조절 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 듀티비 조절 장치(300)는 클럭 제어부(310), 반주기 생성부(330), 버퍼(350), 비교부(370) 및 제어전압 생성부(390)를 포함할 수 있다.
클럭 제어부(310)는 제공된 입력 신호(Fref)에 기초하여 듀티비 조절 장치(300)의 듀티 조절 동작을 활성화하기 위한 제어 신호 및 충방전부(371), 비교기(373), 스위칭부(375)의 동작을 제어하기 위한 제어 신호를 해당 구성 요소에 제공한다.
반주기 생성부(330)는 제어전압 생성부(390)로부터 제공된 지연 제어 전압(Vct)에 기초하여 입력 신호(Fref)의 지연 시간을 조정하여 입력 신호(Fref)의 주파수의 2배 주파수를 가지는 체배 신호(Fref2)를 내부적으로 생성한 후 버퍼(350)에 제공하고, 상기 체배 신호(Fref2)를 2분주하여 입력 신호(Fref)의 주파수와 동일한 주파수를 가지며 서로 반전된 두 개의 2분주 신호(Pdr, Prd)를 생성한다.
반주기 생성부(330)로부터 제공된 체배 신호(Fref2)는 버퍼(350)를 거친 후 출력 신호(Fout)로 제공된다.
비교부(370)는 클럭 제어부(310)로부터 제공된 제어 신호에 기초하여 반주기 생성부(330)로부터 제공된 2분주 신호(Pdr, Prd)의 펄스폭을 비교하고 비교 결과에 상응하는 제어 코드(R<4:0>)를 출력한다.
구체적으로, 비교부(370)는 상기한 바와 같은 기능을 수행하기 위해 충방전부(371), 비교기(373) 및 스위칭부(375)로 구성될 수 있다.
충방전부(371)는 클럭 제어부(310)로부터 제공된 리셋 신호(RESET)에 기초하여 리셋되고, 리셋 신호(RESET)가 비활성화된 구간에서 반주기 생성부(330)로부터 제공된 2분주 신호(Pdr, Prd)의 펄스 폭(또는 논리 하이 구간)에 대응하는 비교 전압(Vdr, Vrd)을 출력한다.
비교기(373)는 클럭 제어부(310)로부터 제공된 비교 제어 신호(CK_comp)에 상응하여 충방전부(371)로부터 제공된 두 비교 전압(Vdr, Vrd)의 크기를 비교하고, 비교 결과에 상응하는 비교 신호(CDout)를 출력한다. 여기서, 상기 비교 신호(CDout)는 직렬로 출력되며 논리 하이(logic 'High' 또는 '1') 또는 논리 로우(logic 'low' 또는 '0') 값을 가진다.
스위칭부(375)는 클럭 제어부(310)로부터 제공된 스위칭 제어 신호(CK<5:0>)에 상응하여 축사 근사(successive approximation) 알고리즘을 수행함으로써 비교기(373)로부터 직렬로 제공된 비교 신호(CDout)에 해당하는 제어 코드(R<4:0>)를 출력한다.
제어전압 생성부(390)는 스위칭부(375)로부터 제공된 제어 코드(R<4:0>)에 상응하는 지연 제어 전압(Vct)을 반주기 생성부(330)에 제공한다.
도 3에 도시한 바와 같이 본 발명의 일 실시예에 따른 듀티비 조절 장치(300)는 입력 신호(Fref)를 체배하여 체배 신호(Fref2)를 생성한 후 생성한 체배 신호(Fref2)를 2분주하여 서로 반전 관계인 2분주 신호(Pdr, Prd)를 생성하고, 생성된 2분주 신호(Pdr, Prd)의 펄스 폭(또는 논리 하이 구간)을 비교한 비교 결과(즉, CDout)에 따라 지연 제어 전압(Vct)을 생성하고, 생성한 지연 제어 전압(Vct)에 기초하여 입력 신호(Fref)를 지연 시켜 체배 신호(Fref2) 및 2 분주 신호(Pdr, Prd)를 생성함으로써 듀티비가 정확하게 50%가 되도록 조절할 수 있다.
이하에서는 도 3에 도시한 듀티비 조절 장치(300)의 각 구성 요소의 회로 구성 및 동작에 대해 도면을 참조하여 보다 상세하게 설명한다.
도 4는 도 3에 도시한 클럭 제어부, 반주기 생성부 및 버퍼를 보다 상세하게 나타낸 회로도이다.
도 4를 참조하면, 클럭 제어부(310)는 입력 신호(Fref)에 기초하여 충방전부(317)의 리셋을 제어하기 위한 리셋 신호(RESET)를 생성하여 충방전부(371)에 제공하고, 비교기(373)의 비교 동작을 수행하기 위한 비교 제어 신호(CK_comp)를 생성하여 비교기(373)에 제공한다. 여기서, 리셋 신호(RESET) 및 비교 제어 신호(CK_comp)는 동일한 주파수를 가질 수 있고, 서로 반전된 신호를 가지도록 구성될 수 있다. 또한, 리셋 신호(RESET) 및 비교 제어 신호(CK_comp)의 주파수는 입력 신호(Fref)의 주파수의 1/2이 되도록 구성될 수 있다.
또한, 클럭 제어부(310)는 비교 제어 신호(CK_comp)의 상승 에지(rising edge 또는 positive transition)에 따라 비교 제어 신호(CK_comp)의 각 주기 동안 논리 하이를 가지는 펄스 신호인 스위칭 제어 신호(CK<5:0>)를 생성하여 스위칭부(375)에 제공할 수 있고, 듀티비 조절을 위한 구간에서 활성화되어 다른 제어 신호를 활성화 시키는 제어 활성화 신호(DCC_END)를 생성할 수 있다. 여기서, 제어 활성화 신호(DCC_END)가 활성화 상태에서 비활성화 상태로 천이하면, 클럭 제어부(310)에서 제공되는 다른 제어 신호들(RESET, CK_comp, CK<5:0>)은 비활성화되고, 이에 따라 듀티비 조절 동작이 종료된다.
반주기 생성부(330)는 지연소자(331), EX-NOR 게이트(333) 및 2분주기(335)를 포함할 수 있고, 제공된 입력 신호(Fref)의 주파수 보다 빠른 주파수를 가지는 체배 신호(Fref2)를 생성한 후, 체배 신호(Fref2)를 다시 2분주하여 2분주 신호(Pdr, Prd)를 출력한다.
구체적으로, 지연소자(331)는 제어전압 생성부(390)로부터 제공된 지연 제어 전압(Vct)에 상응하여 입력 신호(Fref)의 지연시간을 조절한 후 EX-OR 게이트(333)에 제공한다.
EX-NOR 게이트(333)는 입력 신호(Fref)와 지연소자(331)로부터 제공된 지연된 입력신호를 배타적 NOR 연산하여 입력 신호(Fref)의 주파수 보다 빠른 주파수를 가지는 체배 신호(Fref2)를 생성한다. 여기서, 체배 신호(Fref2)의 주파수는 입력 신호(Fref)의 주파수의 2배가 될 수 있다.
한편, 체배 신호(Fref2)는 2분주기(335)에 입력됨과 동시에 버퍼(350)에 제공되며, 버퍼(350)로부터 출력된 출력 신호(Fout)는 위상 고정 루프 회로 등의 다른 회로에 제공되거나 또는 다른 장치에 제공될 수 있다.
2분주기(335)는 EX-NOR 게이트(333)로부터 출력된 체배 신호(Fref2)를 2분주하여 두 개의 2분주 신호(Pdr, Prd)를 출력한다. 여기서, 두 개의 2분주 신호(Pdr, Prd)는 입력 신호(Fref)와 동일한 주파수를 가지며, 상호 반전된 신호이다. 따라서, 2분주 신호인 Pdr 신호 및 Prd 신호 각각의 논리 하이 구간은 서로 겹치지 않는다.
본 발명의 일 실시예에 따른 듀티비 조절 장치(300)는 반주기 생성부(330)로부터 출력된 두 2분주 신호인 Pdr 및 Prd의 논리 하이 구간(또는 펄스 폭)의 길이를 비교하고, 비교 결과에 따라 지연 소자(331)의 지연 시간을 제어함으로써 신호의 듀티비를 50%로 조절하는 회로를 제공한다.
예를 들어, 두 2분주 신호 Pdr 및 Prd의 논리 하이 구간의 길이가 동일한 경우 50%의 듀티비를 가지는 신호(Pdr 또는 Prd)를 얻을 수 있고, 입력 신호의 주파수가 2배로 채배된 신호(Fref2)를 바로 얻을 수 있다. 또는, 두 2분주 신호 Pdr 및 Prd의 논리 하이 구간의 길이가 동일하지 않은 경우, 이에 상응하여 지연 소자(331)의 지연 시간을 조절하여 50%의 듀티비를 가지는 신호를 얻을 수 있다.
도 5는 도 3에 도시한 비교부 및 제어전압 생성부를 보다 상세하게 나타낸 회로도이다.
도 5를 참조하면, 충방전부(371)는 반주기 생성부(330)로부터 출력된 펄스 형태의 2분주 신호(Pdr, Prd)에 펄스 폭(즉, 논리 하이 구간)에 상응하는 비교 전압(Vdr, Vrd)을 출력한다.
이를 위해 충방전부(371)는 두 개의 펄스폭-전압(pulse width to voltage) 변환기로 구성될 수 있다. 각 펄스폭-전압 변환기는 전원전압(VDD)에 대해 병렬로 연결된 캐패시터(C1)와 전류원(I1) 및 전류원(I1)의 동작을 제어하기 위한 스위치(SW1)와 캐패시터(C1)의 충전을 제어하기 위한 스위치(SW2)를 포함할 수 있다. 여기서, 각 펄스폭-전압 변환기의 스위치(SW1)는 2분주 신호 Pdr 및 Prd에 상응하여 온(on) 또는 오프(off) 상태가 된다.
충방전부(371)의 동작을 보다 상세하게 설명하면, 각 2분주 신호 Pdr 및 Prd의 논리 로우 구간에서 스위치(SW1)는 오픈 상태가 되고, 스위치(SW2)는 온 상태가 되어 캐패시터(C1)은 전원전압(VDD)로 충전된다. 여기서, 스위치(SW2)는 클럭 제어부(310)로부터 제공된 리셋 신호(RESET)에 상응하여 온 또는 오프 상태가 되고, 본 발명의 실시예에서는 리셋 신호(RESET)의 논리 로우 구간에서 스위치(SW2)가 온 상태가 되는 것으로 예를 들어 도시하였다.
각 2분주 신호 Pdr 및 Prd의 논리 하이 구간에서는 스위치(SW1)가 온 상태가 되어 전류원(I1)이 동작하게 되어 일정한 속도로 캐패시터(C1)의 전압(Vdr 및 Vrd)이 강하된다.
즉, 2분주 신호 Pdr 및 Prd의 펄스 폭(또는 논리 하이 구간)이 넓을수록 더 오랜 시간 동안 전류가 흐르기 때문에 충방전부(371)로부터 더 낮은 비교 전압(Vdr, Vrd)이 출력된다.
비교기(373)는 충방전부(371)로부터 제공된 비교 전압(Vdr, Vrd)을 비교하고, 비교 결과로 논리 하이 또는 논리 로우의 직렬 디지털 신호인 비교 신호(CDout)를 출력한다. 비교기(373)의 비교 동작은 반주기 생성부(330)로부터 출력된 두 2분주 신호 Pdr과 Prd의 펄스 폭을 동일하게 유지하도록 하는 제어 신호(즉, 비교 제어 전압 Vct)를 반주기 생성부(330)의 지연소자로 피드백하기 위한 것이다.
비교기(373)는 클럭 제어부(310)로부터 제공된 비교 제어 신호(CK_comp)의 상승 에지에 상응하여 비교 동작을 수행할 수 있고, 비교 제어 신호(CK_comp)는 리셋 신호(RESET)와 동일한 주파수를 가지며 리셋 신호(RESET)가 반전된 형태로 구성될 수 있다.
상술한 바와 같이 비교 제어 신호(CK_comp)의 상승 에지에서 비교기(373)의 비교 동작이 수행된 후에는, 리셋 신호(RESET)가 논리 로우가 되어 충방전부(371)의 스위치(SW2)가 오프 상태가 되어 비교 전압 Vdr 및 Vrd가 전원전압(VDD)으로 충전된다. 여기서, 비교 제어 신호(CK_comp)가 논리 로우에서 논리 하이로 상승한 후, 리셋 신호(RESET)가 논리 하이에서 논리 로우로 하강한다.
이하에서는 설명의 편의를 위하여 비교기(373)로부터 출력된 비교 신호(CDout)가 논리 하이인 경우에는 Vdr<Vrd 이고, 논리 로우인 경우에는 Vdr>=Vrd 인 것으로 가정한다.
스위칭부(375)는 비교기(373)로부터 출력되는 비교 신호(CDout)에 상응하는 제어 코드(R<4:0>)를 생성하여 제어전압 생성부(390)에 제공한다.
구체적으로, 스위칭부(375)는 축사 근사(successive approximation) 알고리즘을 수행하도록 구현될 수 있다.
스위칭부(375)는 비교기(373)로부터 직렬로 출력되는 비교 신호(CDout) 중 첫 번째 획득한 데이터를 제어 코드(R<4:0>)의 최상위 비트(MSB: Most Significant Bit)로 결정한 후, 이후의 비교 신호(CDout) 데이터를 순차적으로 획득하여 제어 코드(R<4:0>)의 하위 비트를 결정함으로써 소정 개수의 비트로 구성된 제어 코드(R<4:0>)를 생성한다. 여기서, 제어 코드(R<4:0>)는 예를 들어 5비트로 구성될 수 있고, 5비트의 제어 코드(R<4:0>)를 얻는 과정 동안 스위칭부(375)가 비교기(373)로부터 출력되는 각 디지털 데이터를 획득한 후마다 충방전부(371)는 클럭 제어부(310)로부터 제공되는 리셋 신호(RESET)에 상응하여 리셋되고, 비교 제어 신호(CK_comp)의 상승 에지마다 비교기(373)로부터 비교 신호(CDout)가 출력되는 과정이 반복된다.
예를 들어, 제어 코드(R<4:0>)를 5비트로 설정한 것으로 가정하면 스위칭부(375)는 처음에 제어 코드(R<4:0>)의 모든 비트를 '00000'으로 초기화한 후, 최상위 비트(MSB)에 해당하는 R<4> 코드를 논리 하이(또는 '1')로 설정하고, 비교 신호(CDout)에 따라 R<4> 코드의 값을 결정한다. 이후, 스위칭부(375)는 R<4> 코드 다음의 하위 비트에 해당하는 R<3> 코드를 논리 하이로 설정하고 비교기(373)에서 비교 작업을 수행한 후 출력되는 비교 신호(CDout)에 따라 R<3> 코드 값을 결정한다. 스위칭부(375)는 상술한 바와 같은 방법을 반복하여 R<2>, R<1>, R<0>의 값을 모두 결정한다.
스위칭부(375)로부터 출력되는 병렬 디지털 데이터는 제어전압 생성부(390)에 제공되는 제어 코드(R<4:0>)가 된다.
제어전압 생성부(390)는 스위칭부(375)로부터 출력된 제어 코드(R<4:0>)에 상응하는 지연 제어 전압(Vct)을 출력한다.
구체적으로, 제어전압 생성부(390)는 서로 다른 전압원(Vrefp, Vrefn) 사이에 복수의 저항이 직렬로 연결되어 각각의 저항을 통해 강하되는 서로 다른 크기를 가지는 복수의 전압이 멀티플렉서(MUX)의 입력으로 제공되고, 제어 코드(R<4:0>)에 상응하여 멀티플렉서(MUX)에 입력되는 복수의 전압 중 특정 전압이 지연 제어 전압(Vct)으로 출력되도록 구성될 수 있다.
여기서, 제어전압 생성부(390)는 미리 정해진 전압 값의 범위(Vrefn ~ Vrefp; Vrefp > Vrefn)를 특정 비트(B)수에 의해 2B 혹은 2B-1의 구간으로 나누어서 제어 코드(R<4:0>)에 상응하는 전압값을 지연 제어 전압(Vct)으로 출력하도록 구성될 수 있다. 또한, 제어 코드(R<4:0>)의 값이 증가할수록 단조적으로 지연 제어 전압(Vct)이 증가하도록 구성될 수도 있고, 단조 감소 형태로 지연 제어 전압(Vct)이 출력되도록 구현될 수도 있다.
도 3 내지 도 5에 도시한 바와 같은 듀티비 조절 회로의 구성 및 동작을 통해 본 발명의 일 실시예에 따른 듀티비 조절 장치(300)는 50%의 듀티비를 가지는 신호를 생성할 수 있다.
도 6은 도 3에 도시한 클럭 제어부, 반주기 생성부 및 충방전부의 동작을 나타내는 타이밍 다이어그램이다.
도 6은 입력 신호(Fref)에 입력 되었을 때, 클럭 제어부(310), 반주기 생성부(330), 충방전부(371)의 동작 관계를 표시한 것으로, 입력 신호(Fref), 체배신호(Fref2), 2분주 신호(Pdr, Prd), 비교 전압(Vdr, Vrd), 제어 활성화 신호(DCC_END), 비교 제어 신호(CK_comp), 리셋 신호(RESET) 및 스위칭 제어 신호(CK<5:0>)의 관계를 나타낸 것이다.
도 6을 참조하면, 반주기 생성부(330)에 입력된 입력 신호(Fref)는 듀티비가 50%가 아닌 신호이며, 반주기 생성부(330)는 입력 신호(Fref)의 주파수보다 빠른 주파수를 가지는 체배 신호(Fref2)를 생성한 후, 생성한 체배 신호(Fref2)를 다시 2분주 하여 2분주 신호(Pdr, Prd)를 출력한다. 따라서, 2분주 신호 Pdr 및 Prd는 입력 신호와 동일한 주파수를 가진다.
한편, 클럭 제어부(310)는 제어 활성화 신호(DCC_END)가 활성화되면, 비교 제어 신호(CK_comp)를 출력한다. 비교 제어 신호(CK_comp)는 입력 신호(Fref)를 2분주하여 생성할 수 있다. 또한, 클럭 제어부(310)는 비교 제어 신호(CK_comp)를 짧은 지연소자를 거쳐 반전시킨 리셋 신호(RESET)를 생성하여 충방전부(371)에 제공한다.
제어 활성화 신호(DCC_END)는 미리 정해진 비트 수의 디지털 데이터를 획득하기 위한 구간 동안에만 활성화되고, 디지털 데이터를 모두 획득한 이후에는 비활성화된다. 도 6에서는 제어 활성화 신호(DCC_END)의 활성화 구간을 논리 로우 구간(즉, active low)으로 구현하고, 비활성화 구간을 논리 하이 구간으로 예를 들어 도시하였으나, 여기에 한정되는 것은 아니며, 상기한 바와 반대로 구현할 수도 있다.
본 발명의 일 실시예에서는 듀티비 조절을 위해 비교 신호(CDout)의 디지털 데이터를 5비트 획득하는 것으로 가정하였고, 이에 따라 제어 활성화 신호(DCC_END)가 활성화된 구간(논리 로우 구간)에서 비교 제어 신호(CK_comp)는 5개의 펄스가 생성된 후, 논리 하이 상태를 유지한다.
즉, 제어 활성화 신호(DCC_END)가 논리 하이 상태인 경우는, 2분주 신호(Pdr, Prd)의 펄스 폭 비교를 위한 디지털 데이터의 획득이 완료된 것을 의미하며, 제어 활성화 신호(DCC_END)가 논리 로우에서 논리 하이 상태로 천이되면 클럭 제어부(310)에서 출력되는 다른 제어 신호는 비활성화 상태가 된다.
또한, 클럭 제어부(310)는 비교 제어 신호(CK_comp)의 상승 에지에 따라 비교 제어 신호(CK_comp)의 한 주기 동안 스위칭 제어 신호(CK<5:0>)로 CK<5>, CK<4>, CK<3>, CK<2>, CK<1> 신호들이 논리 하이를 가지는 펄스 신호를 생성한다. 여기서, CK<5> 내지 CK<1> 신호는 입력 신호(Fref)의 2주기에 해당하는 구간에 펄스가 생성되도록 구성된다. 한편, CK<0> 신호는 펄스 대신 논리 하이 상태가 지속적으로 유지되도록 생성된다.
도 6에 도시한 타이밍 다이어그램의 시점 A부터 시점 C까지의 구간을 참조하면, 시점 A에서 시점 C까지는 입력 신호(Fref)의 한 주기에 해당하고, 시점 A에서 시점 B까지의 구간에서는 2분주 신호 Pdr이 논리 하이 상태가 되고, 이에 따라 비교 전압 Vdr은 일정한 속도로 전압이 감소하게 된다. 한편, 시점 A에서 시점 B까지의 구간에서, 2분주 신호 Prd는 논리 로우 상태가 되어 비교 전압 Vrd는 이전의 값을 그대로 유지하게 된다.
본 발명의 일 실시예에 따른 듀티비 조절 장치(300)에서는 5비트를 이용하여 듀티비가 50%인가를 판단하도록 구현하였으므로, 제어 활성화 신호(DCC_END)가 활성화된 이후에 5 비트의 디지털 데이터를 획득하기 위해서는 입력 신호(Fref)의 10주기(즉, 5비트×2분주=10주기)가 필요하다. 그러나, 듀티비 판단을 위한 데이터가 5비트로 한정되는 것은 아니며, 다양한 비트수로 구현될 수 있음은 자명하다.
다만, 비트 수가 늘어날수록 듀티비 판단을 정확하게 수행할 수 있는 반면, 듀티비 판단을 위한 비교 시간(또는, DCC_END 신호의 활성화 구간, 2×비트수×입력신호의 주기)이 길어진다. 예를 들어, 입력 신호(Fref)의 주파수가 40MHz이고 획득하고자 하는 비트수가 5비트인 경우, 250ns의 시간이 필요하다. 이와 같은 시간은 위상 고정 루프의 락킹 시간에 비하면 무시할 수 있는 시간이다. 따라서, 본 발명의 일 실시예에 따른 듀티비 조절 장치는 고속으로 듀티비 조절 동작을 수행하게 된다.
도 7은 도 3에 도시한 비교기, 스위칭부 및 제어전압 생성부의 동작을 나타내는 타이밍 다이어그램이다.
도 7에서는 제어 활성화 신호(DCC_END)가 활성화됨에 따라 비교기(373)가 비교 전압 Vdr 및 Vrd를 비교한 비교값(pre_CDout)과 비교 제어 신호(CK_comp)에 상응하여 비교값을 샘플링하여 출력한 비교 결과 신호(CD_out)를 표시하였고, 스위칭부(375)에서 축사 근사 알고리즘을 통해 비교 결과 신호(CD_out)에 상응하여 결정하는 제어 코드(R<4:0>) 및 제어 코드(R<4:0>)에 상응하는 지연 제어 전압(Vct)을 표시하였다.
도 7을 참조하면, 비교값(pre_OUT)은 비교기(373)가 충방전부(371)로부터 제공된 비교 전압 Vdr 및 Vrd를 비교한 값으로, 비교기(373) 내부적으로 생성될 수 있다. 여기서, 비교기(373)는 매 비교시점에서 비교 전압 Vdr 및 Vrd를 비교하고, Vdr < Vrd 인 경우 논리 하이를 출력하고, 그 이외의 경우에는 논리 로우를 출력한다.
또한, 비교기(373)는 클럭 제어부(310)로부터 제공된 비교 제어 신호(CK_comp)의 상승 에지에서 비교값(pre_OUT)을 샘플링하여 비교 결과 신호(CDout)로 출력한다.
스위칭부(375)는 축사 근사 알고리즘을 이용하여 비교기(373)로부터 순차적으로 입력된 비교 결과 신호(CDout)에 상응하는 제어 코드(R<4:0>)를 출력한다.
이하에서는 제어 코드(R<4:0>)가 5비트(즉, R<4:0>)로 구성된 경우, 스위칭부(375)에서 수행되는 제어 코드(R<4:0>)의 출력 과정을 구체적으로 설명한다.
스위칭부(375)는 초기에 제어 코드(R<4:0>)의 모든 비트를 논리 로우(즉, 이진수 '00000' 또는 십진수 '0')로 유지한다.
이후, 제어 활성 신호(DCC_END)가 활성화되면 스위칭부(375)는 제어 코드(R<4:0>)의 최상위 비트(MSB)를 논리 하이 상태로 설정한다. 이에 따라 제어 코드(R<4:0>)는 이진수로 '10000', 십진수로 '16'이 된다.
이와 같은 상태에서 비교기(373)가 첫 번째 비교 결과 신호(CD_out)로 논리 하이를 출력하면 스위칭부(375)는 최상위 비트(즉, R<4>)를 1로 유지하고, 동시에 최상위 비트 바로 아래 비트(즉, R<3>)를 논리 하이로 설정한다. 이에 따라, 제어 코드(R<4:0>)는 이진수 '11000', 십진수 '24'가 된다.
이후, 비교기(373)가 두 번째 비교 결과 신호(CD_out)로 논리 로우를 출력하면 스위칭부(375)는 이전 설정된 비트(즉, R<3>)를 1에서 0으로 변경하고, 다음 비트(즉, R<2>)를 1로 설정함으로써, 제어 코드(R<4:0>)는 이진수 '10100', 십진수 '20'이 된다.
이후, 비교기(373)가 세 번째 비교 결과 신호(CD_out)로 논리 로우를 출력하면 스위칭부(375)는 이전 설정된 비트(즉, R<2>)를 1에서 0으로 변경하고, 다음 비트(즉, R<1>)를 1로 설정함으로써, 제어 코드(R<4:0>)는 이진수 '10010', 십진수 '18'이 된다.
그리고, 비교기(373)가 네 번째 비교 결과 신호(CD_out)로 논리 하이를 출력하면 스위칭부(375)는 이전 설정된 비트(즉, R<1>)를 1로 유지하고, 최하위 비트(즉, R<0>)를 1로 설정함으로써, 제어 코드(R<4:0>)는 이진수 '10011', 십진수 '19'가 된다.
이후, 비교기(373)가 다섯 번째 비교 결과 신호(CD_out)로 논리 로우를 출력하면 스위칭부(375)는 이전 설정된 최하위 비트(즉, R<0>)를 1에서 0으로 변경함으로써, 제어 코드(R<4:0>)는 이진수 '10010', 십진수 '18'이 된다.
상술한 바와 같이 비교기(373)가 다섯 번째 비교 결과 신호(CD_out)을 출력한 후에는 제어 활성화 신호(DCC_END)가 비활성화되기 때문에 최종 제어 코드(R<4:0>)는 이진수 '10010', 십진수 '18'로 유지된다.
한편, 제어전압 생성부(390)는 스위칭부(375)로부터 제공된 제어 코드(R<4:0>)에 상응하는 지연 제어 전압(Vct)을 출력한다.
본 발명의 일 실시예에서는 제어전압 생성부(390)가 제어 코드 값(R<4:0>)이 클수록 작은 값을 가지는 지연 제어 전압(Vct)을 출력하고, 지연 소자(331)의 지연 시간이 짧아지도록 예를 들어 도시하고 설명하였으나, 여기에 한정되는 것은 아니며 제어 코드(R<4:0>) 값과 지연 제어 전압(Vct)의 크기에 대한 관계는 다양하게 설정될 수 있다.
본 발명의 일 실시예에 따른 듀티비 조절 장치(300)는 전술한 바와 같은 과정을 수행함으로써 50%의 듀티비를 가지는 신호를 생성할 수 있고, 이를 통해 간단한 지연 소자와 게이트(EX-NOR 또는 EX-OR)를 통해 입력 신호의 주파수 보다 2배의 주파수를 가지는 신호를 용이하게 획득할 수 있다.
또한, 2배의 주파수로 체배된 신호를 위상 고정 루프 회로의 기준 입력 신호로 사용하는 경우, 위상 고정 루프 회로의 대역 내 잡음 레벨을 감소시킬 수 있고, 지터 성능을 향상시킬 수 있게 되어 전체 시스템의 성능을 더욱 향상시킬 수 있게 된다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
300 : 듀티비 조절 장치 310 : 클럭 제어부
330 : 반주기 생성부 331 : 지연소자
333 : EX-NOR 게이트 335 : 2분주기
350 : 버퍼 370 : 비교부
371 : 충방전부 373 : 비교기
375 : 스위칭부 390 : 제어전압 생성부

Claims (8)

  1. 입력 신호에 기초하여 듀티비 조절을 위한 복수의 제어 신호를 생성하는 클럭 제어부;
    상기 입력 신호 및 지연 제어 전압에 상응하여 상기 입력 신호를 지연시킨 지연신호를 이용하여 체배 신호를 생성한 후, 상기 체배 신호를 분주하여 서로 반전 관계인 제1 분주 신호 및 제2 분주 신호를 생성하는 반주기 생성부;
    상기 클럭 제어부로부터 제공된 제어 신호에 기초하여 상기 제1 분주 신호와 제2 분주 신호의 펄스 폭을 비교하고 비교 결과에 상응하는 지연 제어 신호를 출력하는 비교부; 및
    상기 지연 제어 신호에 상응하는 지연 제어 전압을 출력하는 제어전압 생성부를 포함하는 듀티비 조절 장치.
  2. 청구항 1에 있어서, 상기 반주기 생성부는
    상기 지연 제어 전압에 따라 상기 입력 신호의 지연 시간을 조절하여 상기 지연 신호를 출력하는 지연 소자;
    상기 지연 신호와 상기 입력 신호에 기초하여 상기 입력 신호의 주파수 보다 높은 주파수를 가지는 상기 체배 신호를 생성하는 게이트; 및
    상기 체배 신호를 분주하여 상기 입력 신호와 주파수가 동일하고 서로 반전 관계인 상기 제1 및 제2 분주 신호를 생성하는 분주기를 포함하는 것을 특징으로 하는 듀티비 조절 장치.
  3. 청구항 1에 있어서, 상기 비교부는
    상기 제1 분주 신호에 상응하는 제1 비교 전압 및 상기 제2 분주 신호에 상응하는 제2 비교 전압을 생성하는 충방전부;
    상기 제1 비교 전압과 상기 제2 비교 전압의 크기를 비교하고 비교 결과 신호를 직렬로 출력하는 비교기; 및
    상기 비교 결과 신호에 기초하여 미리 설정된 비트 수를 가지는 상기 지연 제어 신호를 출력하는 스위칭부를 포함하는 것을 특징으로 하는 듀티비 조절 장치.
  4. 청구항 3에 있어서, 상기 충방전부는
    상기 제1 분주 신호 및 상기 제2 분주 신호의 펄스폭에 상응하는 전압을 출력하고, 상기 클럭 제어부로부터 제공된 리셋 신호에 기초하여 리셋(reset)되는 펄스폭-전압 변환기로 구성되는 것을 특징으로 하는 듀티비 조절 장치.
  5. 청구항 3에 있어서, 상기 비교기는
    상기 클럭 제어부로부터 제공된 비교 제어 신호에 기초하여 상기 비교 결과 신호를 출력하는 것을 특징으로 하는 듀티비 조절 장치.
  6. 청구항 5에 있어서,
    상기 비교 제어 신호는 상기 입력 신호의 주파수의 1/2로 구성되고, 상기 미리 설정된 비트 수와 동일한 펄스 수를 가지는 것을 특징으로 하는 듀티비 조절 장치.
  7. 청구항 3에 있어서,
    상기 스위칭부는 상기 비교기로부터 출력되는 비교 결과 신호 중 첫 번째 획득한 데이터를 상기 지연 제어 신호의 최상위 비트로 결정한 후, 이후의 비교 결과 신호로 출력되는 데이터를 순차적으로 획득하여 상기 지연 제어 신호의 나머지 비트들을 결정하는 것을 특징으로 하는 듀티비 조절 장치.
  8. 청구항 1에 있어서, 상기 제어전압 생성부는
    미리 정해진 전압 값의 범위를 특정 비트수에 기초하여 구분하여 각각 서로 다른 값을 가지는 복수의 전압을 생성하고, 상기 복수의 전압 중 상기 지연 제어 신호에 상응하는 전압을 상기 지연 제어 전압으로 출력하는 것을 특징으로 하는 듀티비 조절 장치.
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