KR20140052946A - 바디 영역의 밴드 갭보다 낮은 밴드 갭을 갖는 연결 영역을 갖는 메모리 디바이스 - Google Patents

바디 영역의 밴드 갭보다 낮은 밴드 갭을 갖는 연결 영역을 갖는 메모리 디바이스 Download PDF

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Abstract

바디 영역과 바디 영역보다 낮은 밴드 갭을 갖는 반도체로부터 형성된 연결 영역을 포함하는 메모리 디바이스가 도시된다. 연결 영역 구성은 소거 동작 중 증가된 게이트 유도 드레인 누설을 제공할 수 있다. 도시한 구성은 소거와 같은 메모리 동작과 부스트 동작 중 바디 영역의 전하의 유지를 위해 바디 영역에 신뢰성 있는 바이어스를 제공할 수 있다.

Description

바디 영역의 밴드 갭보다 낮은 밴드 갭을 갖는 연결 영역을 갖는 메모리 디바이스{MEMORY DEVICES WITH A CONNECTING REGION HAVING A BAND GAP LOWER THAN A BAND GAP OF A BODY REGION}
우선권 출원
본 특허 출원은 전체 내용이 참조로 본원에 포함되어 있는 2011년 2월 3일에 출원된 미국 특허 출원 제13/020,337호로부터의 우선권을 주장한다.
보다 높은 메모리 용량을 갖는 보다 작은 디바이스를 제공하기 위해 보다 높은 메모리 밀도가 항상 요구된다. 반도체의 표면 상에 옆으로 메모리 디바이스를 형성하는 것은 다량의 칩 점유 공간(chip real estate)을 사용한다. 메모리 디바이스는 전통적인 옆으로 형성된 메모리 디바이스를 넘어 메모리 밀도를 더 증가시키기 위해 새 구성을 필요로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스를 도시한 도면;
도 2는 본 발명의 일 실시예에 따른 도 1로부터의 메모리 디바이스의 일부의 블록 선도를 도시한 도면;
도 3은 본 발명의 일 실시예에 따른 다른 메모리 디바이스를 도시한 도면;
도 4는 본 발명의 일 실시예에 따른 도 3으로부터의 메모리 디바이스의 일부의 블록 선도를 도시한 도면;
도 5는 본 발명의 일 실시예에 따른 소거 동작 중 시뮬레이트된 게이트 유도 드레인 누설을 도시한 도면;
도 6은 본 발명의 일 실시예에 따른 메모리 디바이스를 사용하는 정보 처리 시스템을 도시한 도면.
하기하는 본 발명의 상세한 설명에서 그 일부를 형성하는 첨부 도면이 참고되며 본 발명이 실시되는 특정 실시예들이 설명을 위해 서술된다. 이 실시예들은 당 분야의 기술자들이 본 발명을 실시할 수 있기에 충분하게 상세히 서술된다. 다른 실시예들도 활용될 수 있으며, 논리적, 전기적, 재료적 변경 등도 이루어질 수 있다.
이 출원에서 사용된 용어 "수평" 은 기판의 배향에 관계없이 웨이퍼 또는 다이와 같은 기판의 표면 또는 통상적인 면에 평행한 면으로서 한정된다. 용어 "수직"은 상술한 바와 같은 수평에 대해 직교하는 방향을 지칭한다. "상", "측"("측벽"에서와 같은), "보다 높은", "보다 낮은", "상방", "하" 와 같은 전치사들은 기판의 배향에 관계없이 기판의 상부 표면 상인 표면 또는 통상적인 면에 대해 한정된다. 따라서 상세한 서술은 제한적인 감각으로 행해진 것이 아니며 본 발명의 범위는 첨부된 특허 청구의 범위와 그것들의 균등한 범위에 의해서만 한정된다.
도 1은 기판(102) 상에 형성된 메모리 디바이스(100)를 도시한다. 전하 저장층(들)(112)은 (예를 들어, 현재 알려졌든지 미래에 개발되든지, 터널 유전 층, 폴리실리콘 층, 전하 블로킹층의 조합; 질화물층, 산화물층, 질화물층의 조합; 또는 다른 어떤 다른 층 또는 전하 저장 기능을 제공할 수 있는 층들의 조합) 세장형의 바디 영역(elongated body region)(110)을 둘러싸서 다수의 게이트(114)(또한 세장형의 바디 영역(110) 및 전하 저장층(들)(112)의 각 교차 섹션을 실질적으로 둘러싸는)의 각각에 대응하는 각 전하 구조를 형성한다. 제1 선택 게이트(120)와 제2 선택 게이트(122)가 세장형의 바디 영역(110)을 드레인 영역(132) 및 소스 영역(130)에 각각 선택적으로 전기적으로 연결하기 위해 도시된다. 유전체(104)는 상술한 것과 같은 부품들 사이의 공간을 채울 수 있다.
도 1은 세장형의 바디 영역(110)이 1쌍의 상향 단부를 갖는 "U"자 형상을 형성하는 일 실시예를 도시한다. 다른 예의 구조(도시하지 않음)는 상향하는 하나의 단부와 하향하는 다른 단부를 갖는 선형, 수직의, 세장형의 바디 영역(110)을 포함한다. 다른 예의 구조(도시하지 않음)는 양측에 단부를 갖는 수평, 선형의 세장형의 바디 영역(110)을 포함한다. 실질적으로 "U"자 형상의 구조와 같은 2개의 상향 단부를 갖는 실시예는 부품들이 구조에서 보다 깊게 형성되는 실시예들과 비교할 때 제조 중 세장형의 바디 영역(110)의 단부에서 어떤 부품들을 보다 쉽게 형성할 수 있게 한다.
일례에서 세장형의 바디 영역(110)은 p형 반도체 재료로부터 형성된다. 소스 영역(130)과 드레인 영역(132)은 세장형의 바디 영역(110)의 제1 단부(111)와 제2 단부(113)에 각각 연결된다. 일례에서 소스 영역(130)과 드레인 영역은 n+ 폴리실리콘과 같은 n형 반도체 재료를 포함한다. 동작시 세장형의 바디 영역(110), 드레인 영역(132)에의 소스 영역(130)의 경로는 n-p-n 트랜지스터로서 동작하며 선택 게이트(120, 122)와 게이트(114)는 경로를 따라 신호 전송을 허용 또는 금지하도록 동작한다. 도시한 예에서 소스 영역(130), 세장형의 바디 영역(110), 드레인 영역(132), 선택 게이트(120, 122) 및 게이트(114)는 함께 메모리 셀 스트링(101)을 형성한다.
소스 라인(126)과 비트 라인(128)과 같은 데이터 라인은 소스 영역(130)과 드레인 영역(132)에 각각 연결된다. 일 실시예에서 플러그(124)가 비트 라인(128)을 드레인 영역(132)에 연결하기 위해 사용된다. 따라서 드레인 영역(132)은 이 실시예에서 비트 라인(128)에 "간접적으로 연결된"으로 서술될 수 있다. 소스 라인(126), 비트 라인(128) 및 플러그(124)는 알루미늄, 구리, 또는 텅스텐과 같은 금속, 또는 이들 또는 다른 도체 금속의 합금을 포함하거나, 알루미늄, 구리, 또는 텅스텐과 같은 금속, 또는 이들 또는 다른 도체 금속의 합금으로 구성되거나, 또는 알루미늄, 구리 또는 텅스텐과 같은 금속, 또는 이들 또는 다른 도체 금속의 합금으로 본질적으로 구성될 수 있다. 본 설명에서 용어 "금속"은 또한 금속 질화물 또는 주로 도체로서 동작하는 다른 재료를 포함한다.
도 2는 도 1로부터의 메모리 셀 스트링(101)의 블록 선도를 도시한다. 일 실시예에서 연결 영역(134)은 소스 영역(130)과 바디 영역(110) 사이에 위치하며 소스 영역(130)과 바디 영역(110)을 연결하기 위해 사용된다. 예를 들어, 연결 영역(134)은 일단부에서 소스 영역(130)에 직접 연결될 수 있으며 타단부에서 바디 영역(110)에 직접 연결될 수 있다. 일 실시예에서 연결 영역(134)은 바디 영역(110)을 형성하기 위해 사용된 반도체 재료의 밴드 갭보다 낮은 밴드 갭을 갖는 반도체 재료를 포함하거나, 바디 영역을 형성하기 위해 사용된 반도체 재료의 밴드 갭보다 낮은 밴드 갭을 갖는 반도체 재료로 구성되거나, 또는 바디 영역을 형성하기 위해 사용된 반도체 재료의 밴드 갭보다 낮은 밴드 갭을 갖는 반도체 재료로 본질적으로 구성될 수 있다. 일례에서 상기 바디 영역은 실리콘을 포함하거나, 실리콘으로 구성되거나, 본질적으로 실리콘으로 구성된다. 일례에서 바디 영역은 p형 실리콘으로부터 형성된다. 실리콘은 약 1.11eV의 밴드 갭을 갖는다.
실리콘보다 낮은 밴드 갭을 갖는 연결 영역(134)을 위한 다수의 예시 재료는 게르마늄(약 0.67eV), 안티몬화갈륨(약 0.7eV), 질화인듐(약 0.7eV), 비화인듐(약 0.36eV), 황화납(약 0.37eV), 셀렌화납(약 0.27eV), 텔루르화납(약 0.29eV) 및 실리콘 게르마늄을 포함한다.
하나 또는 그 이상의 실시예에서 연결 영역(134)은 에피택셜 실리콘 게르마늄을 포함하거나, 에피택셜 실리콘 게르마늄으로 구성되거나, 또는 에피택셜 실리콘 게르마늄으로 본질적으로 구성된다. 실리콘 게르마늄은 조밀 격자 정합과 기존의 실리콘 처리 장치와의 호환성으로 인해 실리콘을 사용하는 용도에 적합하다. 실리콘 게르마늄은 각 부품들의 합금 소수분을 나타내는 x를 포함하여 SixGe1 -x로 표현될 수 있다. x가 변함에 따라 실리콘 게르마늄의 밴드 갭은 변한다. 실리콘 게르마늄의 몇 개의 합금 조합은 실리콘보다 낮은 밴드 갭을 보인다. 일례에서 실리콘 게르마늄은 x가 0.2와 0.8 사이인 SixGe1 -x를 포함한다. 일례에서 실리콘 게르마늄은 x가 0.4와 0.6 사이인 SixGe1 -x를 포함한다. 일례에서 실리콘 게르마늄은 x가 약 0.5인 SixGe1 -x를 포함한다.
연결 영역(134)이 바디 영역의 밴드 갭보다 낮은 밴드 갭을 갖는 실시예들에서, 증가된 게이트 유도 드레인 누설은 연결 영역(134)과 바디 영역(110) 사이의 인터페이스(136)에서 가능하다. 도 2 구성의 게이트 유도 드레인 누설은 단지 반도체 재료가 소스 선택 게이트(122)에 인접하여 존재하는 바디 영역(110)만을 갖는 구성에 비해 증가되었다. 증가된 게이트 유도 드레인 누설은 방향(137)의 바디 영역을 바이어스하도록 바디 영역(110)으로의 더 신뢰성 있는 전하 흐름을 제공한다. 신뢰성 있는 바이어스 전압은 큰 전압차가 사용되는 소거 동작과 같은 다수의 기억 동작에 있어 바람직하다.
소거 동작을 위해 선택되지 않은 메모리 셀 스트링(101)에서 선택되지 않은 스트링(101)의 바디 영역(110)은 소거되는 것으로부터 선택되지 않은 스트링의 전하 저장 구조를 금지하도록 부스트 동작(boost operation)을 이용하여 바이어스된다. 부스트 동작에서 전압이 게이트(114)에 적용된 전압으로 바디 영역의 용량 결합을 통해 적어도 일부분의 바디 영역(110)에 적용된다. 예를 들어 10볼트가 게이트(114)에 위치하고, 일정 량의 바이어스 전압(예를 들어 약 7볼트)이 결합을 통하여 바디 영역(110)에 전달된다.
부스트 동작을 이용하여 바디 영역(110) 내에 전하를 유지하는 것은 바람직하다. 결과적으로, 낮은 게이트 유도 드레인 누설이 부스트 동작 중에는 바람직하다. 도 2에서 소스 선택 게이트(122)에 인접한 바디 영역(110)의 연부(138)는 실리콘 또는 연결 영역(134)보다 더 높은 밴드 갭을 갖는 다른 반도체 재료로 형성된다. 부스트 동작 중에 연부(138)에서 방향(139)으로의 게이트 유도 드레인 누설은 소거 동작 중에 인터페이스(136)에서 방향(137)으로의 게이트 유도 드레인 누설에 비해 낮다.
전술한 바와 같이 다른 밴드 갭의 재료를 갖는 구성을 사용하는 것은 소거 동작 중에 바디 영역(110)의 신뢰성 있는 바이어싱을 제공하며 부스트 동작 중에 바디 영역(110)에 신뢰성 있는 전하 유지를 제공한다.
도 3은 기판(202) 상에 형성된 메모리 디바이스(200)를 도시한다. 전하 저장 층(들)(212)은 실질적으로 세장형의 바디 영역(210)을 실질적으로 둘러싸서 다수의 게이트(214)(또한 세장형의 바디 영역(210)과 전하 저장 층(들)(212)의 각 교차 섹션을 실질적으로 둘러쌈)의 각각에 대응하는 각 전하 구조를 형성한다. 제1 선택 게이트(220)와 제2 선택 게이트(222)가 세장형의 바디 영역(210)을 드레인 영역(232) 및 소스 영역(230)에 각각 선택적으로 연결하기 위해 도시된다. 유전체(204)는 상술한 것들과 같은 부품들 사이의 공간을 채울 수 있다. 도시한 예에서 1 소스 영역(230), 세장형의 바디 영역(210), 드레인 영역(232), 선택 게이트(220), (222) 및 게이트(214)는 함께 메모리 셀 스트링(201)을 형성한다.
전술한 실시예와 유사하게, 소스 라인(226)과 비트라인(228)은 소스 영역(230)과 드레인 영역(232)에 각각 연결된다. 일 실시예에서 플러그(224)는 비트라인(228)과 드레인 영역(232)을 연결하기 위해 사용된다.
도 1과 도 2는 바디 영역(110)의 소스 단부에만 위치하는 소스 연결 영역(134)를 갖는 메모리 디바이스(100)의 실시예를 나타낸다. 도 3은 바디 영역(210)을 소스 영역(230)에 결합시키는 소스 연결 영역(234)과 바디 영역(210)을 드레인 영역(232)에 연결하는 드레인 연결 영역(236)을 포함하는 메모리 디바이스(200)를 나타낸다. 도 1 및 도 2의 예 구성에서의 동작과 유사하게, 도 3 및 도 4의 메모리 디바이스(200)는 방향(241) 및 방향(243)으로 제1 게이트 유도 드레인 누설을, 제1 게이트 유도 드레인 누설보다 낮은 방향(242) 및 방향(244)으로 제2 게이트 유도 드레인 누설을 제공한다.
선택된 실시예에서, 드레인 연결 영역(236)의 추가는 또한 메모리 디바이스(200)를 증진시키며, 소거 동작 중 바디 영역(210)의 신뢰할 수 있는 바이어싱을, 또한 부스트 동작 중 바디 영역(210)의 신뢰할 수 있는 전하 유지를 제공한다. 메모리 디바이스(200)의 대략 "U"자 형상의 구성과 같은 메모리 디바이스 구성에서 드레인에 인접한 제2 연결 영역을 형성하는 것은 간단하며 바람직하다. 드레인이 바디 영역 밑에 매립되는 다른 구성은 소스 영역(230)에 인접한 연결 영역(234)과 같은 단일 연결 영역만을 사용한다.
도 5는 소스 선택 게이트가 실리콘 바디 영역(이 시뮬레이션에 대해 밴드 갭이 1.08eV로 추정됨)에만 인접한 게이트 유도 드레인 누설의 시뮬레이션 라인(510)을 도시한다. 라인(512)은 소스 선택 게이트도 0.88eV의 밴드 갭을 갖는 소스 연결 영역에 인접한 전술한 실시예에 따른 구성의 게이트 유도 드레인 누설을 나타낸다. 라인(514)은 소스 선택 게이트도 0.68eV의 밴드 갭을 갖는 소스 연결 영역에 인접한 전술한 실시예에 따른 구성의 게이트 유도 드레인 누설을 나타낸다. 도면으로부터 알 수 있는 바와 같이, 실리콘보다 낮은 밴드 갭을 갖는 연결 영역의 추가는 예를 들어 소거 동작 중 게이트 유도 드레인 누설의 현저한 증가를 제공한다.
도 6에 포함된 컴퓨터와 같은 정보 처리 시스템의 일 실시예는 본 발명의 고 레벨 디바이스 적용의 일 실시예를 나타낸다. 도 6은 전술한 바와 같이 본 발명의 일 실시예에 따른 메모리 디바이스를 내장하는 정보 처리 시스템(600)의 블록 선도다. 정보 처리 시스템(600)은 본 발명의 탈결합(decoupling)이 사용될 수 있는 전자 시스템의 단지 일 실시예이다. 다른 예들은 태블릿 컴퓨터, 카메라, 개인 정보 단말기(PDA), 휴대폰, MP3 플레이어, 비행기, 위성, 군용 차량 등을 포함하지만, 이에 제한되지는 않는다.
이 예에서, 정보 처리 시스템(600)은 시스템의 다양한 부품들을 연결하기 위한 시스템 버스(602)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(602)는 정보 처리 시스템(600)의 다양한 부품들 중에서 통신 링크를 제공하며 단일 버스, 버스의 조합, 또는 어떤 다른 적당한 방식으로서 이행된다.
칩 조립체(604)는 시스템 버스(602)에 연결된다. 칩 조립체(604)는 어떤 회로 또는 회로의 동작적으로 호환성 있는 조합을 포함한다. 일 실시예에서, 칩 조립체(604)는 어떤 형식도 가능한 프로세서(606)를 포함한다. 여기서 사용된 바와 같이, "프로세서"는 마이크로프로세서, 마이크로콘트롤러, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 다른 형식의 프로세서 또는 처리 회로와 같은 어떤 형식의 계산 회로를 의미하지만, 이에 제한되지는 않는다.
일 실시예에서, 메모리 디바이스(607)는 칩 조립체(604)에 포함된다. 일 실시예에서, 메모리 디바이스(607)는 전술한 실시예에 따른 NAND 메모리 디바이스를 포함한다.
일 실시예에서, 프로세서 칩이 아닌 추가적인 논리 칩(608)은 칩 조립체(604)에 포함된다. 프로세서 칩이 아닌 논리 칩(608)의 일례는 아날로그-디지털 변환기를 포함한다. 커스텀 회로와 같은 논리 칩(608)상의 다른 회로, 응용 주문형 집적 회로(ASIC) 등도 본 발명의 일 실시예에 포함된다.
정보 처리 시스템(600)도 외부 메모리(611)를 포함하며, 그것은 1개 이상의 하드 드라이브(612), 및/또는 컴팩트 디스크(CD), 플래시 드라이브, 디지털 비디오 디스크(DVD) 등과 같은 제거 가능한 미디어(613)를 처리하는 1개 이상의 드라이브와 같은 특정 응용에 적합한 1개 이상의 메모리 요소를 포함할 수 있다. 전술한 예에서 서술된 바와 같이 제조된 반도체 메모리 다이는 정보 처리 시스템(600)에 포함된다.
정보 처리 시스템(600)은 또한 모니터와 같은 디스플레이 디바이스(609), 스피커 등과 같은 추가적인 주변 부품(610) 및 키보드 및/또는 마우스, 트랙볼, 게임 제어기, 음성-인식 디바이스, 또는 시스템 사용자로 하여금 정보를 정보 처리 시스템(600)에 입력하며 정보 처리 시스템으로부터 정보를 수신할 수 있게 하는 다른 장치를 포함할 수 있는 제어기(614)를 포함한다.
본 발명의 다수의 실시예들이 서술되었지만 상기한 것들이 철저하게 하고자 한 것은 아니다. 특정한 실시예들이 여기서 서술되고 설명되었지만 당 분야의 기술자들은 동일한 목적을 달성하기 위해 다른 장치들이 특정 실시예들을 대체할 수 있음을 인식할 것이다. 이 출원은 본 발명의 어떤 적용 또는 변형예들도 커버하려 한다. 상기 설명이 설명을 위한 것이며 제한적이 아님이 이해될 것이다. 상기 실시예들과 다른 실시예들의 조합은 상기 설명들을 학습함으로써 당 분야의 기술자들에게는 명백할 것이다.

Claims (27)

  1. 메모리 디바이스로서,
    제1 밴드 갭을 갖는 반도체를 포함하는 바디 영역;
    상기 바디 영역의 제1 단부에 연결된 소스 영역과, 상기 바디 영역의 제2 단부에 연결된 드레인 영역;
    각각이 상기 바디 영역으로부터 적어도 각 전하 저장 구조만큼 분리되어 있으며, 상기 바디 영역의 길이를 따르는 복수의 게이트;
    상기 제1 밴드 갭보다 낮은 제2 밴드 갭을 갖는 반도체를 포함하며 상기 소스 영역을 상기 바디 영역에 결합시키는 연결 영역: 및
    상기 바디 영역과 상기 연결 영역에 인접한 소스 선택 게이트를 포함하는 메모리 디바이스.
  2. 제1항에 있어서, 상기 바디 영역은 수직으로 배향되는 것인 메모리 디바이스.
  3. 제1항에 있어서, 상기 바디 영역은 수평으로 배향되는 것인 메모리 디바이스.
  4. 제1항에 있어서, 상기 바디 영역은 상향 단부들로 "U"자 형상을 형성하는 것인 메모리 디바이스.
  5. 제1항에 있어서, 상기 바디 영역은 도핑된 실리콘을 포함하는 것인 메모리 디바이스.
  6. 제5항에 있어서, 상기 바디 영역은 p형 실리콘을 포함하는 것인 메모리 디바이스.
  7. 제1항에 있어서, 상기 연결 영역은 게르마늄, 안티몬화갈륨, 질화인듐, 비화인듐, 황화납, 셀렌화납, 텔루르화납 및 실리콘 게르마늄으로 이루어진 군으로부터 선택된 반도체를 포함하는 것인 메모리 디바이스.
  8. 제1항에 있어서, 상기 연결 영역은 소스 영역에 직접 연결되며 상기 연결 영역은 바디 영역에 직접 연결되는 것인 메모리 디바이스.
  9. 제1항에 있어서, 상기 바디 영역은 실리콘을 포함하며 상기 연결 영역은 실리콘 게르마늄을 포함하는 것인 메모리 디바이스.
  10. 제9항에 있어서, 상기 실리콘 게르마늄 영역은 에피택셜 실리콘 게르마늄을 포함하는 것인 메모리 디바이스.
  11. 제10항에 있어서, 상기 에피택셜 실리콘 게르마늄은 SixGe1-x이며 x는 대략 0.5인 것인 메모리 디바이스.
  12. 제1항에 있어서, 상기 연결 영역은 소스 연결 영역을 포함하며,
    제1 밴드 갭보다 낮은 밴드 갭을 갖는 반도체를 포함하며 상기 드레인 영역을 상기 바디 영역에 결합시키는 드레인 연결 영역; 및
    상기 바디 영역과 상기 드레인 연결 영역에 인접한 드레인 선택 게이트를 더 포함하는 메모리 디바이스.
  13. 제12항에 있어서, 상기 소스 연결 영역과 상기 드레인 연결 영역의 둘 모두는 동일한 재료로 형성되는 것인 메모리 디바이스.
  14. 제12항에 있어서, 상기 드레인 연결 영역은 실리콘 게르마늄을 포함하는 것인 메모리 디바이스.
  15. 제1항에 있어서, 상기 바디 영역을 포함하는 스트링의 부스트 동작(boost operation) 중 상기 바디 영역의 게이트 유도 드레인 누설 전류는 상기 바디 영역을 포함하는 스트링의 소거 동작 중 상기 바디 영역의 게이트 유도 드레인 누설 전류와 비교할 때 낮은 것인 메모리 디바이스.
  16. 제1항에 있어서, 상기 연결 영역은 상기 소스 영역과 상기 바디 영역 사이에 위치하는 것인 메모리 디바이스.
  17. 메모리 디바이스로서,
    메모리 셀 스트링을 포함하되, 상기 메모리 셀 스트링은
    제1 밴드 갭을 갖는 반도체를 포함하며, 제1 상향 단부와 제2 상향 단부를 갖는 바디 영역;
    상기 제1 상향 단부에 연결된 드레인 영역;
    상기 제2 상향 단부에 연결된 소스 영역;
    상기 바디 영역의 길이를 따른 복수의 게이트;
    제1 밴드 갭보다 낮은 제2 밴드 갭을 갖는 반도체를 포함하며 상기 소스 영역을 상기 바디 영역에 결합시키는 연결 영역;
    상기 바디 영역과 상기 연결 영역에 인접한 소스 선택 게이트; 및
    상기 드레인 영역에 연결된 데이터 라인; 및
    상기 소스 영역에 연결된 소스 라인을 포함하는 것인 메모리 디바이스.
  18. 제17항에 있어서, 상기 연결 영역은 실리콘 게르마늄을 포함하는 것인 메모리 디바이스.
  19. 제17항에 있어서, 상기 연결 영역은 SixGe1 -x를 포함하되, x는 대략 0.5인 것인 메모리 디바이스.
  20. 제17항에 있어서, 상기 연결 영역은 에피택셜 SixGe1 -x를 포함하는 것인 메모리 디바이스.
  21. 제17항에 있어서, 상기 바디 영역은 p도핑된 실리콘을 포함하는 것인 메모리 디바이스.
  22. 제17항에 있어서, 상기 소스 영역은 인접한 메모리 셀 스트링을 공유하는 것인 메모리 디바이스.
  23. 제17항에 있어서, 상기 메모리 셀 스트링은 대략 U형상인 것인 메모리 디바이스.
  24. 제17항에 있어서, 상기 게이트의 각각은 인접한 메모리 셀 스트링과 공유하는 것인 메모리 디바이스.
  25. 제17항에 있어서, 상기 게이트의 각각은 상기 바디 영역의 각 교차 섹션을 대략 둘러싸는 것인 메모리 디바이스.
  26. 제17항에 있어서, 상기 바디 영역은 세장형의 바디 영역을 포함하는 것인 메모리 디바이스.
  27. 제17항에 있어서, 상기 게이트의 제1 부분은 제1 인접 메모리 셀 스트링과 공유하며, 상기 게이트의 제2 부분은 제2 인접 메모리 셀 스트링과 공유하는 것인 메모리 디바이스.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120069034A (ko) * 2010-12-20 2012-06-28 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US8750040B2 (en) 2011-01-21 2014-06-10 Micron Technology, Inc. Memory devices having source lines directly coupled to body regions and methods
US8431961B2 (en) 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
US9214235B2 (en) * 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
JP6403558B2 (ja) * 2014-03-28 2018-10-10 大阪瓦斯株式会社 発電装置
US9893076B2 (en) * 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same
US9761599B2 (en) 2015-08-17 2017-09-12 Micron Technology, Inc. Integrated structures containing vertically-stacked memory cells
EP3676873A4 (en) 2017-08-29 2021-05-26 Micron Technology, Inc. DEVICES AND SYSTEMS INCLUDING STRING DRIVERS WITH HIGH GAP MATERIAL AND METHODS OF FORMING
US10608012B2 (en) 2017-08-29 2020-03-31 Micron Technology, Inc. Memory devices including memory cells and related methods
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
CN112956030A (zh) 2018-10-09 2021-06-11 美光科技公司 包含具有增加阈值电压的晶体管的半导体装置及其相关方法与系统
US10832781B2 (en) 2019-02-27 2020-11-10 Samsung Electronics Co., Ltd. Integrated circuit device
JP7316881B2 (ja) 2019-08-29 2023-07-28 株式会社Lixil 障子及び建具

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253437B2 (en) * 1990-12-25 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device having a thin film transistor
JP2845303B2 (ja) * 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
US5581092A (en) * 1993-09-07 1996-12-03 Semiconductor Energy Laboratory Co., Ltd. Gate insulated semiconductor device
JPH08148669A (ja) 1994-11-22 1996-06-07 Sanyo Electric Co Ltd 半導体装置
US6313487B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Vertical channel floating gate transistor having silicon germanium channel layer
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
WO2006027912A1 (en) * 2004-07-30 2006-03-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
TWI416738B (zh) 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
US7554854B2 (en) 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US7646039B2 (en) * 2007-07-31 2010-01-12 International Business Machines Corporation SOI field effect transistor having asymmetric junction leakage
US7936042B2 (en) * 2007-11-13 2011-05-03 International Business Machines Corporation Field effect transistor containing a wide band gap semiconductor material in a drain
EP2120266B1 (en) * 2008-05-13 2015-10-28 Imec Scalable quantum well device and method for manufacturing the same
JP6053250B2 (ja) * 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101502584B1 (ko) * 2008-10-16 2015-03-17 삼성전자주식회사 비휘발성 메모리 장치
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
JP5364342B2 (ja) * 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8213226B2 (en) * 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
KR101527192B1 (ko) * 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
JP5275052B2 (ja) * 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
US8405121B2 (en) * 2009-02-12 2013-03-26 Infineon Technologies Ag Semiconductor devices
JP5397674B2 (ja) 2009-02-19 2014-01-22 東芝ライテック株式会社 ランプ装置および照明器具
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JP5330027B2 (ja) * 2009-02-25 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5104782B2 (ja) 2009-02-25 2012-12-19 富士電機株式会社 薄膜光変換素子の製造装置及び製造方法
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP5259552B2 (ja) * 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP2011198806A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP5072995B2 (ja) * 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
JP5502629B2 (ja) * 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8514620B2 (en) * 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods
US8750040B2 (en) * 2011-01-21 2014-06-10 Micron Technology, Inc. Memory devices having source lines directly coupled to body regions and methods
US8431961B2 (en) 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
KR20120131688A (ko) 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8917557B2 (en) * 2011-12-15 2014-12-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8923048B2 (en) * 2012-04-13 2014-12-30 Sandisk Technologies Inc. 3D non-volatile storage with transistor decoding structure
US9214235B2 (en) * 2013-04-16 2015-12-15 Conversant Intellectual Property Management Inc. U-shaped common-body type cell string
US9240420B2 (en) * 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
US9105468B2 (en) * 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder

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