JP2014504810A - 本体領域のバンドギャップより低いバンドギャップを持つ接続領域を有するメモリ装置 - Google Patents

本体領域のバンドギャップより低いバンドギャップを持つ接続領域を有するメモリ装置 Download PDF

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Abstract

本体領域、および本体領域より低いバンドギャップを持つ半導体から形成された接続領域を有するメモリが示される。接続領域構成は、消去動作中ゲートが引き起こすドレインリークを増加させることが可能である。示された構成は、消去のようなメモリ動作に関して本体領域に確実なバイアス、およびブースト動作中の本体領域内の電荷の含有を提供可能である。
【選択図】図１

Description

この特許出願は、２０１１年２月３日出願の米国特許出願第１３／０２０，３３７号の優先権を主張し、その全体が参照により本明細書に組み込まれる。
より小さく、メモリ容量がより大きい装置を提供するため、メモリ密度を上げることが常に要求される。半導体チップの表面上で横方向にメモリ装置を形成すると、チップの表面積を多く使用する。従来の横方向に形成されるメモリ装置の範疇を越えて、さらにメモリ密度を上げるため、新しい構成でメモリ装置を向上することが必要とされる。
本発明の実施形態によるメモリ装置を示す。 本発明の実施形態による、図１のメモリ装置の部分のブロック図を示す。 本発明の実施形態による、他のメモリ装置を示す。 本発明の実施形態による、図３のメモリ装置の部分のブロック図を示す。読出動作中のメモリ装置を示す。 本発明の実施形態による、消去動作中のゲートが引き起こすドレインのリークのシミュレーションを示す。 本発明の実施形態によるメモリ装置を用いた情報処理システムを示す。
後述の本発明の詳細な記載で、本発明の一部を形成する添付の図を参照し、図では例示の目的で、本発明を実施しうる特定の実施形態を示す。これらの実施形態を、当業者が本発明を実施するのを可能にするのに十分詳細に記載する。他の実施形態を使用してもよく、論理的、電気的、材質的変更などをしてもよい。
本出願で使用する「水平」の語は、基板の方向にかかわらず、ウエハまたはダイのような基板の従来の平面または表面に平行な平面を定義する。「垂直」の語は、前述で定義した水平に垂直の方向をいう。「上」、（「側壁」内のような）「側」、「より高い」、「より低い」、「上方」および「下」のような前置詞は、基板の方向にかかわらず、基板の頂面にある従来の平面または表面に対して定義する。後述の詳細な記載は、従って要旨を限定するととらえるべきではなく、本発明の範囲は、添付の請求項およびそのような請求項が与える全範囲の均等物によってのみ定義される。
図１は、基板１０２上に形成されたメモリ装置１００を示す。電荷記憶層１１２（例えばトンネル誘電体層、ポリシリコン層、および電荷ブロッキング層の組み合わせ、窒化物層、酸化物層、および窒化物層の組み合わせ、または現在公知であろうと将来開発されるのであろうと電荷記憶機能を提供可能な他のあらゆる他の層または層の組み合わせ）が、細長形本体領域１１０を実質的に取り囲み、複数のゲート１１４のそれぞれに対応するそれぞれの電荷構造を形成する（細長形本体領域１１０および電荷記憶層１１２のそれぞれの断面を実質的に取り囲んでもよい）。第１の選択ゲート１２０および第２の選択ゲート１２２が、細長形本体領域１１０をドレイン領域１３２およびソース領域１３０にそれぞれ選択的、電気的に接続するよう示されている。誘電体１０４は、前述のような構成要素の間の空間を埋めることが可能である。
図１は、細長形本体領域１１０が、上方に向いた一対の端部と“Ｕ字”形状を形成する実施形態を示す。他の例の構成（図示せず）は、１つが上方に向いた端部および他方が下方に向いた端部がある直線状で垂直な細長形本体領域１１０を有する。他の例の構成（図示せず）は、両側に端部がある水平な直線状の細長形本体領域１１０を有する。実質的に“Ｕ字”型の構成のような２つの上方に向いた端部の実施形態は、構成要素が構造内の深部で形成される実施形態と比較して、製造中に細長形本体領域１１０の端部におけるいくつかの構成要素をより容易に形成することができる。
１つの例では、細長形本体領域１１０は、ｐ型の半導体材質から形成される。ソース領域１３０およびドレイン領域１３２は、細長形本体領域１１０の第１の端部１１１および第２の端部１１３にそれぞれ接続されて示されている。１つの例では、ソース領域１３０およびドレイン領域は、ｎ＋型のポリシリコンのようなｎ型の半導体材質を有する。動作時には、ソース領域１３０、細長形本体領域１１０、ドレイン領域１３２へと続く経路は選択ゲート１２０、１２２、およびゲート１１４とともにｎｐｎ型トランジスタとしてはたらき、選択ゲート１２０、１２２、およびゲート１１４が、その経路に沿って信号の送信を可能にするよう、または抑制するよう作動する。示される例で、ソース領域１３０、細長形本体領域１１０、ドレイン領域１３２、選択ゲート１２０、１２２、およびゲート１１４は、集合的にメモリセルストリング１０１を形成する。
ソースライン１２６およびビットライン１２８のようなデータラインは、ソース領域１３０およびドレイン領域１３２にそれぞれ接続されて示されている。１つの実施形態では、プラグ１２４を、ビットライン１２８をドレイン領域１３２に接続するのに使用する。よってそのような実施形態で、ドレイン領域１３２は、ビットライン１２８に「間接的に接続される」と表現できる。ソースライン１２６、ビットライン１２８およびプラグ１２４のそれぞれは、アルミニウム、銅、またはタングステンのような金属、または、これらまたは導体金属の合金を有し、それらから成り、または基本的にそれらから成る。本開示で、「金属」の語は、主に導体として作動する金属窒化物、または他の材質をさらに含む。
図２は、図１のメモリセルストリング１０１のブロック図を示す。１つの実施形態では、接続領域１３４はソース領域１３０と本体領域１１０の間に位置付けられ、ソース領域１３０を本体領域１１０に接続するのに使用される。例えば、接続領域１３４を１つの端部でソース領域１３０に、および他の端部で本体領域１１０に直接接続が可能である。１つの実施形態では、接続領域１３４は、本体領域１１０の形成に使用される半導体材質のバンドギャップより低いバンドギャップの半導体材質を含み、本体領域１１０の形成に使用される半導体材質のバンドギャップより低いバンドギャップの半導体材質からなり、または本質的に本体領域１１０の形成に使用される半導体材質のバンドギャップより低いバンドギャップの半導体材質からなる。１つの例では、本体領域は、シリコンを含み、シリコンからなり、または本質的にシリコンからなる。１つの例では、本体領域は、ｐ型のシリコンから形成される。シリコンは、およそ１．１１ｅＶのバンドギャップを有する。
シリコンより低いバンドギャップの接続領域１３４についてのいくつかの材質の例は、ゲルマニウム（およそ０．６７ｅＶ）、アンチモン化ガリウム（およそ０．７ｅＶ）、インジウム窒化物（およそ０．７ｅＶ）、砒化インジウム（およそ０．３６ｅＶ）、硫化鉛（およそ０．３７ｅＶ）、セレン化鉛（およそ０．２７ｅＶ）、テルル化鉛（およそ０．２９ｅＶ）、およびシリコンゲルマニウムを含む。
１つまたは複数の実施形態で、接続領域１３４は、エピタキシャルシリコンゲルマニウムを含み、エピタキシャルシリコンゲルマニウムからなり、または本質的にエピタキシャルシリコンゲルマニウムからなる。シリコンゲルマニウムは、格子整合の良さ、また既存のシリコン処理装置との互換性から、シリコンとともに使用するのに適している。シリコンゲルマニウムはＳｉｘＧｅ１−ｘで表現でき、ｘはそれぞれの構成要素の合金の割合を示す。ｘが変化すると、シリコンゲルマニウムのバンドギャップは変化する。シリコンゲルマニウムのいくつかの合金の組み合わせは、シリコンより低いバンドギャップを示す。１つの例では、シリコンゲルマニウムは、ｘが０．２から０．８の間のＳｉｘＧｅ１−ｘを含む。１つの例では、シリコンゲルマニウムは、ｘが０．４から０．６の間のＳｉｘＧｅ１−ｘを含む。１つの例では、シリコンゲルマニウムは、ｘがおよそ０．５のＳｉｘＧｅ１−ｘを含む。
接続領域１３４が本体領域のバンドギャップより低いバンドギャップを有する実施形態で、接続領域１３４と本体領域１１０の間のインタフェース１３６において、ゲートが引き起こすドレインのリークの増加がありうる。図２の構成のゲートが引き起こすドレインのリークは、本体領域１１０の半導体材質のみがソース選択ゲート１２２に近接して存在する構成と比較して増える。方向１３７のゲートが引き起こすドレインのリークの増加は、本体領域をバイアスする本体領域１１０内へのより確実な電荷の流れをもたらす。大きな電圧差を使用する消去動作のようないくつかのメモリ動作に、確実なバイアス電圧は望ましい。
消去動作に関して選択されないメモリセルストリング１０１内で、非選択ストリング１０１の本体領域１１０を、非選択ストリングの電荷記憶構造の消去を抑制するように、ブースト動作を用いてバイアスしてもよい。ブースト動作で、少なくとも一部で、ゲート１１４上に印加される電圧への本体領域の容量結合を通して、電圧が本体領域１１０に印加される。例えば、本体領域１１０に、ゲート１１４に１０ボルトをかけてもよく、そのバイアス電圧のいくぶんか（例えばおよそ７ボルト）が結合を通して転送される。
ブースト動作を用いて、本体領域１１０内の電荷を保持することが望ましい。結果として、ブースト動作中はゲートが引き起こすドレインリークが低いことが望ましい。図２では、ソース選択ゲート１２２に近接した本体領域１１０の縁部１３８が、シリコン、または接続領域１３４よりバンドギャップが高い他の半導体材質から形成される。ブースト動作中に縁部１３８においてゲートが引き起こす方向１３９のドレインリークは、消去動作中にインタフェース１３６においてゲートが引き起こす方向１３７のドレインリークより低い。
前述のような異なるバンドギャップの材質の構成の使用は、消去動作中の本体領域１１０の確実なバイアス、およびまたブースト動作中の本体領域１１０内の確実な電荷の維持管理ももたらす。
図３は、基板２０２上に形成されたメモリ装置２００を示す。電荷記憶層２１２が細長形本体領域２１０を実質的に取り囲み、複数のゲート２１４のそれぞれに対応するそれぞれの電荷構造を形成する（また、細長形本体領域２１０および電荷記憶層２１２のそれぞれの断面を実質的に取り囲んでもよい）。第１の選択ゲート２２０および第２の選択ゲート２２２は、細長形本体領域２１０をドレイン領域２３２およびソース領域２３０にそれぞれ選択的に接続するよう示されている。誘電体２０４は、前述のような構成要素の間の空間を埋めることが可能である。示された例で、１つのソース領域２３０、細長形本体領域２１０、ドレイン領域２３２、選択ゲート２２０、２２２、およびゲート２１４は、集合的にメモリセルストリング２０１を形成する。
前述の実施形態と同様に、ソースライン２２６およびビットライン２２８は、ソース領域２３０およびドレイン領域２３２にそれぞれ接続されて示されている。１つの実施形態では、プラグ２２４を、ビットライン２２８をドレイン領域２３２に接続するのに使用する。
ソース接続領域１３４が本体領域１１０のソース端部のみにおいて位置付けられた、メモリ装置１００の実施形態が示された図１および図２。図３は、本体領域２１０をソース領域２３０に接続するソース接続領域２３４、および本体領域２１０をドレイン領域２３２に接続するドレイン接続領域２３６を有するメモリ装置２００を示す。図１および図２の構成例の動作と同様に、図３および図４のメモリ装置２００は、方向２４１および２４３に第１のゲートが引き起こすドレインのリーク、および第１のゲートが引き起こすドレインのリークより低く、方向２４２および２４４の第２のゲートが引き起こすドレインのリークを提供する。
選択された実施形態で、ドレイン接続領域２３６の追加がメモリ装置２００をさらに増強し、消去動作中の本体領域２１０の確実なバイアス、および、またブースト動作の本体領域２１０内の確実な電荷維持管理を提供する。メモリ装置２００の実質的に“Ｕ”字型の構成のようなメモリ装置構成で、ドレインに近接した第２の接続領域を形成するのが、単純であり、望ましいかもしれない。ドレインが本体領域の下方に埋められたような他の構成は、ソース領域２３０に近接した接続領域２３４のような単一の接続領域のみを使用しうる。
図５は、ソース選択ゲートがシリコン本体領域に近接しているだけのゲートが引き起こすドレインのリークのシミュレーション線５１０を示す（このシミュレーションについては１．０８ｅＶのバンドギャップを推測する）。線５１２は、ソース選択ゲートがまた０．８８ｅＶのバンドギャップを有するソース接続領域に近接した、前述のような実施形態による構成のゲートが引き起こすドレインのリークを示す。線５１４は、ソース選択ゲートがまた０．６８ｅＶのバンドギャップを有するソース接続領域に近接した、前述のような実施形態による構成のゲートが引き起こすドレインのリークを示す。図から見られるように、シリコンより低いバンドギャップの接続領域を追加することは、例えば消去動作中のゲートが引き起こすドレインのリークが著しく増える状態をもたらす。
コンピュータのような情報処理システムの実施形態が図６に示され、本発明に関する高いレベルの装置の適用の実施形態を示す。図６は、前述のような本発明の実施形態によるメモリ装置を組み込んだ情報処理システム６００のブロック図である。情報処理システム６００は、本発明のデカップリングシステムが使用可能な電子システムの単に１つの実施形態である。他の例は、タブレットコンピュータ、カメラ、パーソナルデータアシスタント（ＰＤＡ）、携帯電話、ＭＰ３プレーヤ、航空機、人工衛星、軍用車両などを含むが、これらに限定されない。
この例で、情報処理システム６００は、システムの種々の構成要素を接続するシステムバス６０２を含むデータ処理システムを有する。システムバス６０２は情報処理システム６００の種々の構成要素間の通信リンクを提供し、シングルバスとして、バスの組み合わせとして、またはあらゆる他の適切な方法で実行してもよい。
チップアセンブリ６０４が、システムバス６０２に接続される。チップアセンブリ６０４は、あらゆる回路、または回路の動作可能に互換性がある組み合わせを有してもよい。１つの実施形態では、チップアセンブリ６０４は、あらゆるタイプでありうるプロセッサ６０６を有する。本明細書での使用では、「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、またはあらゆるタイプのプロセッサまたは処理回路のような、しかしそれらに限定されないあらゆるタイプの計算回路を意味する。
１つの実施形態では、メモリ装置６０７はチップアセンブリ６０４に含まれる。１つの実施形態では、メモリ装置６０７は、前述の実施形態によるＮＡＮＤメモリ装置を有する。
１つの実施形態では、プロセッサチップ以外の付加的なロジックチップ６０８が、チップアセンブリ６０４に含まれる。プロセッサ以外のロジックチップ６０８の例は、アナログ−デジタル変換器を含む。カスタム回路、特定用途内蔵回路（ＡＳＩＣ）、などのようなロジックチップ６０８上の他の回路もまた、本発明の１つの実施形態に含まれる。
情報処理システム６００はまた外部メモリ６１１を有してもよく、外部メモリ６１１は、
１つまたは複数のハードドライブ６１２、および／またはコンパクトディスク（ＣＤ）、フラッシュドライブ、デジタルビデオディスク（ＤＶＤ）、などのような着脱可能な媒体６１３を処理する１つまたは複数のドライブのような、特定のアプリケーションに適切な１つまたは複数のメモリ構成要素を含むことが可能である。前述の例で記載のように構成された半導体メモリダイが、情報処理システム６００に含まれる。
情報処理システム６００はまた、モニタのようなディスプレイ装置６０９、スピーカなどのような付加的な周辺構成装置６１０、マウス、トラックボール、ゲームコントローラ、音声認識装置を含みうるキーボードおよび／またはコントローラ６１４、またはシステムのユーザが情報処理システム６００に情報を入力、および情報処理システム６００からの情報を受信するのを可能にするあらゆる他の装置も有してもよい。
いくつかの本発明の実施形態を記載したが、前述の記載は網羅を意図したものではない。特定の実施形態を本明細書に示し記載したが、当業者は同一の目的を達成するよう考えられたあらゆる取り合わせを、示された特定の実施形態と置き換えてもよいことを理解するであろう。本出願は、本発明のあらゆる適応または変形に及ぶことを意図する。前述の記載は一例であり、制限するものではないことを理解すべきである。前述の実施形態の組み合わせ、および他の実施形態は、前述の記載を研究して当業者に明らかであろう。

Claims (27)

  1. 第１のバンドギャップを持つ半導体を有する本体領域と、
    前記本体領域の第１の端部に接続されたソース領域、および、前記本体領域の第１の端部に接続されたドレイン領域と、
    複数のゲートのそれぞれが、少なくともそれぞれの電荷記憶構造により前記本体領域から分離される、前記本体領域の長さに沿った複数のゲートと、
    第２のバンドギャップを持つ半導体を有し、前記第２のバンドギャップは前記第１のバンドギャップより低く、接続領域が前記ソース領域を前記本体領域に接続する接続領域と、
    前記本体領域および前記接続領域に近接したソース選択ゲートと、を備える、
    メモリ装置。
  2. 前記本体領域が垂直方向に方向付けられる、請求項１に記載のメモリ装置。
  3. 前記本体領域が水平方向に方向付けられる、請求項１に記載のメモリ装置。
  4. 前記本体領域が、上方に向いた端部とともに“Ｕ”字型を形成する、請求項１に記載のメモリ装置。
  5. 前記本体領域がドープされたシリコンを含む、請求項１に記載のメモリ装置。
  6. 前記本体領域がｐ型のシリコンを含む、請求項５に記載のメモリ装置。
  7. 前記接続領域が、
    ゲルマニウム、アンチモン化ガリウム、インジウム窒化物、砒化インジウム、硫化鉛、セレン化鉛、テルル化鉛およびシリコンゲルマニウムからなる群から選択される半導体を含む、請求項１に記載のメモリ装置。
  8. 前記接続領域が前記ソース領域に直接接続され、かつ前記接続領域が前記本体領域に直接接続される、請求項１に記載のメモリ装置。
  9. 前記本体領域がシリコンを含み、前記接続領域がシリコンゲルマニウムを含む、請求項１に記載のメモリ装置。
  10. 前記シリコンゲルマニウム領域がエピタキシャルシリコンゲルマニウムを含む、請求項９に記載のメモリ装置。
  11. 前記エピタキシャルシリコンゲルマニウムがＳｉｘＧｅ１−ｘであり、ｘがおよそ０．５である、請求項１０に記載のメモリ装置。
  12. 前記接続領域がソース接続領域を備え、
    前記第１のバンドギャップより低いバンドギャップを持つ半導体を有し、前記ドレイン領域を前記本体領域に接続するドレイン接続領域と、
    前記本体領域および前記ドレイン接続領域に近接したドレイン選択ゲートと、をさらに備える、
    請求項１に記載のメモリ装置。
  13. 前記ソース接続領域および前記ドレイン接続領域の両方が、同一の材質で形成される、請求項１２に記載のメモリ装置。
  14. 前記ドレイン接続領域がシリコンゲルマニウムを含む、請求項１２に記載のメモリ装置。
  15. 前記本体領域を含むストリングのブースト動作中の前記本体領域内のゲートが引き起こすドレインリーク電流が、前記本体領域を含む前記ストリングの消去動作中の前記本体領域内のゲートが引き起こすドレインリーク電流と比較して低い、請求項１に記載のメモリ装置。
  16. 前記接続領域が、前記ソース領域と前記本体領域の間に位置付けられる、請求項１に記載のメモリ装置。
  17. 第１のバンドギャップを持つ半導体を有し、第１の上方に向いた端部および第２の上方に向いた端部を有する本体領域と、
    前記第１の上方に向いた端部に接続されたドレイン領域と、
    前記第２の上方に向いた端部に接続されたソース領域と、
    前記本体領域の長さに沿った複数のゲートと、
    第２のバンドギャップを持つ半導体を有し、前記第２のバンドギャップは前記第１のバンドギャップより低く、接続領域が前記ソース領域を前記本体領域に接続する接続領域と、
    前記本体領域および前記接続領域に近接したソース選択ゲートと、を含む、
    メモリセルストリングと、
    前記ドレイン領域に接続されたデータラインと、
    前記ソース領域に接続されたソースラインと、を備える、
    メモリ装置。
  18. 前記接続領域がシリコンゲルマニウムを含む、請求項１７に記載のメモリ装置。
  19. 前記接続領域がＳｉｘＧｅ１−ｘを含み、ｘがおよそ０．５である、請求項１７に記載のメモリ装置。
  20. 前記接続領域がエピタキシャルＳｉｘＧｅ１−ｘを含む、請求項１７に記載のメモリ装置。
  21. 前記本体領域がｐ型ドープされたシリコンを含む、請求項１７に記載のメモリ装置。
  22. 前記ソース領域が、近接したメモリセルストリングと共用される、請求項１７に記載のメモリ装置。
  23. 前記メモリセルストリングが、実質的にＵ字型を形成する、請求項１７に記載のメモリ装置。
  24. 前記ゲートのそれぞれが、近接したメモリセルストリングと共用される、請求項１７に記載のメモリ装置。
  25. 前記ゲートのそれぞれが、前記本体領域のそれぞれの断面を実質的に取り囲む、請求項１７に記載のメモリ装置。
  26. 前記本体領域が細長形本体領域を有する、請求項１７に記載のメモリ装置。
  27. 前記ゲートの第１の部分が、第１の近接したメモリセルストリングと共用され、前記ゲートの第２の部分が、第２の近接したメモリセルストリングと共用される、請求項１７に記載のメモリ装置。
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