TWI475647B - 具有包含ｐ型主體之選擇閘極之記憶體裝置，具有分開源極線之記憶體串及方法 - Google Patents

具有包含ｐ型主體之選擇閘極之記憶體裝置，具有分開源極線之記憶體串及方法 Download PDF

Info

Publication number
TWI475647B
TWI475647B TW100143796A TW100143796A TWI475647B TW I475647 B TWI475647 B TW I475647B TW 100143796 A TW100143796 A TW 100143796A TW 100143796 A TW100143796 A TW 100143796A TW I475647 B TWI475647 B TW I475647B
Authority
TW
Taiwan
Prior art keywords
region
memory device
source
type
drain
Prior art date
Application number
TW100143796A
Other languages
English (en)
Other versions
TW201234530A (en
Inventor
Akira Goda
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW201234530A publication Critical patent/TW201234530A/zh
Application granted granted Critical
Publication of TWI475647B publication Critical patent/TWI475647B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Description

具有包含P型主體之選擇閘極之記憶體裝置，具有分開源極線之記憶體串及方法
總是需要較高記憶體密度以提供具有較高記憶體容量之較小裝置。將記憶體裝置橫向地形成於一半導體晶片之一表面上使用大量芯片有效面積。需要具有新組態之改良記憶體裝置以除傳統的橫向形成記憶體裝置外亦進一步增加記憶體密度。
在本發明之下述詳細說明中，參照其中形成本發明之一部分且其中以圖解圖說之方式展示可實施本發明之特定實施例之附圖。充分詳細地描述此等實施例以使熟習此項技術者能夠實施本發明。可利用其他實施例且可進行邏輯、電、材料改變等。
此申請案中所使用之術語「水平」係定義為平行於一基板(諸如一晶圓或晶粒)之習用平面或表面之一平面，而無論該基板之定向如何。術語「垂直」係指正交於如上文界定之水平線之一方向。諸如「在…上」、「側」(諸如在「側壁」中)、「高於」、「低於」、「在…上方」及「在…下方」係相對於在基板頂表面上之習用平面或表面界定，而無論該基板之定向如何。因此，下列詳細說明不應以一限制意義考量，且本發明之範疇僅由隨附申請專利範圍與此等申請專利範圍所授權之等效物之完全範疇一起界定。
一(或多個)電荷儲存層112(例如，一隧穿介電層、一多晶矽層及一電荷阻塞層之一組合；氧化物層、氮化物層及氧化物層之一組合；或可提供當前已知或將來開發之一電荷儲存功能之其他任何其他層或層的組合)實質上圍繞一伸長主體區110以形成對應於複數個記憶體單元閘極114中之每一者(其亦可實質上圍繞伸長主體區110及電荷儲存層112之各別剖面)之一各別電荷結構。一第一選擇閘極120及一第二選擇閘極122係展示為將伸長主體區110分別選擇性地電耦合至汲極區132及一源極區130。一電介質104可填充組件(諸如上文所述之彼等組件)之間的空間。
圖1A展示一記憶體裝置100之一實施例，其中伸長主體區110形成具有一對面向上的末端111、113之一「U」形。另一實例性組態(未展示)包含具有一個末端面向上及另一末端面朝下之一線性垂直伸長主體區110。另一實例性組態(未展示)包含具有末端在任一側上之一水平線性伸長主體區110。與其中組件在結構中形成得較深之實施例相比，具有兩個面向上的末端111、113之實施例(諸如實質上「U」形組態)使得在製造期間某些組件在伸長主體區110之末端處更易於形成。
在一個實例中，伸長主體區110包括n型半導體材料，諸如n型多晶矽。一源極區130及一汲極區132係展示為分別耦合至伸長主體區110之一第一末端111及一第二末端113。在一個實例中，源極區130及汲極區包括p型半導體材料，諸如p-多晶矽。在操作中，源極區130至伸長主體區110、至汲極區132之通路充當一p-n-p電晶體，其中選擇閘極120、122及記憶體單元閘極114操作以允許或抑制沿該路之信號傳輸。在所展示實例中，源極區130、伸長主體區110、汲極區132、選擇閘極120、122及記憶體單元閘極114共同地形成一記憶體單元串101。圖1A進一步展示每一記憶體單元串101具有一分開汲極選擇閘極120，而一源極選擇閘極122在毗鄰記憶體單元串101之間共用。
一源極線126及一資料線(諸如位元線128)展示為分別耦合至源極區130及汲極區132。在一項實施例中，一插塞124用於將位元線128耦合至汲極區132。源極線126、位元線128及插塞124中之每一者可包括諸如鋁、銅或鎢之金屬或此等或其他導體金屬之合金、由其組成或大致由其組成。在本揭示內容中，術語「金屬」進一步包含金屬氮化物或主要作為導體操作之其他材料。
一p-n-p電晶體之組態在一源極介面111處提供一p-n接面。此組態允許電荷更容易地自源極線126流動通過源極區130、至伸長主體區110中。相比而言，一n-p-n電晶體組態中之一主體區通常作為一浮動主體操作，或依賴於接面斷裂以將一電荷放置於主體區上。藉由使用本揭示內容之此一組態，伸長主體區110具有被加偏壓之能力，且較少作為一浮動主體元件操作。伸長主體區110之偏壓可提供用於可靠的記憶體操作，諸如(特定而言)一抹除操作。
圖1B展示來自圖1A之記憶體單元串101之一方塊圖。在一項實施例中，一連接區131位於源極線126與源極區130之間且用於將源極線耦合至該源極區。在一項實施例中，連接區131包括一p+摻雜區且在源極線126與源極區130之間形成一歐姆接觸，以便源極線126歐姆耦合至源極區130。與一肖特基二極體(Schottky)接觸或其他二極體接觸相比，具有一歐姆接觸之組態可提供用於源極線126與源極區130之間的更可靠電荷傳送。在一個實例中，連接區131包括p+摻雜多晶矽。在所選組態中，不使用一或多個連接區131、133，以減少形成記憶體裝置100之處理操作之數目。
在一項實施例中，一第二連接區133位於插塞124(耦合至位元線128)與汲極區132之間，且用於將汲極區132耦合至位元線128。類似於連接區131，在一項實施例中，連接區133包括一p+摻雜區且在插塞124與汲極區132之間形成一歐姆接觸，以便位元線128歐姆耦合至汲極區132。在一項實例中，連接區133包括p+摻雜多晶矽。
圖2A、圖2B及圖2C圖解說明來自圖1A及圖1B之記憶體裝置100之一實例性程式化操作。在記憶體裝置100中展示一選定記憶體單元串101及一未選(抑制)記憶體單元串103。來自複數個記憶體單元閘極114之一選定閘極140係展示為正被程式化。
圖2B展示來自圖2A之選定記憶體單元串101之一方塊圖。在選定記憶體單元串101中，將汲極選擇閘極120加偏壓至(舉例而言)大約3伏特。將源極選定閘極122加偏壓至(舉例而言)大約0伏特。將耦合至選定記憶體單元串101之位元線128及源極線126兩者皆加偏壓至(舉例而言)大約0伏特。將未被程式化之複數個記憶體單元閘極114加偏壓至(舉例而言)大約10伏特，且將選定閘極140加偏壓至(舉例而言)大約20伏特之一程式化電壓。主體區110與選定閘極140之間的電位差(例如，0伏特至20伏特)用於將電荷程式化至毗鄰於記憶體單元串101中之選定閘極140之電荷儲存結構中。
圖2C展示來自圖2A之一毗鄰未選記憶體單元串103之一方塊圖。在未選記憶體單元串103中，將汲極選擇閘極120加偏壓至(舉例而言)大約0伏特。將耦合至未選記憶體單元串103之源極線126加偏壓至(舉例而言)大約2伏特。相應地，在將未被程式化之複數個記憶體單元閘極114加偏壓至(舉例而言)大約10伏特時，主體區110向上耦合(例如，升壓)至大約10伏特。在一替代實施例中，可將源極線126直接加偏壓至(舉例而言)10伏特。主體區110與未選記憶體單元串103中之選定閘極140之間的較低電位差(例如，10伏特至20伏特)抑制對應於未選記憶體單元串103中之選定閘極140之電荷儲存結構之程式化。
為抑制程式化與選定串101一起共用(亦即，亦耦合至)一源極線126及選定閘極120、122之一串(未展示)，將耦合至彼串之位元線加偏壓至(舉例而言)大約2伏特。此允許將彼串之主體區向上升壓至(舉例而言)大約10伏特，而無論汲極選擇閘極或源極線偏壓如何。將主體區向上升壓至大約10伏特應抑制對應於此一串中之選定閘極140之一電荷儲存結構之程式化。
圖3A及圖3B圖解說明來自圖1A及圖1B之記憶體裝置100之一實例性抹除操作。圖3B展示來自圖3A之記憶體單元串101之一方塊圖。在記憶體單元串101中，可使選擇閘極120、122浮動或將其加偏壓至(舉例而言)大約20伏特。亦可使耦合至選定串101之一位元線128浮動或將其加偏壓至(舉例而言)大約20伏特。將耦合至選定串之源極線126加偏壓至一抹除電壓，諸如大約20伏特，該抹除電壓將主體區110向上加偏壓至大約20伏特。另一選擇係，諸如在不具有連接區131、133之一實施例中，可將選擇閘極120、122加偏壓至一較高電壓，以便藉由與向上加偏壓相反地接通選擇閘極來將抹除電壓傳送至主體區110。將該複數個記憶體單元閘極114加偏壓至(舉例而言)大約0伏特。主體區110與記憶體單元閘極114之間的電位差(20伏特至0伏特)用於自毗鄰於記憶體單元串101中之記憶體單元閘極114之電荷儲存結構抹除電荷。
圖4A、圖4B及圖4C圖解說明來自圖1A及圖1B之記憶體裝置100之一實例性讀取操作。在記憶體裝置100中展示一選定記憶體單元串101及一未選(解除選定)記憶體單元串103。對應於來自複數個記憶體單元閘極114之一選定閘極140之一電荷儲存結構係展示為正被讀取。
圖4B展示來自圖4A之選定記憶體單元串101之一方塊圖。在選定記憶體單元串101中，將汲極選擇閘極120加偏壓至(舉例而言)大約5伏特。將源極選擇閘極130加偏壓至(舉例而言)大約5伏特。將耦合至選定串101之一位元線128預充電至(舉例而言)大約1伏特，且將耦合至選定串101之一源極線126加偏壓至(舉例而言)大約0伏特。將未被讀取之複數個記憶體單元閘極114加偏壓至一(或多個)通過電壓，舉例而言，大約5伏特，而將選定閘極140加偏壓至一讀取電壓(其值可相依於正被讀取之特定狀態)。記憶體單元閘極114上之通過電壓允許電荷穿過主體區110，且僅檢查對應於選定閘極140之電荷儲存結構之邏輯狀態(例如，一0、1或其他狀態)。毗鄰於選定閘極140之主體區110之部分可相依於彼特定單元之臨限電壓而係導電(累積)或非導電(完全空乏)的。
圖4C展示來自圖4A之一毗鄰未選記憶體單元串103之一方塊圖。在未選記憶體單元串103中，將汲極選擇閘極132加偏壓至(舉例而言)大約0伏特(關斷彼閘極)且將源極選擇閘極130加偏壓至(舉例而言)大約5伏特。將耦合至未選記憶體單元串103之源極線126加偏壓至(舉例而言)大約1伏特。由於源極偏壓實質上等於位元線偏壓，因此實質上無電流在未選串103中流動。
為抑制讀取與選定串101一起共用(亦即，亦耦合至)一源極線126及選擇閘極120、122之一串(未展示)，將耦合至彼串之位元線加偏壓至(例如，加偏壓有或放電至)(舉例而言)大約0伏特。在此一情形中，由於位元線偏壓實質上等於源極偏壓，因此此一串中實質上無電流流動。
根據本發明之一實施例，在下文表1中展示一實例性偏壓表。
根據本發明之一實施例，在下文表2中展示另一實例性偏壓表。在一項實施例中，表2中之偏壓表用於不具有p+接觸區之實施例，諸如上文實施例中闡述之131及133。
根據本發明之一實施例，在下文表3中展示用於程式化之另一實例性偏壓表。
在圖5中包含諸如一電腦之一資訊處置系統之一實施例以展示本發明之一高階裝置應用之一實施例。圖5係根據如上文所述之本發明之實施例併入一記憶體裝置之一資訊處置系統500之一方塊圖。資訊處置系統500僅係其中可使用本發明之解除耦合系統之一電子系統之一項實施例。其他實例包含但不限於桌上型電腦、相機、個人資料助理(PDA)、蜂巢式電話、MP3播放器、飛行器、衛星、軍用車輛等。
在此實例中，資訊處置系統500包括一資料處理系統，其包含用以耦合該系統之各個組件之一系統匯流排502。系統匯流排502提供資訊處置系統500之該等各個組件之間的通信鏈路且可實施為一單個匯流排、一匯流排組合或以任一其他合適方式實施。
晶片總成504耦合至系統匯流排502。晶片總成504可包含任何電路或電路之操作相容組合。在一項實施例中，晶片總成504包含可係任一類型之一處理器506。如本文中所使用，「處理器」意指任一類型之計算電路，例如但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器(DSP)或任一其他類型之處理器或處理電路。
在一項實施例中，一記憶體裝置507包含於晶片總成504中。在一項實施例中，記憶體裝置507包含根據上述實施例之一NAND記憶體裝置。
在一項實施例中，在晶片總成504中包含除處理器晶片外的額外邏輯晶片508。除一處理器外的一邏輯晶片508之一實例包含一類比轉數位轉換器。邏輯晶片508上之諸如定製電路、一專用積體電路(ASIC)等之其他電路亦包含於本發明之一項實施例中。
資訊處置系統500亦可包含一外部記憶體511，該外部記憶體又可包含適合於特定應用之一或多個記憶體元件，諸如一或多個硬碟機512及/或處置可抽換媒體513(諸如壓縮磁碟(CD)、快閃磁碟機、數位視訊磁碟(DVD)及諸如此類)之一個或多個磁碟機。如上文實例中所闡述而構造之一半導體記憶體晶粒包含於資訊處置系統500中。
資訊處置系統500亦可包含一顯示裝置509(例如一監視器)、額外周邊組件510(例如揚聲器等)及一鍵盤及/或控制器514，其可包含一滑鼠、軌跡球、遊戲控制器、語音識別裝置或允許一系統使用者將資訊輸入至資訊處置系統500及自其接收資訊之任一其他裝置。
儘管闡述本發明之若干實施例，但上述清單並不意欲包羅無遺。雖然本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，任何經計算以達成相同目的之配置皆可替代所顯示之特定實施例。此申請案意欲涵蓋本發明之任何修改或變化。應瞭解，上述說明係用於說明性而非限制性。在研究上文說明後，熟習此項技術者將易知上述實施例及其他實施例之組合。
100．．．記憶體裝置
101．．．記憶體單元串
103．．．記憶體單元串
104．．．電介質
110．．．伸長主體區
111．．．末端
112．．．電荷儲存層
113．．．末端
114．．．記憶體單元閘極
120．．．選擇閘極
122．．．選擇閘極
124．．．插塞
126．．．源極線
128．．．位元線
130．．．源極區
131．．．連接區
132．．．汲極區
133．．．連接區
140．．．閘極
500．．．資訊處置系統
502．．．系統匯流排
504．．．晶片總成
506．．．處理器
507．．．記憶體裝置
508．．．邏輯晶片
509．．．顯示裝置
510．．．額外周邊組件
511．．．外部記憶體
512．．．硬碟機
513．．．可抽換媒體
514．．．鍵盤/控制器
圖1A展示根據本發明之一實施例之一記憶體裝置。
圖1B展示根據本發明之一實施例來自圖1A之記憶體裝置之一部分之一方塊圖。
圖2A展示根據本發明之一實施例在一程式化操作期間之一記憶體裝置。
圖2B展示根據本發明之一實施例針對一選定記憶體單元串來自圖2A之記憶體裝置之一部分之一方塊圖。
圖2C展示根據本發明之一實施例針對一未選記憶體單元串來自圖2A之記憶體裝置之一部分之一方塊圖。
圖3A展示根據本發明之一實施例在一抹除操作期間之一記憶體裝置。
圖3B展示根據本發明之一實施例來自圖3A之記憶體裝置之一部分之一方塊圖。
圖4A展示根據本發明之一實施例在一讀取操作期間之一記憶體裝置。
圖4B展示根據本發明之一實施例針對一選定記憶體單元串來自圖4A之記憶體裝置之一部分之一方塊圖。
圖4C展示根據本發明之一實施例針對一未選記憶體單元串來自圖4A之記憶體裝置之一部分之一方塊圖。
圖5顯示根據本發明之一實施例使用一記憶體裝置之一資訊處置系統。
100．．．記憶體裝置
101．．．記憶體單元串
104．．．電介質
110．．．伸長主體區
111．．．末端
112．．．電荷儲存層
113．．．末端
114．．．記憶體單元閘極
120．．．選擇閘極
122．．．選擇閘極
124．．．插塞
126．．．源極線
128．．．位元線
130．．．源極區
131．．．連接區
132．．．汲極區
133．．．連接區

Claims (18)

  1. 一種記憶體裝置，其包括：一伸長n型主體區；耦合至該主體區之一第一末端之一p型源極區，及耦合至該主體區之一第二末端之一p型汲極區；沿該伸長n型主體區之一長度之複數個記憶體單元閘極，該複數個記憶體單元閘極中之每一者藉由至少一各別電荷儲存結構而與該伸長n型主體區分開；毗鄰於該汲極區之一汲極選擇閘極，其中該p型汲極區包括該汲極選擇閘極之一主體；及毗鄰於該源極區之一源極選擇閘極，其中該p型源極區包括該源極選擇閘極之一主體。
  2. 如請求項1之記憶體裝置，其中該伸長n型主體區係垂直定向的。
  3. 如請求項1之記憶體裝置，其中該伸長n型主體區係水平定向的。
  4. 如請求項1之記憶體裝置，其中該伸長n型主體區形成一「U」形狀。
  5. 如請求項1之記憶體裝置，其進一步包含歐姆耦合至該源極區之一源極線。
  6. 如請求項1之記憶體裝置，其進一步包含一源極線及位於該源極區與該源極線之間的一p+連接區。
  7. 如請求項1之記憶體裝置，其進一步包含直接耦合至該源極區之一源極線。
  8. 如請求項1之記憶體裝置，其進一步包含歐姆耦合至該汲極區之一資料線。
  9. 如請求項1之記憶體裝置，其進一步包含一資料線、直接耦合至該資料線之一插塞及位於該汲極區與該插塞之間的一p+連接區。
  10. 如請求項1之記憶體裝置，其進一步包含一資料線及一插塞，該插塞直接耦合至該資料線且直接耦合至該汲極區。
  11. 一種記憶體裝置，其包括：一伸長n型主體區；耦合至該主體區之一第一末端之一p型源極區，及耦合至該主體區之一第二末端之一p型汲極區；沿該伸長n型主體區之一長度之複數個記憶體單元閘極，該複數個記憶體單元閘極中之每一者藉由至少一各別電荷儲存結構而與該伸長n型主體區分開；歐姆耦合至該源極區之一源極線；及歐姆耦合至該汲極區之一資料線。
  12. 如請求項11之記憶體裝置，其中該伸長n型主體區包括n-多晶矽。
  13. 如請求項12之記憶體裝置，其中該p型源極區包括p-多晶矽。
  14. 如請求項13之記憶體裝置，其中該p型汲極區包括p-多晶矽。
  15. 如請求項11之記憶體裝置，其中該源極線包括金屬。
  16. 如請求項11之記憶體裝置，其中該源極線包括n+多晶矽。
  17. 如請求項11之記憶體裝置，其進一步包含在該源極線與該源極區之間的一p+區。
  18. 如請求項17之記憶體裝置，其進一步包含在該資料線與該汲極區之間的一p+區。
TW100143796A 2010-11-29 2011-11-29 具有包含ｐ型主體之選擇閘極之記憶體裝置，具有分開源極線之記憶體串及方法 TWI475647B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/955,448 US8514620B2 (en) 2010-11-29 2010-11-29 Memory devices having select gates with P type bodies, memory strings having separate source lines and methods

Publications (2)

Publication Number Publication Date
TW201234530A TW201234530A (en) 2012-08-16
TWI475647B true TWI475647B (zh) 2015-03-01

Family

ID=46126581

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100143796A TWI475647B (zh) 2010-11-29 2011-11-29 具有包含ｐ型主體之選擇閘極之記憶體裝置，具有分開源極線之記憶體串及方法

Country Status (3)

Country Link
US (4) US8514620B2 (zh)
TW (1) TWI475647B (zh)
WO (1) WO2012075024A2 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514620B2 (en) 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods
US8750040B2 (en) 2011-01-21 2014-06-10 Micron Technology, Inc. Memory devices having source lines directly coupled to body regions and methods
US8431961B2 (en) 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
US8742481B2 (en) * 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
US9251907B2 (en) 2012-04-03 2016-02-02 Micron Technology, Inc. Memory devices and methods of operating memory devices including applying a potential to a source and a select gate between the source and a string of memory cells while performing a program operation on a memory cell in the string
US9721671B2 (en) 2015-09-10 2017-08-01 Sandisk Technologies Llc Memory device which performs verify operations using different sense node pre-charge voltages and a common discharge period
CN107731846B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 提高沟道通孔均一性的三维存储器形成方法
WO2021016791A1 (zh) * 2019-07-29 2021-02-04 中国科学院微电子研究所 存储单元及其制作方法及三维存储器
US11081162B1 (en) 2020-02-24 2021-08-03 Sandisk Technologies Llc Source side precharge and boosting improvement for reverse order program
JP2021150415A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100072538A1 (en) * 2008-09-25 2010-03-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20100118610A1 (en) * 2008-11-13 2010-05-13 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20100159657A1 (en) * 2005-12-28 2010-06-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20100267190A1 (en) * 2007-11-30 2010-10-21 Hideki Hakuma Laminated structure for cis based solar cell, and integrated structure and manufacturing method for cis based thin-film solar cell

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
KR960002006B1 (ko) 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US5581504A (en) * 1995-11-14 1996-12-03 Programmable Microelectronics Corp. Non-volatile electrically erasable memory with PMOS transistor NAND gate structure
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US6278964B1 (en) 1998-05-29 2001-08-21 Matsushita Electric Industrial Co., Ltd. Hot carrier effect simulation for integrated circuits
FR2829280B1 (fr) * 2001-09-05 2004-09-24 St Microelectronics Sa Dispositif de memoire claquable et procede de claquage d'une telle memoire
US6828689B2 (en) 2002-07-08 2004-12-07 Vi Ci Civ Semiconductor latches and SRAM devices
KR100657910B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법
US7701780B2 (en) * 2007-05-31 2010-04-20 Micron Technology, Inc. Non-volatile memory cell healing
US7916543B2 (en) * 2007-10-22 2011-03-29 Micron Technology, Inc. Memory cell operation
US7768838B2 (en) * 2007-10-30 2010-08-03 Micron Technology, Inc. Operating memory cells
KR101478149B1 (ko) * 2008-10-20 2015-01-05 삼성전자주식회사 더미 트랜지스터를 갖는 플래시 메모리 장치
JP5383241B2 (ja) 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8514620B2 (en) 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100159657A1 (en) * 2005-12-28 2010-06-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
US20100267190A1 (en) * 2007-11-30 2010-10-21 Hideki Hakuma Laminated structure for cis based solar cell, and integrated structure and manufacturing method for cis based thin-film solar cell
US20100072538A1 (en) * 2008-09-25 2010-03-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20100118610A1 (en) * 2008-11-13 2010-05-13 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
US10090310B2 (en) 2018-10-02
US20140347934A1 (en) 2014-11-27
US20120134215A1 (en) 2012-05-31
US20130215690A1 (en) 2013-08-22
US20140133239A1 (en) 2014-05-15
WO2012075024A3 (en) 2013-04-25
US8514620B2 (en) 2013-08-20
WO2012075024A2 (en) 2012-06-07
US8634222B2 (en) 2014-01-21
TW201234530A (en) 2012-08-16
US8804416B2 (en) 2014-08-12

Similar Documents

Publication Publication Date Title
TWI475647B (zh) 具有包含ｐ型主體之選擇閘極之記憶體裝置，具有分開源極線之記憶體串及方法
JP5793576B2 (ja) 本体領域のバンドギャップより低いバンドギャップを持つ接続領域を有するメモリ装置
US11705205B2 (en) Memory devices having source lines directly coupled to body regions and methods
US8243526B2 (en) Depletion mode circuit protection device
US9437608B2 (en) Vertical memory cell string with dielectric in a portion of the body