KR20140034262A - 지지 기판에 접합된 발광 디바이스 - Google Patents

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KR20140034262A
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light emitting
support substrate
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semiconductor light
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KR1020137034940A
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제롬 찬드라 바트
살만 아크람
다니엘 알렉산더 스테이거왈드
Original Assignee
코닌클리케 필립스 엔.브이.
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Publication date
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Abstract

몸체(35), 및 몸체의 전체 두께를 통해 연장된 복수의 비아(48)를 포함하는 지지 기판이, n-형 영역(12) 및 p-형 영역(16) 사이에 개재된 발광 층(14)을 포함하는 반도체 발광 디바이스에 접합된다. 지지 기판은 반도체 발광 디바이스보다 더 넓지 않다.

Description

지지 기판에 접합된 발광 디바이스{LIGHT EMITTING DEVICE BONDED TO A SUPPORT SUBSTRATE}
본 발명은 지지 기판에 접합된(bonded) 반도체 발광 디바이스에 관한 것이다.
발광 다이오드(LED:light emitting diode), 공진 공동 발광 다이오드(RCLED:resonant cavity light emitting diode), 수직 공동 레이저 다이오드(VCSEL:vertical cavity laser diode) 및 에지 발광 레이저를 포함하는 반도체 발광 디바이스는 현재 이용가능한 가장 효율적인 광원 중 하나이다. 가시 스펙트럼 전체에 걸쳐 작동할 수 있는 고휘도 발광 디바이스의 제조에 있어서 현재 관심 있는 재료 시스템은 III-V 족 반도체, 특히 III-질화물(III-nitride) 재료로도 지칭되는, 갈륨, 알루미늄, 인듐 및 질소의 2원, 3원 및 4원 합금을 포함한다. 통상적으로, III-질화물 발광 디바이스는 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy) 또는 다른 에피택셜 기술에 의해 사파이어, 실리콘 카바이드(silicon carbide), III-질화물 또는 다른 적절한 기판 상에 조성 및 도펀트 농도가 상이한 반도체 층들의 적층(stack)을 에피택셜 성장시킴으로써 제조된다. 적층은 종종, 기판 위에 형성되며 예를 들어 Si으로 도핑된 하나 이상의 n-형 층, n-형 층 또는 층들 위에 형성된 활성 영역의 하나 이상의 발광 층, 및 활성 영역 위에 형성되며 예를 들어 Mg로 도핑된 하나 이상의 p-형 층을 포함한다. n- 및 p-형 영역 상에 전기 콘택이 형성된다.
도 10은 서브마운트(114)에 부착된 발광 다이오드 다이(110)를 예시하며, 이는 미국 특허 제US6,876,008호에 더 상세히 설명된다. 서브마운트의 상부 및 하부 표면상의 납땜 가능한(solderable) 표면들 간의 전기 접속부는 서브마운트 내에 형성된다. 납땜 볼(solder ball)(122-1 및 122-2)이 그 위에 배치된, 서브마운트의 상부 상의 납땜 가능한 영역은, 서브마운트 내의 도전성 경로에 의해, 납땜 이음(solder joint)(138)에 부착되는 서브마운트 하부 상의 납땜 가능한 영역에 전기적으로 접속된다. 납땜 이음(138)은 서브마운트 하부 상의 납땜 가능한 영역을 보드(134)에 전기적으로 접속시킨다. 서브마운트(114)는, 예를 들어 수개의 상이한 영역을 갖는 실리콘/유리 복합체 서브마운트일 수 있다. 실리콘 영역(114-2)은 서브마운트의 상부 표면 및 하부 표면 사이에 도전성 경로를 형성하는 금속배선(metalization)(118-1 및 118-2)으로 둘러싸인다. 금속배선(118-1 및 118-2)으로 둘러싸인 실리콘 영역(114-2) 또는 다른 실리콘 영역(114-3)에 ESD 보호 회로와 같은 회로가 형성될 수 있다. 상기 다른 실리콘 영역(114-3)은 또한 다이(110) 또는 보드(134)에 전기적으로 접촉할 수 있다. 유리 영역(114-1)은 실리콘의 상이한 영역을 전기적으로 분리시킨다. 납땜 이음(138)은, 예를 들어 유전체(dielectric) 층 또는 공기일 수 있는 절연 영역(insulating region)(135)에 의해 전기적으로 분리될 수 있다.
도 10에 예시된 디바이스에서, 금속배선(118-1 및 118-2)을 포함하는 서브마운트(114)는 다이(110)가 서브마운트(114)에 부착되기 전에 다이(110)와 별도로 형성된다. 예를 들어, 미국 특허 제US6,876,008호는 다수의 서브마운트용 사이트(site)로 구성된 실리콘 웨이퍼가 상술한 ESD 보호 회로와 같은 임의의 원하는 회로를 포함하도록 성장됨을 설명한다. 종래의 마스킹 및 식각(etching) 단계들에 의해 웨이퍼에 홀이 형성된다. 금속과 같은 도전 층이 웨이퍼 위 및 홀에 형성된다. 이어서, 도전 층을 패터닝할 수 있다. 이어서, 유리 층을 웨이퍼 위 및 홀에 형성한다. 유리 층 및 웨이퍼의 일부를 제거하여 도전 층을 노출시킨다. 이어서, 웨이퍼 밑면 상의 도전 층을 패터닝할 수 있고, 추가 도전 층을 추가하고 패터닝할 수 있다. 일단 웨이퍼의 밑면이 패터닝되면, 상호접속부(interconnects)(122)에 의해 개별 LED 다이(110)들이 서브마운트 상의 도전 영역에 물리적 및 전기적으로 접속될 수 있다. 즉, LED(110)는 개별 다이오드로 다이싱된(diced) 후에 서브마운트(114)에 부착된다.
본 발명의 목적은 지지 기판에 접합된 반도체 발광 디바이스를 제공하는 것이다.
본 발명의 실시형태는 몸체(body), 및 몸체의 전체 두께를 통해 연장된 복수의 비아를 포함하는 지지 기판을 포함한다. n-형 영역 및 p-형 영역 사이에 개재된 발광 층을 포함하는 반도체 발광 디바이스가 지지 기판에 접합된다. 지지 기판은 반도체 발광 디바이스보다 더 넓지 않다.
디바이스 웨이퍼 및 지지 기판이 동시에 다이싱되고, 따라서 지지 기판이 반도체 발광 디바이스보다 더 넓지 않도록, 반도체 발광 디바이스는 웨이퍼-규모 공정에서 지지 기판에 접합될 수 있다. 웨이퍼 규모 공정은 종래에는 다이 규모에서 수행된 일부 가공 단계들이 웨이퍼 규모에서 수행되도록 함으로써 원가를 절감할 수 있다.
도 1은 반도체 발광 디바이스의 웨이퍼의 일부를 예시한다. 2개의 발광 디바이스가 도 1에 예시된다.
도 2는 하나 이상의 금속 층 및 하나 이상의 중합체(polymer) 층을 추가한 후의 도 1의 디바이스 중 하나를 예시한다.
도 3은 금속 접합에 의해 지지 기판에 접합된 디바이스를 예시한다.
도 4는 단일 중합체 층에 의해 지지 기판에 접합된 디바이스를 예시한다.
도 5는 디바이스 및 지지 기판 상에 형성된 유전체 층에 의해 지지 기판에 접합된 디바이스를 예시한다.
도 6은 지지 기판의 몸체에 비아를 형성한 후의 도 3의 구조체를 예시한다.
도 7은 비아 및 패터닝된 금속 및 유전체 층을 형성한 후의 도 4의 구조체를 예시한다.
도 8은 추가의 패터닝된 금속 및 유전체 층을 형성하고 납땜 범프(solder bumps) 및 파장 변환 층을 부착한 후의 도 7의 구조체를 예시한다.
도 9는 n-형 영역의 에지 상에 형성된 반사체를 예시한다.
도 10은 서브마운트 상에 실장된 LED를 포함하는 종래 기술의 디바이스를 예시한다.
본 발명의 실시형태에서, 반도체 발광 디바이스는 웨이퍼 규모 공정에서 마운트에 접합된다. 비록 이하 실시예에서 반도체 발광 디바이스는 청색 또는 UV 광을 방출하는 III-질화물 LED이지만, 레이저 다이오드와 같은 LED 이외의 반도체 발광 디바이스, 및 다른 III-V 재료, III-인화물(III-phosphide), III-비소화물(III-arsenide), II-VI 재료, ZnO 또는 Si계 재료와 같은 다른 재료 시스템으로 제조된 반도체 발광 디바이스를 사용할 수 있다.
도 1은 반도체 발광 디바이스의 웨이퍼의 일부를 예시한다. 2개의 디바이스가 도 1에 예시된다. 도 1에 예시된 구조체를 형성하기 위해, 예를 들어 사파이어, SiC, Si, GaN 또는 복합체 기판과 같은 임의의 적절한 기판(10)일 수 있는 성장 기판 위에 반도체 구조체를 성장시킨다. 반도체 구조체는 n- 및 p-형 영역(12 및 16) 사이에 개재된 발광 또는 활성 영역(14)을 포함한다. n-형 영역(12)이 먼저 성장될 수 있고, 이는 예를 들어, 버퍼 층 또는 핵 형성층과 같은 준비 층, 및/또는 n-형일 수 있거나 의도적으로 도핑되지 않을 수 있고, n- 또는, 심지어는 발광 영역이 효율적으로 광을 방출하기에 바람직한 특정한 광학 또는 전기적 특성을 위해 설계된 p-형 디바이스 층일 수 있는, 성장 기판의 제거를 용이하게 하도록 설계된 층들을 포함하는, 조성 및 도펀트 농도가 상이한 복수의 층들을 포함할 수 있다. 발광 또는 활성 영역(14)을 n-형 영역(12) 위에 성장시킨다. 적절한 발광 영역의 예는 단일의 두껍거나 얇은 발광 층, 또는 배리어 층에 의해 분리된 복수의 얇거나 두꺼운 발광 층을 포함하는 다중 양자 우물 발광 영역(multiple quantum well light emitting region)을 포함한다. 이어서, p-형 영역(16)을 발광 영역(14) 위에 성장시킬 수 있다. n-형 영역(12)과 유사하게, p-형 영역(16)은 의도적으로 도핑되지 않거나 n-형 층인 층들을 포함하는, 조성, 두께 및 도펀트 농도가 상이한 복수의 층들을 포함할 수 있다. 디바이스의 모든 반도체 재료의 총 두께는 일부 실시형태에서 10 ㎛ 미만이며 일부 실시형태에서 6 ㎛ 미만이다. 일부 실시형태에서 p-형 영역을 먼저 성장시킨 다음, 활성 영역을 성장시키고, 이어서 n-형 영역을 형성한다. 일부 실시형태에서, 반도체 재료는 성장 후에 200 ℃와 800 ℃ 사이에서 선택적으로 어닐링될 수 있다.
이어서, p-형 영역(16) 상에 금속 콘택을 형성한다. 도 1의 디바이스에서, p-콘택은 2개의 금속 층(18 및 20)을 포함한다. 금속(18)은 예를 들어 증발 또는 스퍼터링에 의해 퇴적된 다음, 예를 들어 식각 또는 리프트-오프(lift-off)를 포함하는 표준 포토리소그래피 공정에 의해 패터닝될 수 있다. 금속(18)은, 예를 들어 은과 같은 p-형 III-질화물 재료와 오믹 콘택(ohmic contact)을 하게 하는 반사 금속일 수 있다. 금속(18)은 또한 전이 금속(transition metal) 및 은의 다중층 적층일 수 있다. 전이 금속은 예를 들어 니켈일 수 있다. 금속(18)은 두께가 일부 실시형태에서 100 Å와 2000 Å 사이이고, 일부 실시형태에서 500 Å와 1700 Å 사이이며, 일부 실시형태에서 1000 Å와 1600 Å 사이이다. 구조체는 금속(18) 퇴적 후에 선택적으로 2차 어닐링될 수 있다.
선택적인 제2 p-콘택 금속(20)은, 예를 들어 증발 또는 스퍼터링에 의해 p-콘택 금속(18) 위에 퇴적된 다음, 예를 들어 식각 또는 리프트-오프와 같은 표준 포토리소그래피 공정에 의해 패터닝될 수 있다. 금속(20)은, 예를 들어 티타늄 및 텅스텐의 합금과 같은, 은과 최소한으로 반응하는 임의의 전기-도전성 재료일 수 있다. 상기 합금은 부분적으로 또는 전체적으로 질화될 수 있거나 전혀 질화되지 않을 수 있다. 금속(20)은 이와 달리 크롬, 플래티늄(platinum) 또는 실리콘일 수 있거나, 둘러싼 층들에 대한 접착을 위해서 및 금속(18)의 확산을 차단하기 위해서 최적화된 임의의 상기 재료의 다중층 적층일 수 있다. 금속(20)은 두께가 일부 실시형태에서 1000 Å와 10000 Å 사이일 수 있고, 일부 실시형태에서 2000 Å와 8000 Å 사이일 수 있으며, 일부 실시형태에서 2000 Å와 7000 Å 사이일 수 있다.
이어서, 구조체는 표준 포토리소그래피 공정에 의해 패터닝되고, 예를 들어, 반도체 재료를 제거하기 위해 화학 반응성 플라즈마가 사용된 반응성 이온 식각(RIE:reactive ion etching), 또는 유도 결합 플라즈마(ICP:inductively coupled plasma) 식각, 플라즈마가 RF-전력 공급 자기장에 의해 생성된 RIE 공정에 의해 식각된다. 일부 실시형태에서, 패턴은, p-콘택 금속(20)을 패터닝하기 위해 사용된 포토리소그래피 마스크에 의해 결정된다. 이들 실시형태에서, 식각은 단일 공정에서 p-콘택 금속(20)의 식각 이후에 수행될 수 있다. 일부 영역에서, p-형 영역(16)의 전체 두께 및 발광 영역(14)의 전체 두께가 제거되어 n-형 영역(12)의 표면(13)이 드러난다. 이어서, III-질화물 재료가 최종 디바이스의 에지인 지점(200)으로부터 거리(202)만큼 떨어져 설치되도록(set back), 즉, 디바이스들 간의 노출된 기판(10)의 거리가 거리(202)의 두 배가 되도록, n-형 영역(12)을 디바이스들 간의 영역(11)에서 식각 해내어, 성장 기판(10)이 드러난다. 예를 들어, III-질화물 재료는 일부 실시형태에서는 1 ㎛와 50 ㎛ 사이만큼, 일부 실시형태에서는 20 ㎛ 미만만큼, 일부 실시형태에서는 10 ㎛ 미만만큼, 및 일부 실시형태에서는 6 ㎛ 미만만큼 디바이스의 에지로부터 떨어져 설치될 수 있다.
유전체(22)는, 예를 들어 PECVD(plasma-enhanced chemical vapor deposition), CVD(chemical vapor deposition) 또는 증발에 의해 도 1의 구조체 위에 퇴적될 수 있다. 유전체(22)는 n-형 및 p-형 영역에 접속된 금속 콘택을 위한 전기적 분리를 제공한다. 유전체(22)는 표준 포토리소그래피 공정에 의해 패터닝되고 ICP 식각 또는 RIE에 의해 식각되어, 영역(13)의 n-형 영역(12)을 노출시키고 영역(24)의 p-콘택 금속(20)을 노출시킨다. 유전체(22)는 또한 리프트-오프에 의해 패터닝될 수 있다. 유전체(22)는 질화 실리콘(silicon nitride), 산화 실리콘(silicon oxide) 및 산질화 실리콘(silicon oxy-nitride)을 포함하는 임의의 적절한 유전체일 수 있다. 일부 실시형태에서, 유전체(22)는 그 위에 입사하는 광을 반사하도록 최적화된 다중층 유전체 적층이다. 유전체(22)는 두께가 일부 실시형태에서 2 ㎛ 미만일 수 있으며, 일부 실시형태에서 200 Å와 5000 Å 사이일 수 있고, 일부 실시형태에서 500 Å와 3200 Å 사이일 수 있다.
본 출원에 설명된 디바이스가 디바이스의 웨이퍼 상에 형성됨을 예시하기 위해, 도 1에 2개의 디바이스가 도시된다. 간소화를 위해, 비록 도 2, 3, 4, 5, 6, 7 및 8에는 하나의 디바이스만 도시되지만, 상기 도면들에 도시된 구조체가 웨이퍼 전체에 걸쳐 반복됨이 이해될 것이다.
도 2에서, n-형 영역(12)과 접촉하는 영역의 n-콘택(26) 및 추가 p-콘택 층(32)을 형성하는 금속 층(27)이 퇴적되고 패터닝된다. 금속(27)은 알루미늄을 포함하는 임의의 적절한 금속, 또는 알루미늄, 티타늄-텅스텐 합금, 구리 및 금을 포함하는 금속의 다중층 적층일 수 있다. 금속(27)이 다중층 적층인 실시형태에서, 제1 금속(즉, n-형 영역(12)에 인접한 금속)은 GaN에 대해 오믹 콘택을 형성하고 청색 및 백색 광을 반사하도록 선택될 수 있다. 상기 제1층은, 예를 들어 알루미늄일 수 있다. 최종 금속은 마운트에 디바이스를 부착하기 위해 어떤 접합 공정을 사용하더라도 적합한 금속일 수 있다. 예를 들어, 일부 실시형태에서, 접합 공정은 열 압착법(thermocompression bonding)이며 최종 금속은 금이다. 금속(27)은 예를 들어 스퍼터링, 증발, 도금 또는 이들 공정들의 조합을 포함하는 임의의 적절한 공정에 의해 퇴적될 수 있다.
비록 도 2에 예시된 디바이스에서 n-콘택(26)은 n-형 영역(12)의 에지 위에 연장되고 성장 기판(10)에 닿지만, 일부 실시형태에서 n-콘택(26)은 n-콘택(26)이 n-형 영역(12)의 에지를 덮지 않도록 n-형 영역(12)의 에지로부터 떨어져 설치될 수 있다. 상기 실시형태에서, 하기 설명된 중합체 층(28)은 n-콘택(26)에 의해 덮히지 않은 n-형 영역(12)의 일부에 닿도록 더 넓을 수 있다. 일부 실시형태에서, 디바이스의 일부를 도시한 도 9에 예시된 바와 같이, 반사 유전체 재료(70)가 n-형 영역(12)의 에지 주변에 퇴적된다. 반사 유전체 재료(70)는, 예를 들어 유전체(22)와 동시에 형성되거나 별도의 퇴적 및 패터닝 단계에서 형성된 반사 유전체 적층일 수 있다. 임의의 경우에, n-형 영역(12) 및 n-콘택(26) 모두 디바이스의 에지(200)로부터 떨어져 설치된다.
이어서, 하나 이상의 중합체 층이 퇴적 및 패터닝된다. 중합체 층(28)은 인접한 디바이스들 사이에 배치된다. 중합체 층(30)은 n-콘택(26)으로부터 p-콘택(32)을 분리한다. 중합체 층(28 및 30)은 동일한 재료일 수 있으며 비록 그럴 필요는 없지만 동일한 공정에서 퇴적 및 패터닝될 수 있다. 예를 들어, 도 4에 예시된 디바이스에서, 중합체 층(28 및 30) 및 접합 층(42)은 모두 단일 단계에서 퇴적된 동일한 재료일 수 있다. 이 경우, 퇴적된 재료는 패터닝될 필요가 없으며 평탄화가 요구되지 않을 것이다. 일부 실시형태에서, 중합체 층(28 및 30)은 고온에 대해 내성이 있다. 적절한 재료의 예는 벤조-시클로부텐계 중합체(benzo-cyclobutene-based polymers), 폴리이미드계 중합체(polyimide-based polymers) 및 에폭시를 포함한다. 일부 실시형태에서, 중합체 층(28)은 이산화 티타늄( titanium dioxide)과 같은 산란 성분 또는 카본 블랙과 같은 광 흡수 재료로 도핑된다. 중합체 층(28)은 일부 실시형태에서 실리콘일 수 있다. 퇴적된 중합체 층(28 및 30)은, 예를 들어 CMP(chemical-mechanical polishing), 기계적 연마 또는 플라이 커팅(fly-cutting)에 의해 평탄화될 수 있다.
도 2에 예시된 디바이스의 웨이퍼를 도 2에 예시된 배향(orientation)에 대해 뒤집고(flipped) 지지 기판의 웨이퍼에 접합한다. 반도체 발광 디바이스(33)와 지지 기판(34) 간의 적절한 접합의 3가지 예가 도 3, 4 및 5에 예시된다. 도 3, 4 및 5에 예시된 지지 기판(34)은 몸체(35)를 포함한다. 몸체는 일부 실시형태에서 Si, GaAs 또는 Ge일 수 있거나, 임의의 다른 적절한 재료일 수 있다. 일부 실시형태에서, 전자장치가 지지 기판(34)으로 통합될 수 있다. 통합 요소들은, 예를 들어, 정전기 방전 보호용 회로 요소 또는 드라이브 전자장치를 포함할 수 있다. 적절한 통합 요소들의 예는 다이오드, 레지스터(resistor) 및 캐패시터를 포함한다. 통합 요소들은 종래의 반도체 가공 기술에 의해 형성될 수 있다.
도 3에 예시된 구조체에서, 선택적인 유전체(36)를 지지 기판(34) 상에 성장시킨다. 유전체(36)는 몸체(35)의 열 성장시킨 자연 산화물(native oxide)(예를 들어, 실리콘의 산화물), PECVD 또는 CVD에 의해 퇴적된 유전체(예를 들어, 실리콘의 산화물, 질화물 또는 산질화물(oxy-nitride)), 또는 임의의 다른 적절한 유전체일 수 있다. 예를 들어, 열 산화물은 800 ℃ 내지 1200 ℃에서 O2 및/또는 H2O를 포함하는 기체 분위기에서 실리콘을 가열함으로써 성장시킬 수 있다. PECVD 산화물은 실란 및 N2O 또는 O2, 또는 테트라에틸 오르쏘실리케이트(tetraethyl orthosilicate) 및 N2O 또는 O2의 분위기 및 150 ℃ 내지 400 ℃의 온도에서 성장시킬 수 있다. CVD 산화물은 실란 및 N2O 또는 O2, 또는 테트라에틸 오르쏘실리케이트 및 N2O 또는 O2의 분위기 및 300 ℃ 내지 900 ℃의 온도에서 성장시킬 수 있다.
금속(38)은 존재할 경우 유전체(36) 상에, 또는 몸체(35) 상에 퇴적된다. 금속(38)은, 예를 들어, 스퍼터링, 도금, 증발, 이들 기술들의 조합 또는 임의의 다른 적절한 기술에 의해 퇴적된, 구리, 금, 또는 임의의 다른 적절한 금속일 수 있다. 금속(38)은 또한 다중층 금속 적층을 포함할 수 있다. 금속(38)이 다중층 적층인 실시형태에서, 적층의 최종 퇴적 층은 지지 기판(34)에 디바이스(33)를 부착하기 위해서 어떤 접합 기술이 사용되더라도 사용하기에 적합한 금속일 수 있다. 일부 실시형태에서, 접합 기술은 열압착법이며, 최종 퇴적 층은 금일 수 있다. 금속(38)은 예를 들어 가감 공정(additive process or subtractive process)을 통해 패터닝될 수 있다.
유전체(40)가 퇴적 및 패터닝된다. 유전체(40)는 n-형 및 p-형 반도체 층에 전기적으로 접속된 금속 층들 간에 전기적 분리를 제공하며, 따라서 유전체(40)는 중합체 층(30)과 정렬되어야 한다. 유전체(40)는 접합 재료 또는 접착제로 사용하기에 적합한 중합체 또는 다른 유기 재료일 수 있다. 유전체(40)는, 예를 들어 벤조-시클로부텐계 중합체, 폴리이미드계 중합체, 실리콘계 중합체, 에폭시, 재료들의 조합, 임의의 다른 적절한 유기 재료, 또는 무기 유전체일 수 있다. 선택적으로, 지지 기판(34)의 상부 표면(즉, 금속(38) 및 유전체(40)의 상부 표면)은 예를 들어 연마, CMP(chemical-mechanical polishing) 또는 임의의 다른 적절한 공정에 의해 평탄화될 수 있다.
도 4에 예시된 구조체에서, 도 2에 예시된 구조체의 상부 표면(즉, 금속 층(26 및 32) 및 중합체 층(28 및 30)의 상부 표면) 위에 단일 유전체 접합 층(42)이 형성된다. 이와 달리, 유전체(42)는 지지 기판(34)의 몸체(35) 상에 형성될 수 있다. 유전체(42)는 접합 재료 또는 접착제로 사용하기 적합한 중합체 또는 다른 유기 재료일 수 있다. 유전체(42)는 벤조-시클로부텐계 중합체, 폴리이미드계 중합체, 에폭시, 실리콘계 중합체, 또는 임의의 다른 적절한 유기 재료일 수 있다. 유전체(42)는 비록 그럴 필요는 없지만 중합체 층(28 및 30)과 동일한 재료일 수 있다. 유전체(42)는 예를 들어 스핀 코팅에 의해 형성될 수 있고, 예를 들어 CMP(chemical-mechanical polishing), 기계적 연마 또는 플라이 커팅에 의해, 퇴적 후에 평탄화될 수 있다. 유전체(42)가 중합체 층(28 및 30)과 동일한 재료인 실시형태에서, 디바이스는, 예를 들어 CMP(chemical-mechanical polishing)에 의해, 공퇴적(co-deposition) 후에 단일 단계에서 평탄화될 수 있다. 일부 실시형태에서, 유전체(42)의 평탄화는 요구되지 않는다. 유전체(42)의 두께는 금속 층(26 및 32) 위에서 100 Å와 1 ㎛ 사이일 수 있으며, 전체 웨이퍼에 걸쳐 평탄할 수 있다.
도 5에 예시된 디바이스에서, 몸체(35) 및 디바이스(33) 모두의 위에 각각 접합 층(44 및 46)이 형성된다. 디바이스(33) 상에 형성된 접합 층(46)은 예를 들어 PECVD에 의해 저온에서 퇴적된 실리콘의 산화물, 질화 실리콘 또는 산질화 실리콘과 같은 유전체일 수 있다. 예를 들어, PECVD 산화물은 실란 및 N2O 또는 O2, 또는 테트라에틸 오르쏘실리케이트 및 N2O 또는 O2의 분위기 및 150 ℃ 내지 400 ℃의 온도에서 성장시킬 수 있다. 유전체(46)는 두께가 일부 실시형태에서 100 Å과 1 ㎛ 사이일 수 있다. 지지 기판(34) 상에 형성된 접합 층(44)은, 예를 들어 실리콘의 산화물, 질화 실리콘 또는 산질화 실리콘과 같은 유전체일 수 있다. 실리콘의 산화물은 예를 들어 CVD에 의해 고온에서 퇴적되거나 예를 들어 PECVD에 의해 저온에서 퇴적된, 실리콘 지지 기판 상에 열 성장시킨 산화물일 수 있다. 유전체(44)는 두께가 일부 실시형태에서 100 Å과 1 ㎛ 사이일 수 있다. 예를 들어, 열 산화물은 800 ℃ 내지 1200 ℃에서 O2 및/또는 H2O를 포함하는 기체 분위기에서 실리콘을 가열함으로써 성장시킬 수 있다. PECVD 산화물은 실란 및 N2O 또는 O2, 또는 테트라에틸 오르쏘실리케이트 및 N2O 또는 O2의 분위기 및 150 ℃ 내지 400 ℃의 온도에서 퇴적될 수 있다. CVD 산화물은 실란 및 N2O 또는 O2, 또는 테트라에틸 오르쏘실리케이트 및 N2O 또는 O2의 분위기 및 300 ℃ 내지 900 ℃의 온도에서 퇴적될 수 있다.
디바이스(33)의 웨이퍼는, 예를 들어 도 3, 4 및 5에 예시된 접합 구조체 중 하나에 의해 지지 기판(34)의 웨이퍼에 접합된다. 접합은 일부 실시형태에서 50 ℃와 500 ℃ 사이의 온도 및 일부 실시형태에서 100 ℃와 250 ℃ 사이의 온도에서 수행될 수 있다. 접합은 일부 실시형태에서 5 MPa 미만의 인가된 압축 압력(compressive pressure)하에서 수행될 수 있다. 일부 실시형태에서, 지지 기판(34)의 웨이퍼에 접합한 후에, 성장 기판(10)은, 예를 들어 식각 또는 레이저 리프트-오프에 의해 디바이스(33)로부터 제거될 수 있다. 성장 기판(10)이 제거된 실시형태에서, 성장 기판이 없는 디바이스는 통상적으로 지나치게 얇아서 기계적 자기 지지형(self-supporting)이 아니므로, 지지 기판(34)은 디바이스(33)에 기계적 지지를 제공한다. 예를 들어, 기판이 없는 도 2에 예시된 디바이스의 총 두께는 일부 실시형태에서 7 ㎛ 이하이고 일부 실시형태에서 25 ㎛ 이하이다. 성장 기판(10)을 제거함으로써 노출된 반도체 재료는, 예를 들어 광 추출을 증가시키기 위해 광 전기화학(photoelectrochemical) 식각과 같은 임의의 적절한 공정에 의해 패터닝 또는 조면화될 수 있다. 일부 실시형태에서, 성장 기판(10)은 최종 디바이스의 일부로 남는다. 일부 실시형태에서, 성장 기판은, 예를 들어 소잉(sawing) 또는 식각에 의해 성형될 수 있다. 지지 기판(34)의 몸체(35)는 디바이스(33)에 접합하기 전 또는 후에, 일부 실시형태에서는 50 ㎛와 250 ㎛ 사이의 두께까지 및 일부 실시형태에서는 80 ㎛와 120 ㎛ 사이의 두께까지 박화(thinned)될 수 있다. 박화는, 예를 들어 CMP(chemical-mechanical polishing) 또는 그라인딩 및 연마에 의해 수행될 수 있다.
접합 후, 도 6, 7 및 8에 예시된 바와 같이, 지지 기판에 비아가 형성되고 접합된 구조체에 추가 가공을 수행한다. 도 6은 도 3에 예시된 디바이스에 형성된 비아를 예시한다. 도 7 및 8은 도 4에 예시된 디바이스 상에 형성된 비아 및 금속 및 유전체 층을 예시한다. 도 6, 7 및 8에 예시된 가공은 도 3, 4 및 5에 예시된 임의의 디바이스 상에 수행될 수 있다.
도 6에 예시된 바와 같이, 비아(48)는 지지 기판(34)의 몸체(35)를 통해 식각된다. 2개의 비아가 예시되며, 하나는 n-형 영역(12)에 전기적으로 접속된 금속을 드러내고, 하나는 p-형 영역(16)에 전기적으로 접속된 금속을 드러낸다. 도 6에 예시된 디바이스(도 3에 예시된 접합을 포함하는)에서, 비아(48)는 몸체(35) 및 선택적인 유전체(36)를 통해 식각되어 금속 층(38)을 드러낸다. 도 4 및 5에 예시된 디바이스에서, 비아는 접합 층(42, 44 및 46)을 통해 식각되어 p-금속(32) 및 n-금속(26)을 드러낸다. 비아(48)는, 예를 들어 심도 반응성 이온 식각(deep reactive ion etching), 반응성 이온 식각, 습식 화학 식각 또는 임의의 다른 적절한 식각 기술에 의해 식각될 수 있다. 지지 기판(34)이 Si인 실시형태에서, 적절한 식각제(etchant) 기체는 예를 들어 SF6를 포함하며, 식각은 통상적으로 보쉬법(Bosch Process)으로 지칭되는 공정에서 예를 들어 옥타플루오로시클로부탄(octafluorocyclobutane)을 이용하여 Si 측벽 상에 화학적 불활성 보호층(chemically inert passivation layer)을 퇴적하는 것과 동시에 다중으로 수행할 수 있다(time-multiplexed). 지지 기판(34)이 GaAs인 실시형태에서, 적절한 식각제 기체는 예를 들어 Cl2, HBr, 또는 Cl2 및 HBr의 혼합물을 포함한다. 지지 기판(34)이 Ge인 실시형태에서, 적절한 식각제 기체는 예를 들어 Cl2, SCl4, 또는 Cl2 및 SCl4의 혼합물을 포함한다. 지지 기판(34)이 GaAs 또는 Ge인 실시형태에서, 식각은 또한 측벽 상에 화학적 불활성 보호층을 퇴적하는 것과 동시에 다중으로 수행할 수 있다. 비아(48)의 측벽은 몸체(35)에 대해 직각이거나 도 6에 도시된 바와 같이 각질 수 있다.
도 7에 예시된 바와 같이, 이어서, 몸체(35)의 표면상에 및 비아(48)에 유전체(50)가 퇴적된다. 유전체(50)는, 예를 들어 PECVD에 의해 저온에서 퇴적된, 예를 들어 실리콘의 산화물, 실리콘의 질화물, 또는 실리콘의 산질화물일 수 있다. 예를 들어, PECVD 산화물은 실란 및 N2O 또는 O2, 또는 테트라에틸 오르쏘실리케이트 및 N2O 또는 O2의 분위기 및 150 ℃ 내지 400 ℃의 온도에서 퇴적될 수 있다. 유전체(50)는 두께가 일부 실시형태에서 100 Å와 2 ㎛ 사이일 수 있다. 유전체(50)는 이후에 패터닝되어 비아(48)의 상부에서 금속 층(32 및 26)을 노출시킨다.
이어서 금속 층은 퇴적 및 패터닝되어 p- 및 n-콘택에 전기 접속부(52 및 54)를 형성한다. 전기 접속부(52 및 54)는, 예를 들어 도금, 스퍼터링, 또는 스퍼터링 및 도금의 조합에 의해 퇴적된, 예를 들어 Cu일 수 있다. 전기 접속부(52 및 54)는 두께가 일부 실시형태에서 1 ㎛와 20 ㎛ 사이일 수 있으며, 일부 실시형태에서 6 ㎛와 10 ㎛ 사이일 수 있다. 도 7에 도시된 단면에서, 비아(48)는 전기 접속부(52 및 54)에 의해 완전히 충진되지 않는다. 일부 실시형태에서, 유전체(50)에 의해 채워지지 않은 비아(48)의 일부는 전기 접속부(52 및 54)에 의해 완전히 충진될 수 있다. 전기 접속부(52 및 54)를 형성하는 금속 층은 스퍼터링, 또는 스퍼터링 및 도금의 조합에 의해 퇴적된, 예를 들어 Ti, TiW, Cu, Ni 및 Au를 포함하는 다중층 금속 적층일 수 있다.
도 8에 예시된 바와 같이, 유전체(55)가 퇴적 및 패터닝되어 전기 접속부(52 및 54)를 전기적으로 분리 및/또는 보호한다. 유전체(55)는 예를 들어 하나 이상의 벤조-시클로부텐계 중합체 또는 하나 이상의 폴리이미드계 중합체일 수 있다. 전기 접속부(52 및 54)를 형성하는 금속 층에 의해 비아(48)가 완전히 충진되지 않은 실시형태에서, 유전체(55)가 비아(48)를 대부분 또는 완전히 충진하도록 구성될 수 있거나, 비아(48)가 충진되지 않은 채로 남겨질 수 있다.
선택적으로, 이어서, 추가 금속 층을 퇴적하여 납땜 접속부(solder connections)(56 및 58)를 형성한다. 추가 금속은, 전기 접속부(electrical connections)(52 및 54)와, 일부 실시형태에서 납땜 범프인 상호접속부(interconnects)(60 및 62) 사이의 접속부로서 적절한 임의의 금속일 수 있다. 납땜 접속부(56 및 58)을 위해 적절한 구조체의 예는 스퍼터링된 NiV 또는 도금된 Ni의 제1층에 후속하는 스퍼터링 또는 도금된 Au의 얇은 제2층, 스퍼터링된 TiW의 제1층에 후속하는 스퍼터링된 NiV 또는 도금된 Ni의 제2층에 후속하는 스퍼터링 또는 도금된 Au의 얇은 제3층, 또는 스퍼터링 또는 도금된 TiW의 제1층에 후속하는 도금된 Cu의 제2층에 후속하는 스퍼터링 또는 도금된 Au의 제3층을 포함한다. 납땜 접속부(56 및 58)는 총 두께가 일부 실시형태에서 1 ㎛와 15 ㎛ 사이일 수 있다.
일부 실시형태에서, 발광 층에 의해 방출된 광의 경로의 발광 층(14) 위에 파장 변환 층(64)이 배치된다. 파장 변환 층(64)은 성장 기판(10)이 제거되었을 경우 n-형 영역(12)에 부착되거나, 성장 기판(10)이 존재할 경우 성장 기판(10)에 부착되어 디바이스로부터 이격될 수 있다. 파장 변환 층은 발광 층에 의해 방출된 광을 흡수하거나 상이한 파장의 광을 방출하도록 구성된 하나 이상의 파장 변환 재료를 포함한다. 발광 층에 의해 방출되고 파장 변환 층 상에 입사하는 광의 전부 또는 일부만 파장 변환 재료에 의해 변환될 수 있다. 발광 층에 의해 방출된 비변환 광은 비록 그럴 필요는 없지만 광의 최종 스펙트럼의 일부일 수 있다. 통상적인 조합의 예는 황색-발광 파장 변환 재료와 조합된 청색-발광 LED, 녹색- 및 적색-발광 파장 변환 재료와 조합된 청색-발광 LED, 청색- 및 황색-발광 파장 변환 재료와 조합된 UV-발광 LED, 및 청색-, 녹색- 및 적색-발광 파장 변환 재료와 조합된 UV-발광 LED를 포함한다. 디바이스로부터 방출된 광의 스펙트럼을 맞추기 위해, 다른 색의 광을 방출하는 파장 변환 재료가 추가될 수 있다.
파장 변환 층(64)은, 예를 들어 라미네이션에 의해 웨이퍼 상에 퇴적된, 예를 들어 실리콘 매트릭스 내의 인광체(phosphor) 입자 층일 수 있다. 파장 변환 층 두께는 일부 실시형태에서 10 ㎛와 100 ㎛ 사이, 일부 실시형태에서 15 ㎛와 50 ㎛ 사이, 및 일부 실시형태에서 18 ㎛와 30 ㎛ 사이일 수 있다. 파장 변환 층(64)은, 예를 들어 스프레이 코팅, 전기영동, 오버몰딩(overmolding), 스텐실(stenciling), 스크린 또는 잉크젯 인쇄, 침전(sedimentation), 증발, 스퍼터링 또는 임의의 다른 적절한 기술에 의해 디바이스 위에 퇴적된, 예를 들어 유기 또는 무기 캡슐화제(encapsulant) 내의 분말화된 인광체 또는 양자 점일 수 있다. 파장 변환 층(64)은, 예를 들어, 소결에 의해 형성된 고형 세라믹 인광체 또는 유리계 인광체와 같은, 사전-형성된 자기 지지형 층일 수 있다. 상기 자기 지지형 층은 접착제 없이 디바이스에 직접 접합될 수 있거나, 실리콘 접착제와 같은 접착제를 통해 접합될 수 있다. 일부 실시형태에서, 파장 변환 층(64)은 n-형 영역(12)에 직접 퇴적 또는 접합된 제1 고굴절율 스페이서 재료, 및 스페이서 재료의 상부 상에 퇴적된 인광체 층을 포함하는 다중층 구조일 수 있다. 적절한 인광체의 예는 도핑된 이트륨 알루미늄 가넷계 인광체(yttrium aluminum garnet-based phosphor), 질화물계 인광체, 및 임의의 다른 적절한 인광체를 포함한다.
일부 실시형태에서, 파장 변환 층(64)은 디바이스에서 유일한 파장 변환 재료이다. 일부 실시형태에서, 파장 변환 층(64)은 다른 인광체, 양자 점, 반도체 파장 변환 요소, 또는 백색광 또는 다른 색의 단색 광을 생성하는 염료와 같은 다른 파장 변환 요소들과 조합된다.
일부 실시형태에서, 도 8에 도시된 구조체를 인쇄 회로 보드와 같은 다른 구조체에 부착하기에 적절한 선택적인 상호접속부(60 및 62)가 접속부(56 및 58) 상에 형성된다. 상호접속부(60 및 62)는 종종 납땜 범프이지만, 임의의 적절한 상호접속부가 사용될 수 있다. 납땜 범프(60 및 62)는, 예를 들어 주석, 은 및 구리의 합금(SAC 납땜) 또는 금 및 주석의 합금일 수 있다. 납땜은, 예를 들어 도금을 포함하는 임의의 적절한 기술에 의해 도포될 수 있다. 도금 후에, 구조체를 이후에 리플로우(reflow)하여 구조체, 및 납땜 범프(60 및 62)의 마이크로구조체를 매끄럽게 할 수 있다.
이어서, 지지 기판(34)에 접합된 디바이스(33)의 웨이퍼를 개별 발광 디바이스 칩으로 다이싱(diced) 할 수 있다. 디바이스(33) 및 지지 기판(34)은 함께 다이싱되므로, 도 3, 4, 5, 6, 7 및 8에 예시된 바와 같이, 지지 기판은 디바이스보다 더 넓지 않다. 예를 들어 종래의 소잉, 193 nm, 248 nm 또는 355 nm 광을 이용한 레이저 어블레이션, 또는 물분사 절단(water jet cutting)에 의해 싱귤레이션(singulation)을 수행할 수 있다. 싱귤레이션은 또한 스크라이빙 및 기계적 파손의 조합을 통해 수행될 수 있으며, 스크라이빙은, 예를 들어 종래의 소잉, 193 nm, 248 nm 또는 355 nm 광을 이용한 레이저 어블레이션, 또는 물분사 절단에 의해 수행된다.
상술한 디바이스는 웨이퍼 규모의 지지 기판에 접합되므로, 본 발명의 실시형태는 디바이스가 지지 기판에 다이마다(die-by-die) 접합되는 종래의 구도에 비해 효율성 및 원가 절감을 제공할 수 있다. 예를 들어, 성장 기판 제거, 성장 기판 제거 후 반도체 표면의 조면화, 및 파장 변환 층의 형성을 포함하는, 종래의 LED의 패키지 수준에서 통상적으로 수행된 다수의 가공 공정들에 걸쳐 LED의 웨이퍼 수준 가공이 가능해짐으로써 효율이 증가할 것이다.
종래의 반도체 수직 집적 구도에서, 집적되는 디바이스는 종종 명목상으로 동일한 재료, 또는 유사한 열팽창 계수(CTE:coefficients of thermal expansion)를 갖는 재료이다. 그로써, 구조체의 웨이퍼 접합은 상승된 온도에서 수행될 수 있다. 사파이어 상에서 성장시키고 실리콘 지지 기판 웨이퍼에 웨이퍼 접합된 III-질화물 디바이스의 경우에, 사파이어 및 실리콘의 CTE는 충분히 상이하여, 상승된 온도에서의 웨이퍼 접합은 상당한 응력이 접합된 구조체에 고정되는(locked) 결과를 초래하여, 이후의 가공 도중 접합된 구조체의 휨(bowing) 및 파손(breaking)을 초래할 수 있다. 일부 상술한 실시형태에서, 디바이스는 저온에서 지지 기판에 접합되며, 이는 구조체에 최소한의 락인(lock-in) 응력을 초래할 수 있어서, 수율을 향상시킬 수 있다. 예를 들어, 접합은, 일부 실시형태에서 300 ℃ 미만에서 및 일부 실시형태에서 230 ℃와 275 ℃ 이하 사이에서 수행된다. 실리콘계 접합 층을 이용한 일부 실시형태에서, 접합은 150 ℃ 미만에서 수행될 수 있다.
일부 실시형태에서, 지지 기판 웨이퍼는 접합시에 특징부를 포함하지 않으므로, 디바이스의 웨이퍼는 세밀한 정렬 없이 지지 기판 웨이퍼에 접합될 수 있다. 디바이스 및 지지 기판 웨이퍼는 예를 들어 시각 정렬에 의해 그냥 대충 정렬되어야 하며, 2개의 웨이퍼 상의 패터닝된 특징부의 미세 정렬을 요구하지 않는다. 접합 후에, 비아 식각 마스크는 LED 금속배선에 정렬되어야 하며, 이는 IR 정렬(접합된 웨이퍼를 통해 봄) 또는 후면 정렬(사파이어와 같은 투명 성장 기판을 통해 본 LED 패턴의 관점으로 지지 기판 웨이퍼 측 상의 마스크를 정렬함)을 통해 수행될 수 있다.
본 발명을 상세히 설명하였지만, 당업자는, 본 개시내용에 있어서, 본 명세서에 설명된 신규한 개념의 사상으로부터 벗어남이 없이 본 발명에 대한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 본 발명의 범위가 예시 및 설명된 특정 실시형태로 제한되는 것을 의도하지 않는다.

Claims (15)

  1. 몸체(body), 및 상기 몸체의 전체 두께를 통해 연장되는 복수의 비아를 포함하는 지지 기판; 및
    n-형 영역과 p-형 영역 사이에 개재된 발광 층을 포함하는 반도체 발광 디바이스 - 상기 반도체 발광 디바이스는 상기 지지 기판에 접합됨(bonded) -
    를 포함하며,
    상기 지지 기판은 상기 반도체 발광 디바이스보다 더 넓지 않은 구조체.
  2. 제1항에 있어서, 상기 n-형 영역은 상기 반도체 발광 디바이스의 에지로부터 떨어져 배치되는(set back) 구조체.
  3. 제2항에 있어서, 상기 n-형 영역의 에지와 상기 반도체 발광 디바이스의 에지 사이에 배치된 중합체(polymer) 층을 더 포함하는 구조체.
  4. 제1항에 있어서, 상기 n-형 영역 상에 배치된 금속 콘택을 더 포함하는 구조체.
  5. 제4항에 있어서, 상기 금속 콘택은 상기 n-형 영역의 에지 상의 측벽 위에 연장되는 구조체.
  6. 제4항에 있어서,
    상기 금속 콘택은 상기 n-형 영역의 에지로부터 떨어져 배치되며,
    상기 n-형 영역의 외부 부분 및 측벽 상에 반사성 유전체 구조체가 배치되는 구조체.
  7. 제1항에 있어서, 상기 반도체 발광 디바이스는, 적어도 하나의 유전체 영역에 의해 분리된 복수의 금속 영역을 포함하는 접합 층을 통해 상기 지지 기판에 접합되는 구조체.
  8. 제7항에 있어서, 상기 몸체의 전체 두께를 통해 연장되는 상기 복수의 비아는 상기 복수의 금속 영역을 노출시키는 구조체.
  9. 제1항에 있어서, 상기 반도체 발광 디바이스는 중합체를 포함하는 접합 층을 통해 상기 지지 기판에 접합되는 구조체.
  10. 제9항에 있어서, 상기 몸체의 전체 두께를 통해 연장되는 상기 복수의 비아는 상기 중합체의 접합 층을 통해 상기 반도체 발광 디바이스 상의 금속 층들까지 연장되는 구조체.
  11. 제1항에 있어서, 상기 반도체 발광 디바이스는, 상기 반도체 발광 디바이스 상에 형성된 제1 접합 층 및 상기 지지 기판 상에 형성된 제2 접합 층을 통해 상기 지지 기판에 접합되는 구조체.
  12. 제11항에 있어서, 상기 제1 접합 층 및 상기 제2 접합 층은 유전체 층들인 구조체.
  13. 제11항에 있어서, 상기 제1 접합 층 및 상기 제2 접합 층 중 적어도 하나는 실리콘의 산화물을 포함하는 구조체.
  14. 제11항에 있어서, 상기 몸체의 전체 두께를 통해 연장되는 상기 복수의 비아는, 상기 제1 접합 층 및 상기 제2 접합 층 모두를 통해 연장되어 상기 반도체 발광 디바이스 상의 금속 층들을 노출시키는 구조체.
  15. 제1항에 있어서, 상기 반도체 발광 디바이스 위에 배치된 파장 변환 층을 더 포함하는 구조체.
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