KR20140014070A - 조기 원거리 분기 예측을 위한 섀도우 캐시를 포함하는 단일 사이클 다중 분기 예측 - Google Patents

조기 원거리 분기 예측을 위한 섀도우 캐시를 포함하는 단일 사이클 다중 분기 예측 Download PDF

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Abstract

다중의 분기 명령들을 포함하는 복수의 명령들에 액세스하는 단계를 포함하는 명령들을 식별하는 방법이 개시된다. 다중의 분기 명령들 중 각 분기 명령에 대해, 분기가 취해지는 경우에 실행되는 명령들을 나타내는 각각의 제1 마스크가 생성된다. 분기가 취해지지 않는 경우에 실행되는 명령들을 나타내는 각각의 제2 마스크가 생성된다. 각 분기 명령에 대한 각각의 분기 예측을 포함하는 예측 출력이 수신된다. 각 분기 명령에 대해, 예측 출력은 각각의 제1 및 제2 마스크들 중에서 각각의 결과적인 마스크를 선택하기 위해 사용된다. 각 분기 명령에 대해, 후속 분기의 결과적인 마스크는 이전의 분기가 후속 분기를 넘어 분기할 것으로 예측되면 무효화된다. 모든 결과적인 마스크에 대해 논리 연산을 수행하여 최종 마스크를 생성한다. 최종 마스크를 사용하여 실행을 위한 명령들의 서브세트를 선택한다.

Description

조기 원거리 분기 예측을 위한 섀도우 캐시를 포함하는 단일 사이클 다중 분기 예측{SINGLE CYCLE MULTI-BRANCH PREDICTION INCLUDING SHADOW CACHE FOR EARLY FAR BRANCH PREDICTION}
본 발명은 일반적으로 디지털 컴퓨터 시스템에 관한 것으로, 더욱 구체적으로는, 명령 시퀀스를 포함하는 명령들을 선택하는 시스템 및 방법에 관한 것이다.
컴퓨터 아키텍처 성능의 개선은 어려운 작업이다. 주파수 스케일링, 단일 명령 다중 데이터(SIMD), 매우 긴 명령 워드(VLIW), 멀티-스레딩 및 다중 프로세서 기법들을 통해 개선들이 추구되었다. 이들 접근방식들은 주로 프로그램 실행의 처리량의 개선들을 목표로 한다. 다수의 기법들은 병렬처리(parallelism)를 명시적으로 밝힐 것을 소프트웨어에 요구한다. 반대로, 주파수 스케일링은 병렬처리의 소프트웨어 명시적 주석을 요구하지 않고 처리량과 레이턴시 모두를 개선시킨다. 최근, 주파수 스케일링이 전력 장벽(power wall)에 손상을 주어서 주파수 스케일링을 통한 개선은 어렵다. 따라서, 대량의 명시적 소프트웨어 병렬처리가 표현되지 않는 한 처리량을 증가시키는 것은 어렵다.
단일 스레드(single threaded) 프로그램 실행에 관하여, 프로그램 실행은 프로그램 제어 흐름을 지시하는 분기 명령들(branching instructions)에 의해 제어된다. 프로그램 명령 시퀀스들은 분기 명령들이 조건부이거나 분기 타겟이 간접적일 때 동적이다. 이러한 경우들에서, 프로세서의 페치 로직이 조건부 분기들에 대하여 분기가 취해지는지 취해지지 않는지를 알아내는 것이 필수적이다. 이것은 페치 로직이 분기의 타겟을 따르는 명령들 또는 분기 명령 자체를 따르는 명령들의 시퀀스를 도입하는 것을 가능하게 한다. 그러나, 페치 단계에서는, 분기 자체가 실행되기 이전에는 분기의 조건의 결과를 모른다는 문제점이 존재한다.
이러한 문제점을 극복하기 위한 시도에서, 종래의 설계들은 분기의 결과를 예측하기 위해 분기 예측 로직을 구현하였다. 마이크로프로세서의 페치 단계에서, 예측된 결과는 페치 로직이 다음 명령 시퀀스를 어디로부터 도입할지 예상할 수 있게 한다. 그러나, 페치 단계의 로직은 하나보다 많은 조건부 분기가 동일 사이클에서 처리되어야 하는 경우에 빠르게 매우 복잡해지기 때문에 문제점들이 여전히 존재한다. 그 이유는 이러한 처리가 본질적으로 순차적일 필요가 있기 때문이다. 현재의 분기는 명령들의 다음 시퀀스를 어디에서 도입할지 알기 위해 먼저 처리될 필요가 있다. 이러한 양태는 시퀀스 내의 다음의 분기가 스킵되게 할 수 있다. 따라서, 페치 단계에서 분기들을 처리하는 순차적 본질은 마이크로프로세서의 단일 스레드 실행 속도에 성능 병목현상을 부과한다.
본 발명의 실시예들은 마이크로프로세서의 페치 로직의 병렬처리가 단일 사이클마다 다중의 분기들을 처리할 수 있게 하는 알고리즘(예를 들어, 방법 및 장치)을 구현한다. 이 알고리즘은 또한 단일 사이클 내에서의 분기 예측들에 기초하여 명령들의 최종 시퀀스를 또한 형성한다.
일 실시예에서, 본 발명은 예측된 실행 경로의 명령들을 식별하는 방법으로서 구현된다. 방법은 다중의 분기 명령들을 포함하는 복수의 명령들에 액세스하는 단계를 포함한다. 다중의 분기 명령들 중 각 분기 명령에 대해, 상기 분기가 취해지는 경우에 실행되는 명령들을 나타내는 각각의 제1 마스크가 생성된다. 상기 분기가 취해지지 않는 경우에 실행되는 명령들을 나타내는 각각의 제2 마스크가 생성된다. 상기 다중의 분기 명령들 중 각 분기 명령에 대한 각각의 분기 예측을 포함하는 예측 출력이 수신된다. 상기 다중의 분기 명령들 중 각 분기 명령에 대해, 상기 예측 출력은 상기 각각의 제1 및 제2 마스크들로부터 각각의 결과적인 마스크를 선택하기 위해 사용된다. 각 분기 명령에 대해, 후속 분기의 결과적인 마스크는 이전의 분기가 상기 후속 분기를 넘어 분기할 것으로 예측되면 무효화된다. 최종 마스크를 생성하기 위해 모든 결과적인 마스크에 대해 논리 연산이 수행된다. 상기 최종 마스크에 기초하여 상기 복수의 명령들로부터 명령들의 서브세트가 실행을 위해 선택된다.
상술한 바는 요약이고, 따라서, 필요에 의해 상세의 간략화, 일반화 및 생략을 포함하고, 당업자는 이 요약이 단지 예시적인 것이고 어떻게든 제한하는 것으로 의도되지 않는다는 것을 이해할 것이다. 청구항들에 의해서만 정의되는 바와 같은, 본 발명의 다른 양태들, 발명의 특징들, 및 이점들은 후술하는 비제한적인 상세한 설명에서 명백해질 것이다.
본 발명은 동일한 참조 부호들이 유사한 요소들을 지칭하는 첨부한 도면들에서 제한이 아닌 예로서 예시된다.
도 1은 본 발명의 일 실시예에 의해 연산되는 예시적인 명령들의 시퀀스를 도시한다.
도 2는 본 발명의 일 실시예에 따라 예시된 각 분기에 대한 각각의 코드 세그먼트들을 갖는 시퀀스 명령들을 도시한다.
도 3은 본 발명의 일 실시예에 따른 다중의 분기들을 갖는 명령 시퀀스의 실행 경로를 포함하는 명령들을 식별하고 추출하는 프로세스의 단계들의 개요적인 플로우차트를 도시한다.
도 4는 본 발명의 일 실시예에 따른 다중의 분기들을 갖는 명령 시퀀스의 실행 경로를 포함하는 명령들을 식별하고 추출하는 프로세스의 동작을 예시하는 흐름도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 원거리 분기 캐시(far branch cache) 및 원거리 점프 타겟 명령 캐시(far jump target instruction cache)를 도시한다.
도 6은 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인의 도면을 도시한다.
본 발명이 일 실시예와 관련하여 설명되지만, 본 발명은 본 명세서에 설명되는 특정 형태들에 제한되는 것으로 의도되지 않는다. 반대로, 본 발명은 첨부한 청구항들에 의해 정의된 바와 같은 본 발명의 범위 내에 합리적으로 포함될 수 있는 대안물, 변경물 및 등가물을 커버하도록 의도된다.
아래의 상세한 설명에서, 특정한 방법 순서들, 구조들, 요소들, 및 접속들과 같은 다수의 특정한 상세들이 설명된다. 그러나, 이들 및 다른 특정한 상세들이 본 발명의 실시예들을 실시하기 위해 활용될 필요는 없다는 것을 이해해야 한다. 다른 환경들에서, 널리 공지된 구조들, 요소들, 또는 접속들은 본 설명을 불필요하게 모호하게 하는 것을 회피하기 위해 생략되었거나 특별히 상세하게 설명되지 않았다.
본 명세서 내에서 "일 실시예" 또는 "실시예"에 대한 참조는, 그 실시예와 관련하여 설명한 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 나타내도록 의도된다. 본 명세서의 다양한 위치들에서 나타나는 "일 실시예에서"라는 문구는 반드시 모두가 동일한 실시예를 지칭하는 것은 아니고, 개별 또는 대안의 실시예들이 다른 실시예들을 상호 배제하는 것도 아니다. 더욱이, 다른 실시예들에 의해서가 아니라 일부 실시예들에 의해 나타날 수 있는 다양한 특징들이 설명된다. 유사하게, 다른 실시예들가 아니라 일부 실시예들에 대한 요건들일 수 있는 다양한 요건들이 설명된다.
후속하는 상세한 설명의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산들의 절차들, 단계들, 논리 블록들, 프로세싱 및 다른 기호 표현들에 관하여 제공된다. 이들 설명들 및 표현들은 데이터 처리 분야의 당업자가 이들의 연구의 실체를 다른 당업자에게 가장 효율적으로 전달하기 위해 사용하는 수단이다. 본 명세서에서, 절차, 컴퓨터 실행 단계, 논리 블록, 프로세스 등은 일반적으로 원하는 결과로 이어지는 단계들 또는 명령들의 자기 모순이 없는 시퀀스인 것으로 인식된다. 그 단계들은 물리량들의 물리적 조작들을 요구하는 것들이다. 반드시 그렇지는 않더라도, 일반적으로, 이들 양들은 컴퓨터 판독가능 저장 매체의 전기 또는 자기 신호들의 형태를 취할 수 있고, 컴퓨터 시스템에서 저장되고, 전송되고, 결합되고, 비교되고, 달리 조작될 수 있다. 때때로, 주로 공통적인 사용의 이유로, 이들 신호들을 비트들, 값들, 요소들, 심볼들, 문자들, 항들, 숫자들 등으로서 칭하는 것이 편리하다는 것이 입증되었다.
그러나, 모든 이들 및 유사한 용어들이 적절한 물리량들과 연관되고 이들 양들에 적용된 단지 편리한 라벨들이라는 것에 유의해야 한다. 아래의 논의들로부터 명백한 바와 같이 구체적으로 달리 언급하지 않으면, 본 발명 전반적으로, "처리하는(processing)" 또는 "액세스하는(accessing)" 또는 "기록하는(writing)" 또는 "복제하는(replicating)" 등과 같은 용어들을 활용하는 논의들은 컴퓨터 시스템의 레지스터들 및 메모리들 내에 물리적(전자적) 양들로서 표현된 데이터를 조작하여 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장, 송신 또는 디스플레이 디바이스들 내에 물리량들로서 유사하게 표현된 다른 데이터로 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 나타낸다.
본 발명의 실시예들은 마이크로프로세서의 페치 로직의 병렬처리가 단일 사이클마다 다중의 분기들을 처리할 수 있게 하는 알고리즘(예를 들어, 방법 및 장치)을 구현한다. 알고리즘은 또한 단일 사이클 내에서의 분기 예측들에 기초하여 명령들의 최종 시퀀스를 형성한다. 이러한 작업은 순차적 방식으로 분기들을 처리할 필요없이(예를 들어, 사이클마다 하나의 분기의 속도로 한 분기 한 분기 명령들의 시퀀스를 처리하지 않고) 수행된다. 대신에, 본 발명의 실시예들은 사이클마다 다중의 분기들의 처리 속도를 가능하게 하여, 큰 명령 페치 및 할당 대역폭을 가능하게 한다. 개별 분기 명령의 프로세싱이 단일 사이클 내에서 완료되지 않을 수도 있지만, 프로세서 하드웨어가 사이클마다 다중의 분기들을 처리할 수 있어서, 사이클마다 다중의 분기들의 처리량을 달성한다는 것에 유의해야 한다. 이러한 방식으로, 분기 처리 속도는 매 사이클(every cycle)이지만, 레이턴시는 단일 사이클 내에서 필요하지 않다. 도 1 및 도 2는 본 발명의 실시예들에 의해 연산되는 예시적인 명령들의 시퀀스를 도시한다. 이어서, 도 3은 본 발명의 일 실시예에 따른 다중의 분기들을 갖는 명령 시퀀스에서 실행 경로를 포함하는 명령들을 식별하고 추출하는 프로세스의 단계들의 개요적인 플로우차트를 도시한다.
도 1은 본 발명의 일 실시예에 의해 연산되는 예시적인 명령들의 시퀀스를 도시한다. 도 1에 도시되어 있는 바와 같이, 명령 시퀀스(100)는 도 1의 상부로부터 하부로 진행하는 16개의 명령들을 포함한다. 도 1에서 확인할 수 있는 바와 같이, 시퀀스(100)는 4개의 분기 명령들(101-104)을 포함한다.
본 발명의 일 목적은 단일 사이클마다 명령들의 전체 그룹을 처리하는 것이다. 상이한 실시예들에 따르면, 이들 명령들은 원시(native) 명령들(예를 들어, x86 명령들, MIPS 명령들과 같은 마이크로프로세서의 원시 명령들)을 포함할 수 있다. 다르게는, 이들 명령들은 마이크로코드를 포함할 수 있다.
일 실시예에서, 16개 명령들의 전체 그룹이 동일한 단일 사이클에서 처리된다. 전술한 바와 같이, 명령들의 시퀀스가 더 많은 분기들을 포함할수록, 더 많은 조합들 및 가능한 결과 시퀀스들이 발생하며 처리될 필요가 있다. 이러한 특징이 아래의 도 2에 예시되어 있다.
도 2는 본 발명의 일 실시예에 따라 예시된 각 분기에 대한 각각의 코드 세그먼트들을 갖는 시퀀스 명령들(100)을 도시한다. 상술한 바와 같이, 명령들의 시퀀스에 제공되는 분기들이 더 많을수록, 명확히 될 필요가 있는 명령들의 시퀀스들의 조합들 및 가능성들이 더 많다. 추가로, 더 많은 분기들은 더 많은 분기들이 스킵될 수 있는 가능성을 초래한다.
이것은 분기 c1이 취해지는 경우에 발생하는 제1 결과 시퀀스 "1"을 나타내는 도 2에 도시되어 있다. 본 명세서에 언급되는 바와 같이, 프로그램 실행 흐름이 분기의 타겟으로 이동하는 경우에 분기가 취해진다. 이것은 분기 명령들 각각의 단부에서의 괄호 내의 2개의 숫자들에 의해 표시된다. 예를 들어, 분기 c1은 11의 타겟을 갖고 있고 그 결과 다음 6개 명령들을 스킵한다. 유사하게, 분기 c2는 10의 타겟을 갖고 있고 그 결과 다음 2개 명령들을 스킵하고, 기타 등등이다.
따라서, 분기 c2가 취해지는 경우에는 제2 결과 시퀀스 "2"가 발생하는 것으로 도시되어 있다. 분기 c3이 취해지는 경우에는 제3 결과 시퀀스 "3"이 발생하는 것으로 도시되어 있다. 유사하게는, 분기 c4가 선택되는 경우에는 제4 결과 시퀀스 "4"가 발생하는 것으로 도시되어 있다.
도 2에 도시되어 있는 바와 같이, 분기들로부터의 결과 시퀀스들은 서로 오버랩한다. 이것은 명령들의 시퀀스에서의 선행 분기가 후속 분기를 넘어 점프함으로써 그 후속 분기를 무효화할 수 있는 방식을 예시한다. 따라서, 분기 c1이 취해지면, 2개의 후속 분기들 c2 및 c3가 스킵되어서 무효화되거나, 명령들의 시퀀스의 실행 경로와 무관하게 된다. 유사하게, 분기 c1이 취해지지 않고 분기 c2가 취해지면, 후속 분기 c3가 스킵되어서 무효화될 것이다.
본 발명의 실시예들은 마이크로프로세서의 페치 로직의 병렬처리가 단일 사이클마다 분기들 c1 내지 c4와 같은 다중의 분기들을 처리할 수 있게 하는 알고리즘(예를 들어, 방법 및 장치)을 구현한다. 알고리즘은 또한 단일 사이클 내에서 c1 내지 c4에 대한 분기 예측들에 기초하여 명령들의 최종 시퀀스를 형성한다. 이러한 알고리즘이 도 3에 후술된다.
도 3은 본 발명의 일 실시예에 따른 다중의 분기들을 갖는 명령 시퀀스의 실행 경로를 포함하는 명령들을 식별하고 추출하는 프로세스(300)의 단계들의 개요적인 플로우차트를 도시한다. 프로세스(300)는 예를 들어, 마이크로프로세서의 명령 페치 모듈의 예시적인 동작 단계들을 도시한다.
프로세스(300)는 페치 모듈이 다중의 분기 명령들을 포함하는 복수의 명령들에 액세스하는 단계 301에서 시작한다. 상술한 바와 같이, 명령 시퀀스가 액세스되고, 여기서, 그 명령 시퀀스는 다수의 분기 명령들(예를 들어, 도 1의 시퀀스(100)의 분기들 c1-c4)을 포함한다.
단계 302에서, 다중의 분기 명령들의 각 분기 명령에 대해, 각각의 제1 마스크가 생성된다. 이러한 제1 마스크는 특정한 분기가 취해지는 경우에 실행되는 명령들을 나타낸다.
단계 303에서, 분기 명령들 각각에 대해, 각각의 제2 마스크가 생성된다. 이러한 제2 마스크는 그 특정한 분기가 취해지지 않는 경우에 실행되는 명령들을 나타낸다. 따라서, 단계 303의 결론에서, 명령 시퀀스 내의 분기들 각각은 2개의 마스크들을 가질 것이고, 하나의 마스크는 분기가 취해지는 경우에 실행되는 명령들을 나타내고, 다른 하나의 마스크는 분기가 취해지지 않는 경우에 실행되는 명령들을 나타낸다.
단계 304에서, 분기 예측 출력이 페치 모듈에 의해 수신된다. 분기 예측 출력은 명령 시퀀스의 분기들 각각에 대한 예측된 취해진 또는 취해지지 않는 상태를 제공한다.
단계 305에서, 분기 예측 출력을 사용하여 명령 시퀀스의 분기 명령들 각각에 대해 제1 마스크와 제2 마스크 중에서 선택한다. 예를 들어, 소정의 분기에 대해, 분기 예측 출력이 분기가 취해질 것임을 나타내면, 분기에 대한 제1 마스크가 선택될 것이다. 분기 예측 출력이 분기가 취해지지 않을 것임을 나타내면, 분기에 대한 제2 마스크가 선택될 것이다. 분기 예측 출력에 의해 선택된 마스크들을 결과적인 마스크들이라 칭한다.
단계 306에서, 명령 시퀀스의 각 분기 명령에 대해, 이전의 분기가 후속 분기를 넘어 분기하거나 스킵할 것으로 예측되면 그 후속 분기의 결과적인 마스크를 무효화한다. 상술한 바와 같이, 명령들의 시퀀스에서의 선행 분기가 후속 분기를 넘어 스킵함으로써 그 후속 분기를 무효화할 수 있다.
단계 307에서, 모든 결과적인 마스크들에 대해 논리 연산을 수행하여 최종 마스크를 생성한다. 따라서, 이러한 최종 마스크는 시퀀스 내의 다중의 분기들의 예측된 결과들에 의해 결정되는 바와 같은 명령 시퀀스에서의 실행 경로를 포함하는 명령들을 식별한다.
단계 308에서, 최종 마스크를 사용하여, 명령 시퀀스를 포함하는 복수의 명령들 중에서, 실행을 위한 명령들의 서브세트를 선택한다. 이렇게 함으로써, 콤팩트한 실행 경로 명령 시퀀스가 페치 모듈에 의해 생성된다. 일 실시예에서, 이러한 콤팩트한 실행 명령 시퀀스는 단일 사이클마다 생성된다.
도 4는 본 발명의 일 실시예에 따른 다중의 분기들을 갖는 명령 시퀀스의 실행 경로를 포함하는 명령들을 식별하고 추출하는 프로세스의 동작을 예시하는 흐름도(400)를 도시한다.
상술한 바와 같이, 본 발명의 실시예들의 목적은 하나의 사이클에서 전체 명령 그룹들을 처리하는 것이다. 이것은 명령 시퀀스(100)의 모든 16개의 명령들이 하나의 사이클에서 페치 모듈에 의해 처리되는 도 4에 예시되어 있다. 식별자(401)는 페치 모듈이 그 내부의 분기들 각각을 식별하는 방식을 예시한다. 명령 시퀀스(100)의 상부로부터 시작하여, 시퀀스를 조건부 동작들(예를 들어, 분기들)만으로 감소시키기 위해 식별된 제1 분기가 라벨링되고, 식별된 제2 분기가 라벨링되고, 기타 등등이다. 통상의 명령들(예를 들어, 분기 명령들 이외의 명령들)은 단순히 0으로 태그된다.
도 4는 또한 분기들의 세그먼트들을 추적하는 분기 세그먼트 테이블(402)을 예시한다. 분기 세그먼트 테이블의 좌측에서, 각 대응하는 분기는 시퀀스에서의 해당 분기 번호에서 시작하고 후속 분기의 번호에서 종료하는 세그먼트를 갖는다. 따라서, 도 4에 도시되어 있는 바와 같이, 분기 c1은 분기가 취해지지 않는 경우에 실행될 명령들인 제1 세그먼트 5-7을 갖는다. 유사하게, 우측에서, 분기 c1은 분기가 취해지는 경우에 실행될 명령들인 제2 세그먼트 11-14를 갖는다. 통상의 명령들은 x로 태그된다.
상술한 바와 같이, 다중의 분기 명령들의 각 분기 명령에 대해, 각각의 제1 마스크가 생성된다. 이러한 제1 마스크는 특정한 분기가 취해지는 경우에 실행되는 명령들을 나타낸다. 유사하게, 분기 명령들 각각에 대해, 각각의 제2 마스크가 생성된다. 이러한 제2 마스크는 그 특정한 분기가 취해지지 않는 경우에 실행되는 명령들을 나타낸다. 따라서, 단계 303의 결론에서, 명령 시퀀스 내의 분기들 각각은 2개의 마스크들을 가질 것이고, 하나의 마스크는 분기가 취해지는 경우에 실행되는 명령들을 나타내고, 다른 하나의 마스크는 분기가 취해지지 않는 경우에 실행되는 명령들을 나타낸다. 일 실시예에서, 이들 마스크들은 비트들의 세트들을 포함한다.
분기 예측 컴포넌트(403)가 명령 세그먼트 내의 분기들을 검사하고, 분기들 각각이 취해질 것("T")인지 취해지지 않을 것("NT")인지를 예측한다. 본 실시예에서, 분기 예측 컴포넌트(403)의 출력은 페치 모듈의 비교 및 스킵 로직 컴포넌트(404)에 의해 처리된다. 비교 및 스킵 모듈(404)의 동작을 통해, 분기 예측 출력은 명령 시퀀스의 분기 명령들 각각에 대해 제1 마스크와 제2 마스크 중에서 선택하기 위해 사용된다.
도 4는 결과적인 마스크들(410)을 도시한다. 상술한 바와 같이, 소정의 분기에 대해, 분기 예측 출력이 해당 분기가 취해질 것임을 나타내면, 분기에 대한 제1 마스크가 선택된다. 분기 예측 출력이 해당 분기가 취해지지 않을 것임을 나타내면, 분기에 대한 제2 마스크가 선택된다. 분기 예측 출력에 의해 선택된 마스크들이 결과적인 마스크들(410)로서 도시되어 있다.
결과적인 마스크들은 선행 분기들에 의해 무효화될 수 있다. 이것은 도 4에 도시되어 있고, 여기서, 결과적인 마스크들(410)의 상부는 그들의 각각의 상태를 유효한 그리고 취해지는 것("VT")으로 또는 무효한 것("NV")으로 나타낸다. 상술한 바와 같이, 명령 시퀀스의 각 분기 명령에 대해, 후속 분기의 결과적인 마스크는 이전의 분기가 그 후속 분기를 넘어 분기하거나 스킵할 것으로 예측되면 무효화된다. 유사하게, 명령들의 시퀀스에서의 선행 분기가 후속 분기를 넘어 스킵함으로써 그 후속 분기를 무효화할 수 있다. 따라서, 결과적인 마스크가 분기 예측 출력에 의해 취해지는 것("T")으로 예측될 수 있더라도, 그 결과적인 마스크는 그 후 선행 분기에 의해 무효화될 수 있다. 이것은 도 4에 도시되어 있는데, 여기서는 분기 c3이 취해지는 것으로 예측되더라도, 비교 및 스킵 로직 컴포넌트(404)가 c3의 결과적인 마스크를 무효화시킨다. 도 4의 실시예에서, 마스크 무효화는 마스크의 모든 시퀀스 위치들(예를 들어, 1 내지 16)이 1로 채워지는 것을 초래한다.
도 4는 또한 최종 마스크의 출력 명령 시퀀스(420)를 도시한다. 상술한 바와 같이, 페치 모듈은 모든 결과적인 마스크들에 대해 논리 연산(예를 들어, 논리 AND 연산)을 수행하여 최종 마스크를 생성한다. 따라서, 이러한 최종 마스크는 시퀀스 내의 다중의 분기들의 예측된 결과들에 의해 결정되는 바와 같은 명령 시퀀스에서의 실행 경로를 포함하는 명령들을 식별한다. 일 실시예에서, 논리 연산은 유효 결과적인 마스크들에 대해서만 수행된다. 다른 실시예에서, 논리 연산은 모든 마스크들에 대해 수행되고, 여기서, 무효 마스크들은 모두 1로 채워진다. 최종 마스크(420)는 명령 시퀀스를 포함하는 복수의 명령들 중에서, 실행을 위한 명령들의 서브세트를 선택하기 위해 사용된다. 이렇게 함으로써, 콤팩트한 실행 경로 명령이 페치 모듈에 의해 생성된다. 일 실시예에서, 이러한 콤팩트한 실행 명령 시퀀스가 단일 사이클마다 생성된다.
본 발명의 실시예들의 알고리즘은 또한 단일 사이클 내에서 분기 예측들에 기초하여 명령들의 최종 시퀀스를 형성한다는 것에 유의해야 한다. 이러한 작업은 순차적 방식으로 분기들을 처리할 필요없이(예를 들어, 사이클마다 하나의 분기의 속도로 한 분기 한 분기 명령들의 시퀀스를 처리하지 않고) 수행된다.
일 실시예에서, 알고리즘은 명령들의 시퀀스에서 분기 위치를 식별하는 비트들을 각 분기와 연관시킴으로써 촉진된다. 이들 비트들을 사용하여, 분기들 각각은 2개의 세그먼트들(예를 들어, 분기 세그먼트 테이블(402))과 연관된다. 상술한 바와 같이, 제1 세그먼트는 다음 분기까지 분기의 뒤에 오는 명령들의 시퀀스이다. 제2 세그먼트는 다음 분기까지 분기의 타겟으로부터 시작하는 명령들의 시퀀스이다. (예를 들어, 현재 분기 위치로부터의 오프셋에 의해 표시된 바와 같은) 분기의 타겟 옆에 분기 식별 비트들이 이들 세그먼트들을 생성하기 위해 사용된다. 이와 동시에, 모든 분기들이 그들의 예측들을 알아내기 위해 분기 예측 테이블에서 병렬로 조회되고, 이들 분기 예측들은 통상의 단일 분기 예측과 유사하다.
일 실시예에서, 각 분기 위치는 이러한 분기가 이전의 분기들의 범위 내부에 있는지 외부에 있는지를 식별하기 위해 병렬로 이전의 분기 타겟들과 비교된다는 것에 또한 유의해야 한다. 그 후, 그 분기가 그 분기 위치를 넘어 점프하는 이전의 유효 분기의 타겟에 의해 스킵되는지가 결정된다. 이러한 정보는 어느 분기들이 스킵되고 따라서 그들의 시퀀스 형성이 명령들의 최종 시퀀스에 포함되지 않는지를 알아내기 위해 분기들의 예측의 병렬 조회에 의해 자격이 주어진다. 최종 명령 시퀀스는 도 4에 도시된 바와 같이 유효한(예를 들어, 그것을 스킵하는 이전의 유효 분기로 인해 스킵되지 않은) 분기들의 결과적인 마스크들을 생성하기 위해 분기 예측을 사용하여 유효한 각 분기의 예측된 세그먼트를 선택함으로써 명령들의 관련 세그먼트들을 어셈블링함으로써 형성된다.
도 5는 본 발명의 일 실시예에 따른 원거리 분기 캐시(far branch cache)(501) 및 원거리 점프 타겟 명령 캐시(far jump target instruction cache)(502)를 도시한다. 도 5는 또한 원거리 분기 예측기(far branch predictor)(503)를 도시한다.
도 5의 실시예는 2개 또는 그 이상의 캐시 라인들이 페치 모듈(예를 들어, 명령 시퀀스 명확화 로직)에 제공되는 전체 마이크로프로세서 파이프라인의 최적화를 도시한다. 도 5의 실시예에서, 명령들은 먼저 다중의 캐시 라인들로부터 수집된다. 페치는 캐시 라인 X로서 도 5에 도시된 명령 시퀀스의 시작 캐시 라인을 포인팅하는 것으로 시작한다. 그 시작 캐시 라인과 그 다음의 후속 캐시 라인(캐시 라인 X+1(또는 그 이상))이 캐시 구조(501)로부터 페치된다. 원거리 점프 타겟 명령 캐시 구조(502)는 명령 시퀀스가 다음의 캐시 라인 외부의 원거리 점프를 갖게 되는 경우에 다음의 캐시 라인(예를 들어, 캐시 라인 X+1)을 원거리 타겟 캐시 라인(예를 들어, 캐시 라인 Y)으로 대체하기 위해 사용된다. 원거리 타겟 캐시 라인 명령 시퀀스는 원거리 분기 예측기(503)로부터의 예측이 원거리 타겟 캐시 라인이 취해질 것임을 나타내면 선택된다. 그렇지 않으면, 원거리 타겟 캐시 라인 Y는 페치 모듈에 의해 무시된다.
다른 실시예에서, 캐싱 구조들에 전체 캐시 라인들을 저장하는 대신에, 캐시 라인들의 일부들은 함께 연접(concatenate)되어 캐싱 구조들에 저장될 수 있다. 일 실시예에서, 캐시 라인들의 일부들은 유효 명령들의 시퀀스의 밀도를 개선하기 위해 사용될 수 있는 전체 새로운 캐시 라인들을 형성하기 위해 분기 경계들에서 함께 연접된다. 이러한 기능을 가능하게 하기 위해, 실제 분기 결과들이 알려질 때 예측들이 검증될 수 있도록 캐시 라인들의 일부들이 어떻게 연접되는지를 기술하기 위해 분기 예측 정보가 캐시 라인들과 함께 저장된다. 또한, 새롭게 연접된 캐시 라인들 일부들을 고려하여 새로운 타겟들로 점프하기 위해 원거리 분기들이 변경되거나 추가될 수 있어서, 인입 명령들의 프런트 엔드 처리량을 개선한다.
일 실시예에서, 이것은 2개의 단계들에서 행해질 수 있다. 제1 단계는 캐시 구조들로부터 다중의 캐시 라인들을 페치한다. 그 후, 선택된 캐시 라인들은 명령 시퀀스 어셈블러에 제공되고 이 명령 시퀀스 어셈블러는 동적 분기 예측에 기초하여 분기들을 명확하게 하고 최종 명령 시퀀스를 어셈블링한다. 명령 시퀀스 버퍼 구조가 명령 시퀀스 명확화 로직의 출력에 배치된다. 명령 시퀀스 버퍼는 파이프 라인의 다음의 단계에 대한 버퍼로서 기능하고, 또한 추후 사용을 위해 특정한 명령 시퀀스들을 선택적으로 저장한다. 명령 시퀀스 버퍼는 (시퀀스로 이어지는 분기가 매우 예측가능할 때) 빈번하게 예측된 시퀀스들 또는 (시퀀스로 이어지는 분기가 매우 잘못 예측가능(miss-predictable)할 때) 빈번하게 잘못 예측된 시퀀스들의 최종 어셈블링된 세그먼트들을 저장할 수 있다.
이러한 명령 시퀀스 버퍼는 버퍼에 저장된 시퀀스들은 분기 예측 테이블들 및 마스크들을 사용하여 이전에 설명한 명령 시퀀싱 프로세스를 받을 필요가 없기 때문에 대역폭을 개선하고 프런트 엔드의 명령 페치 모듈에 대한 레이턴시를 감소시킬 것이다.
도 6은 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인(600)의 도면을 도시한다. 마이크로프로세서(600)는 상술한 바와 같이 실행을 포함하는 명령들을 식별하고 추출하는 프로세스의 기능을 구현하는 페치 모듈(601)을 포함한다. 도 6의 실시예에서, 페치 모듈의 뒤에 디코딩 모듈(602), 할당 모듈(603), 디스패치 모듈(604), 실행 모듈(605), 및 퇴거(retirement) 모듈(606)이 후속한다. 마이크로프로세서 파이프라인(600)은 상술한 본 발명의 실시예들의 기능을 구현하는 파이프라인의 일례일 뿐이라는 것에 유의해야 한다. 당업자는 상술한 디코딩 모듈의 기능을 포함하는 다른 마이크로프로세서 파이프라인들이 구현될 수 있다는 것을 인식할 것이다.
설명을 위해, 상술한 설명은 특정한 실시예들을 참조하여 설명되었다. 그러나, 상기 예시된 논의들은 빠짐없이 기재한 것이 아니며 본 발명을 개시된 바로 그 형태들로 제한하려는 것도 아니다. 다수의 변경들 및 변형들이 상기 교시들의 관점에서 가능하다. 본 발명의 원리들 및 그것의 실질적인 응용들을 최상으로 설명하기 위해, 따라서 당업자가 예상된 특정한 사용에 적합할 수 있는 다양한 변경들과 함께 본 발명 및 다양한 실시예들을 최상으로 활용할 수 있게 하기 위해 실시예들이 선택되고 설명되었다.

Claims (26)

  1. 명령들을 식별하는 방법으로서,
    다중의 분기 명령들(multiple branch instructions)을 포함하는 복수의 명령들에 액세스하는 단계;
    상기 다중의 분기 명령들 중 각 분기 명령에 대해, 분기가 취해지는 경우에 실행되는 명령들을 나타내는 각각의 제1 마스크 및 상기 분기가 취해지지 않는 경우에 실행되는 명령들을 나타내는 각각의 제2 마스크를 생성하는 단계;
    상기 다중의 분기 명령들 중 각 분기 명령에 대한 각각의 분기 예측을 포함하는 예측 출력을 수신하는 단계;
    상기 다중의 분기 명령들 중 각 분기 명령에 대해, 상기 예측 출력을 사용하여 상기 각각의 제1 및 제2 마스크들 중에서 각각의 결과적인 마스크를 선택하는 단계;
    각 분기 명령에 대해, 이전의 분기가 후속 분기를 넘어 분기할 것으로 예측되면 상기 후속 분기의 결과적인 마스크를 무효화시키는 단계;
    모든 결과적인 마스크들에 대해 논리 연산을 수행하여 최종 마스크를 생성하는 단계; 및
    상기 최종 마스크에 기초하여, 상기 복수의 명령들로부터 실행을 위한 명령들의 서브세트를 선택하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 명령들의 서브세트를 선택하는 단계는 상기 복수의 명령들에 액세스하는 단계의 하나의 클록 사이클 내에서 수행되는 방법.
  3. 제1항에 있어서,
    상기 명령들의 서브세트를 그의 실행을 위해 실행 유닛들에 공급하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 예측 출력을 수신하는 단계는 분기 예측 유닛으로부터 상기 예측 출력을 수신하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    상기 명령들의 서브세트의 분기 명령들은 조건부 연산들로 축소되는 방법.
  6. 제1항에 있어서,
    상기 논리 연산은 논리곱(AND) 연산인 방법.
  7. 제6항에 있어서,
    모든 각각의 제2 마스크들이 모두 세트된 비트들(all set bits)을 포함하는 방법.
  8. 명령들을 식별하는 시스템으로서,
    다중의 분기 명령들을 포함하는 복수의 명령들에 액세스하는 페치(fetch) 모듈
    을 포함하고;
    상기 다중의 분기 명령들 중 각 분기 명령에 대해, 상기 페치 모듈은 분기가 취해지는 경우에 실행되는 명령들을 나타내는 각각의 제1 마스크 및 상기 분기가 취해지지 않는 경우에 실행되는 명령들을 나타내는 각각의 제2 마스크를 생성하고;
    상기 다중의 분기 명령들 중 각 분기 명령에 대한 각각의 분기 예측을 포함하는 예측 출력이 상기 페치 모듈에 의해 수신되고;
    상기 다중의 분기 명령들 중 각 분기 명령에 대해, 상기 페치 모듈은 상기 예측 출력을 사용하여 상기 각각의 제1 및 제2 마스크들 중에서 각각의 결과적인 마스크를 선택하고;
    각 분기 명령에 대해, 상기 페치 모듈은 이전의 분기가 후속 분기를 넘어 분기할 것으로 예측되는 경우에 상기 후속 분기의 결과적인 마스크를 무효화시키고;
    상기 페치 모듈에 의해 모든 결과적인 마스크들에 대해 논리 연산을 수행하여 최종 마스크를 생성하고;
    상기 최종 마스크에 기초하여, 상기 복수의 명령들로부터 실행을 위한 명령들의 서브세트가 상기 페치 모듈에 의해 선택되는 시스템.
  9. 제8항에 있어서,
    상기 명령들의 서브세트를 선택하는 것은 상기 복수의 명령들에 액세스하는 것의 하나의 클록 사이클 내에서 수행되는 시스템.
  10. 제81항에 있어서,
    상기 명령들의 서브세트를 그의 실행을 위해 실행 유닛들에 공급하는 것을 더 포함하는 시스템.
  11. 제8항에 있어서,
    상기 예측 출력을 수신하는 것은 분기 예측 유닛으로부터 상기 예측 출력을 수신하는 것을 포함하는 시스템.
  12. 제8항에 있어서,
    상기 명령들의 서브세트의 분기 명령들은 조건부 연산들로 축소되는 시스템.
  13. 제8항에 있어서,
    상기 논리 연산은 논리곱 연산인 시스템.
  14. 제13항에 있어서,
    모든 각각의 제2 마스크들이 모두 세트된 비트들을 포함하는 시스템.
  15. 명령들을 식별하는 방법을 구현하는 마이크로프로세서로서,
    마이크로프로세서 파이프라인; 및
    상기 마이크로프로세서 파이프라인에 포함된 페치 모듈
    을 포함하고;
    상기 페치 모듈은,
    다중의 분기 명령들을 포함하는 복수의 명령들에 액세스하고;
    상기 다중의 분기 명령들 중 각 분기 명령에 대해, 분기가 취해지는 경우에 실행되는 명령들을 나타내는 각각의 제1 마스크 및 상기 분기가 취해지지 않는 경우에 실행되는 명령들을 나타내는 각각의 제2 마스크를 생성하고;
    상기 다중의 분기 명령들 중 각 분기 명령에 대한 각각의 분기 예측을 포함하는 예측 출력을 수신하고;
    상기 다중의 분기 명령들 중 각 분기 명령에 대해, 상기 예측 출력을 사용하여 상기 각각의 제1 및 제2 마스크들 중에서 각각의 결과적인 마스크를 선택하고;
    각 분기 명령에 대해, 이전의 분기가 후속 분기를 넘어 분기할 것으로 예측되면 상기 후속 분기의 결과적인 마스크를 무효화시키고;
    모든 결과적인 마스크들에 대해 논리 연산을 수행하여 최종 마스크를 생성하고;
    상기 최종 마스크에 기초하여, 상기 복수의 명령들로부터 실행을 위한 명령들의 서브세트를 선택하는, 마이크로프로세서.
  16. 제15항에 있어서,
    상기 명령들의 서브세트를 선택하는 것은 상기 복수의 명령들에 액세스하는 것의 하나의 클록 사이클 내에서 수행되는, 마이크로프로세서.
  17. 제15항에 있어서,
    상기 명령들의 서브세트를 그의 실행을 위해 실행 유닛들에 공급하는 것을 더 포함하는, 마이크로프로세서.
  18. 제15항에 있어서,
    상기 예측 출력을 수신하는 것은 분기 예측 유닛으로부터 상기 예측 출력을 수신하는 것을 포함하는, 마이크로프로세서.
  19. 제15항에 있어서,
    상기 명령들의 서브세트의 분기 명령들은 조건부 연산들로 축소되는, 마이크로프로세서.
  20. 제15항에 있어서,
    상기 논리 연산은 논리곱 연산인, 마이크로프로세서.
  21. 제20항에 있어서,
    모든 각각의 제2 마스크들이 모두 세트된 비트들을 포함하는, 마이크로프로세서.
  22. 복수의 캐시 라인들을 페치 모듈에 제공하는 방법으로서,
    복수의 캐시 라인들로부터 명령들을 수집하는 단계 - 상기 복수의 캐시 라인들 중 하나는 명령 시퀀스의 시작 캐시 라인을 포함하고, 상기 복수의 캐시 라인들 중 하나는 상기 시작 캐시 라인에 후속하는 후속 캐시 라인을 포함하고, 상기 복수의 캐시 라인들 중 하나는 원거리 타겟(far target) 캐시 라인을 포함함 -;
    실행 시퀀스의 실행 흐름이 상기 시작 캐시 라인으로부터 상기 후속 캐시 라인으로 진행할 것이라는 예측을 수신하면, 실행 흐름이 상기 후속 캐시 라인을 포함하도록 상기 원거리 타겟 캐시 라인을 무시하는 단계; 및
    상기 실행 시퀀스의 실행 흐름이 상기 시작 캐시 라인으로부터 상기 원거리 타겟 캐시 라인으로 진행할 것이라는 예측을 수신하면, 실행 흐름이 상기 원거리 타겟 캐시 라인을 포함하도록 상기 후속 캐시 라인을 무시하는 단계
    를 포함하는 방법.
  23. 제22항에 있어서,
    상기 시작 캐시 라인 및 상기 후속 캐시 라인은 제1 명령 캐시로부터 액세스되고, 상기 원거리 타겟 캐시 라인은 제2 명령 캐시로부터 액세스되는 방법.
  24. 제22항에 있어서,
    상기 시작 캐시 라인, 상기 후속 캐시 라인 및 상기 원거리 타겟 캐시 라인은 동적 분기 예측을 사용하여 상기 명령 시퀀스의 분기들을 명확하게 하는 명령 시퀀스 어셈블러에 제공되는 방법.
  25. 제24항에 있어서,
    실행 흐름이 상기 후속 캐시 라인으로 진행할 것인지 상기 원거리 타겟 캐시 라인으로 진행할 것인지를 제어하기 위한 분기 예측을 생성하기 위해 원거리 분기 예측기(far branch predictor)가 사용되는 방법.
  26. 제22항에 있어서,
    캐시 라인들의 일부들이 함께 연접(concatenate)되어 캐싱 구조들에 저장되고, 상기 캐시 라인들의 일부들은 분기 경계들에서 함께 연접되어 전체 새로운 캐시 라인들을 형성하는 방법.
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