KR20140008853A - Ｆｐｇａ에 기반한 이중화 제어장치 및 이중화 절체 방법 - Google Patents

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Abstract

원전 계측제어 계통에 적용되는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법이 개시된다. 본 발명의 실시예들에 의하면, 이중화된 FPGA 제어장치 중 하나의 FPGA 보드에 장애가 발생하더라도 박동 신호의 전달 여부에 따라 용이하게 장애 여부를 판단하여 이중화 절체를 수행함으로써 다른 하나의 FPGA 보드에 의해 정상적인 동작을 유지시킬 수 있다. 또한, 원자력발전소 계측제어계통에 적용시 아날로그 및 DSP(Digital Signal Processor) 보드와 대체되어 주 연산 기능을 수행할 수 있고, 이중화된 FPGA를 사용함으로써 제어 장치의 이용률이 더욱 향상된다.

Description

ＦＰＧＡ에 기반한 이중화 제어장치 및 이중화 절체 방법{DUAL CONTROL APPARATUS BASED ON FIELD PROGRAMMABLE GATE ARRAY AND DUAL CHANGE METHOD}
본 발명은 원전 계측제어 계통에 적용되는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 관한 것이다.
FPGA(Field Programmable Gate Array) 기술은 산업계에서 많은 용도로 사용되는데, 원자력발전소의 계측제어장비는 아날로그 및 DSP(Digital Signal Processor) 기반의 기술을 사용한다.
한편, 종래 원자력발전소에 사용되었던 아날로그 기반의 계측제어 계통은 부품의 노후화로 인해 보수 및 교체가 요구되었다. 이러한 요구에 대해 기술지원 및 부품조달의 어려움으로 아날로그 기기의 계속 사용에 어려움이 있으며, 종래 원전 계측제어 계통의 유지 및 보수에 어려움을 겪고 있다.
아날로그 기반 계측제어 계통을 교체하기 위해 FPGA 기반 제어기가 개발되었다. FPGA 기반 제어기는 도 1에 도시된 바와 같이, 현장의 제어기능을 구현하기 위해서 현장에서 입력되는 신호를 처리하는 입력보드, 제어기능을 구현하기 위한 FPGA 보드, 현장으로 출력되는 신호를 처리하는 출력보드로 구성된다. 이러한 FPGA 기반 제어기는 소프트웨어로 현장의 제어기능이 구현되므로 현장의 기능을 유연성 있게 구현할 수 있고, 데이터의 전송과 처리, 저장 능력 및 정확도가 아날로그 기반 기술에 비해 매우 우수하다.
이에, 본 발명의 실시예들은 이중화된 백플레인 구조 및 FPGA 구조로 이루어진 제어장치를 구현하여 하나의 FPGA 보드의 구성에 고장 또는 오류가 발생하더라도 이중화된 다른 FPGA 보드가 이를 감지하여 동일한 기능 및 동작을 수행할 수 있도록 한 원전 계측제어 계통에 적용되는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치는, 이중화된 백플레인에 구비된 데이터 버스를 통해 신호를 입력받거나 출력하는 신호 입출력부와; 이중화된 제 1 FPGA 보드 및 제 2 FPGA 보드와; 박동 신호가 인가되지 않으면, 상기 제 2 FPGA 보드가 상기 제 1 FPGA 보드의 기능 및 동작을 수행하도록 전환된 상태에서 이중화 절체를 수행하는 이중화 절체 신호 처리부;를 포함하고, 상기 제 1 FPGA 보드 및 제 2 FPGA 보드 각각은, 원전의 계측제어 계통을 제어하기 위해 주 연산기능을 수행하여 하나 이상의 출력 데이터를 생성하고 주기적으로 박동 신호를 생성하는 FPGA 소자로 구현된 제 1 연산 FPGA와; 상기 제 1 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 상기 제 1 연산 FPGA의 장애 발생 여부를 판단하여 장애 발생시 상기 제 1 연산 FPGA를 정지시키고 제 2 FPGA 보드에 상기 박동 신호를 제공하는 않는 FPGA 소자로 구현된 제 1 감시 FPGA;를 포함하여 이루어지는 것을 특징으로 한다.
일 실시예에서, 상기 이중화 제어장치는, 상기 이중화된 백플레인에 상기 데이터 버스와 독립적으로 구비되고, 상기 제 1 FPGA 보드와 상기 제 2 FPGA 보드 사이에서 상기 박동 신호를 전달하는 박동 신호 전송 버스;를 더 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 이중화된 백플레인의 버스모듈은 각각 32 비트 크기의 이중화된 데이터 버스와 각각 8 비트 크기의 이중화된 박동 신호 전송용 버스를 포함하여 이루어지는 것을 특징으로 한다.
일 실시예에서, 상기 박동 신호의 전송 방식은 SPI(Serial to Parallel Interface) 방식을 사용하는 것을 특징으로 한다.
일 실시예에서, 상기 제 1 감시 FPGA는 상기 제 1 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 일정 시간 상기 박동 신호가 전달되지 않으면 상기 제 1 연산 FPGA의 장애로 판단하여 상기 제2 FPGA 보드에 상기 박동 신호를 제공하지 않는 것을 특징으로 한다.
일 실시예에서, 상기 이중화 제어장치는, 상기 제 1 연산 FPGA, 상기 제 1 감시 FPGA 및 상기 이중화 절체 신호 처리부 중 적어도 하나에 전원을 공급하는 이중화된 전원공급부;를 더 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 제 1 감시 FPGA은, 상기 제 1 감시 FPGA의 내부에 수용되는 감시용 타이머를 더 포함하고, 상기 감시용 타이머는 일정 시간 동안 상기 박동 신호가 입력되지 않으면 제 1 연산 FPGA의 정지신호를 발생시키는 것을 특징으로 한다.
일 실시예에서, 상기 제 1 감시 FPGA은 상기 제 1 연산 FPGA의 정지신호가 발생되면 상기 제 2 FPGA 보드에 상기 박동 신호를 제공하는 않는 것을 특징으로 한다.
일 실시예에서, 상기 이중화 제어장치는, 상기 생성된 출력 데이터에 근거한 신호를 상기 신호 입출력부에 제공하는 신호 처리부; 를 더 포함하고, 상기 제 1 감시 FPGA은 상기 신호와 피드백 신호를 비교하여 상기 신호 입출력부의 오류 또는 장애를 판단하는 자가 진단 기능을 더 구비하는 것을 특징으로 한다.
일 실시예에서, 상기 이중화 제어장치는, 상기 신호 입출력부의 신호를 저장하는 내부 메모리;를 더 포함하고, 상기 제 1 연산 FPGA은 상기 내부 메모리에 저장된 신호를 이용하여 상기 출력 데이터를 생성하는 것을 특징으로 한다.
일 실시예에서, 상기 신호는 아날로그 신호 또는 디지털 신호이고, 상기 신호 입출력부는 원전의 계측제어 계통으로부터 상기 아날로그 신호 또는 디지털 신호를 입력받는 것을 특징으로 한다.
일 실시예에서, 상기 신호는 아날로그 신호 또는 디지털 신호이고, 상기 신호 입출력부는, 상기 아날로그 또는 디지털 신호를 상기 원전의 계측제어 계통에 출력하는 것을 특징으로 한다.
일 실시예에서, 상기 박동 신호에 근거하여 상기 제 1 연산 FPGA의 정상 동작 상태 또는 장애 상태를 표시하는 상태 표시부;를 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 FPGA 보드의 이중화 절체 방법은, 이중화된 백플레인의 데이터버스를 통해 신호를 입력받거나 출력하는 이중화된 FPGA 보드의 이중화 절체 방법으로서, 제 1 FPGA 보드의 제 1 연산 FPGA에 의해 주 연산기능을 수행하고 주기적으로 박동 신호를 출력하는 단계와; 제 1 FPGA 보드의 제 1 감시 FPGA에 의해 상기 제 1 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 상기 감시 결과에 근거하여 상기 제 1 연산 FPGA의 장애 발생 여부를 판단하는 단계와; 상기 제 1 연산 FPGA의 장애 발생시, 상기 제 1 FPGA 보드의 제 1 감시 FPGA는 상기 박동 신호를 상기 제 2 FPGA 보드에 제공하지 않고 상기 제 2 FPGA 보드의 제 2 감시 FPGA에 이중화 절체 개시를 알리는 단계와; 상기 제 2 FPGA 보드의 제 1 연산 FPGA이 상기 제 1 FPGA 보드의 제 1 연산 FPGA의 기능 및 동작을 수행하도록 전환된 상태에서 상기 제 1 FPGA 보드 및 제 2 FPGA 보드의 이중화 절체를 수행하는 단계;를 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 이중화된 백플레인에 독립 구비된 박동 신호 전송용 버스를 통해, 상기 제 1 FPGA 보드 및 제 2 FPGA 보드 사이에 상기 박동 신호를 전달하는 단계;를 더 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 장애 발생 여부를 판단하는 단계는, 일정 시간 동안, 상기 제 1 연산 FPGA로부터 박동 신호가 전달되지 않으면 상기 제 1 연산 FPGA의 장애 발생으로 판단하는 단계인 것을 특징으로 한다.
본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 의하면, 이중화된 FPGA 제어장치 중 하나의 FPGA 보드에 장애가 발생하더라도 박동 신호의 전달 여부에 따라 용이하게 장애 여부를 판단하여 이중화 절체를 수행함으로써 다른 하나의 FPGA 보드에 의해 정상적인 동작을 유지시킬 수 있다.
또한, 본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 의하면, 원자력발전소 계측제어계통에 적용시 DSP(Digital Signal Processor) 보드와 대체가능한 주 연산 기능을 수행할 수 있고 이중화된 FPGA를 사용함으로써 제어 장치의 이용률이 향상된다.
도 1은 원전 계측제어 계통에 적용되는 일반적인 제어 장치의 구성을 보인 블록도;
도 2는 본 발명의 실시예에 따라, FPGA에 기반한 이중화된 제어 장치의 플랫폼 구성을 보인 예시도;
도 3은 본 발명의 실시예에 따라, 이중화된 FPGA 보드간의 신호 송수신 구조를 개략적으로 보인 도면;
도 4는 본 발명의 실시예에 따른 이중화 제어장치에서 단일 FPGA 보드의 세부 구성을 보인 블록도;
도 5는 본 발명의 실시예에 따라 이중화된 백플레인의 구조를 개략적으로 보인 도면;
도 6은 본 발명의 실시예에 따라 FPGA에 기반한 이중화된 제어 장치의 이중화 절체 방법의 예시 흐름도이다.
이하에서는, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따라 원전 계측제어 계통에 적용되는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법을 보다 상세하게 기술한다.
먼저, 본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치는, 이중화된 백플레인에 구비된 데이터 버스를 통해서 신호를 입력받거나 출력하는 신호 입출력부와, 이중화된 제 1 FPGA 보드 및 제 2 FPGA 보드와, 제 1 FPGA 보드로부터 박동신호가 제공되지 않으면, 상기 제 2 FPGA 보드가 상기 제 1 FPGA 보드의 기능 및 동작을 수행하도록 전환된 상태에서 이중화 절체를 수행하는 이중화 절체 신호 처리부를 포함하여 이루어진다.
여기서, 상기 제 1 FPGA 보드 및 제 2 FPGA 보드 각각은 연산 FPGA와 감시 FPGA를 포함하고, 상기 연산 FPGA는 원전의 계측제어 계통을 제어하기 위해 주 연산기능을 수행하여 하나 이상의 출력 데이터를 생성하고 주기적으로 박동 신호를 생성하는 FPGA 소자로 구현되고, 상기 감시 FPGA는 상기 연산 FPGA로부터 전달되는 박동 신호를 감시하여 상기 연산 FPGA의 장애 발생 여부를 판단하고 장애 발생시 상기 제 2 FPGA 보드에 상기 박동 신호를 제공하지 않는 FPGA 소자로 구현되는 것이 바람직하다.
도 2는 본 발명의 실시예에 따라, FPGA(Field Programmable Gate Array)에 기반한 이중화된 제어 장치의 플랫폼 구성을 보인 예시도이다.
이중화된 제어장치(200)는 이중화된 백플레인 버스, 이중화된 전원공급모듈(210), 이중화된 FPGA 제어보드(220), 통신보드(230), 및 복수의 아날로그 및 디지털 입/출력 보드(240)를 포함한다.
이중화된 제어장치(200)에 장착된 FPGA 제어보드(220)는 원전의 계측제어 계통을 제어하기 위한 주 연산기능, 자기진단 기능, 버스모듈 제어 기능, 및 랙(rack) 내부 통신 및 CRC-CCITT 기능을 수행한다. 또한, 상기 FPGA 제어보드(220)은 이중화된 제어장치(200)에 장착된 각 구성들의 고장 또는 오류를 감시하는 감시 기능과 하나의 FPGA 제어보드(220)이 비정상 작동시 이중화 절체 기능을 수행한다.
이중화된 전원공급모듈(210)은 하나의 전원 공급모듈에 오류가 발생하여 전원을 이중화된 제어장치(200)의 구성에 전원을 공급하지 못하게 되면 다른 전원 공급기가 각 구성에 전원을 공급하도록 구현되었다.
도 5는 본 발명의 실시예에 따라 이중화된 백플레인의 구조(100)를 개략적으로 보여준다. 도 5에 도시된 바와 같이, 이중화된 백플레인의 버스는 데이터 버스 및 박동 신호 전송용 버스(10a, 10b)가 각각 이중화된 독립 구조로 이루어진다. 그에 따라 하나의 백플레인 버스에 고장 또는 오류가 발생하여도 다른 하나의 백플레인 버스를 통해 정상 동작이 이루어진다. 실시예에서, 상기 이중화된 백플레인의 데이터 버스는 각각 32비트를 차지하고 상기 이중화된 백플레인의 박동 신호 전송용 버스는 각각 8비트를 차지하는 버스모듈로 구현된다. 또한, 상기 이중화된 데이터 버스와 상기 이중화된 박동 신호 전송용 버스는 각각 하드웨어적으로 독립 구비된다.
이중화된 FPGA 제어보드(220)는 각각 연산 FPGA 및 감시 FPGA을 포함한다. 이때, 상기 연산 FPGA은 원전의 계측제어 계통을 제어하기 위해 주 연산기능을 수행하여 하나 이상의 출력 데이터를 생성하고 또한 주기적으로 박동 신호를 생성한다. 그리고 상기 감시 FPGA은 상기 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 감시 결과 상기 연산 FPGA의 장애 발생 여부를 판단하여 장애 발생 판단시 이중화 절체가 이루어지도록 하기 위해, 상기 박동 신호를 다른 FPGA 제어보드(220)에 제공하지 않는다.
여기서, 상기 연산 FPGA 및 감시 FPGA은 FPGA 소자로 구현되는 것이 바람직하다.
복수의 아날로그 및 디지털 입/출력 보드(240)는 이중화된 백플레인의 데이터 버스를 통해서 신호를 입력받거나 출력한다. 이때, 아날로그 입/출력 보드는 아날로그/디지털 컨버터와 디지털/아날로그 컨버터를 포함하고, 디지털 입/출력 보드은 광 트랜지스터로 구성된다.
또한, 상기 복수의 아날로그 및 디지털 입/출력 보드(240)는 예를 들어 출력되는 전압 신호에 대한 전처리 기능과 후처리 기능을 수행한다. 또한, 상기 복수의 아날로그 및 디지털 입/출력 보드(240)는 자가진단 기능을 포함하고, 이를 위해 각각의 입/출력 채널에 대해 이중화된 회로 및/또는 피드백 회로를 포함한다.
도 3은 본 발명의 실시예에 따라, 이중화된 FPGA 보드간의 신호 송수신 구조를 개략적으로 보인 도면이다. 본 발명에 따른 실시예에서 제1FPGA 보드와 제2FPGA 보드는 각각 동일한 기능을 수행한다. 이때, 어느 하나의 FPGA 보드에 고장 또는 오류가 감지되면 다른 하나의 FPGA 보드가 대체되어 동일한 기능을 수행하고, 고장 또는 오류 감지된 FPGA 보드에 대한 이중화 절체를 수행한다.
이중화된 FPGA 보드간의 신호 송수신은 이중화된 백플레인의 데이터 버스를 통해 이루어진다. 즉, 제 1 FPGA 보드에서 주 연산 기능을 수행하는 연산 FPGA에 의해 생성된 출력 데이터는 신호 처리부(미도시)에서 후 처리되어 신호 입출력부에 제공될 수 있다. 또한, 각 FPGA 보드에서 감시 기능을 수행하는 감시 FPGA는 상기 신호와 피드백 신호를 비교하여 신호 입출력부의 오류 또는 장애 여부를 판단하는 자가 진단 기능도 수행한다.
또한, 이중화된 FPGA 보드는, 어느 하나의 FPGA 보드에 대한 고장 또는 오류를 감지하기 위해 서로 박동 신호를 주고받는다. 보다 구체적으로, 각 FPGA 보드내에서 주 연산 기능을 수행하는 연산 FPGA로부터 주기적으로 생성된 박동 신호가 감시 기능을 수행하는 감시 FPGA로 전달된다. 이때, 주 연산 기능을 수행하는 연산 FPGA에 장애가 발생시 감시 기능을 수행하는 감시 FPGA에 상기 박동 신호가 전달되지 않는데, 일정 시간 동안 박동 신호가 전달되지 않으면, 장애가 발생한 것으로 판단하게 된다.
이와 같은 감시 기능을 수행하기 위해, 감시 기능을 수행하는 감시 FPGA는 감시용 타이머를 내부에 수용할 수 있다. 상기 감시용 타이머는 일정 시간 동안 상기 박동 신호가 입력되지 않으면 연산 FPGA 정지 신호를 발생시킨다. 연산 FPGA가 정지되면, 감시 기능을 수행하는 감시 FPGA는 박동 신호를 생성하지 않고 다른 FPGA 보드가 이중화 절체를 수행하게 한다.
한편, 감시 기능을 수행하는 감시 FPGA에 전달된 박동 신호는 이중화된 백플레인의 박동 신호 전송용 버스를 통해 다른 FPGA 보드에 전달된다. 즉, 이중화된 박동 신호 전송용 버스를 통해서 제1FPGA 보드와 제2FPGA 보드가 주기적으로 박동 신호를 주고 받는다. 일정 시간 동안 다른 FPGA 보드로부터 박동 신호를 전달받지 못하면 상기 기술한 것과 마찬가지로 장애가 발생한 것으로 판단한다.
이때, 장애 발생으로 인한 이중화 절체 기능을 수행하기 위한 신호는 이중화 절체 신호 처리부에서 처리되어 이중화된 박동 신호 전송용 버스를 통해 다른 FPGA 보드에 전달된다. 여기서, 상기 이중화된 박동 신호 전송용 버스는 상기 이중화된 백플레인에 다른 데이터 버스와 독립적으로 구비된다.
실시예에서, 상기 박동 신호의 전송 방식은 바람직하게는 SPI(Serial to Parallel Interface) 방식을 사용한다.
한편, 일정 시간 동안 박동 신호를 전달받지 못한 경우, 감시 기능을 수행하는 감시 FPGA는 장애가 발생한 것으로 판단된 연산 FPGA의 동작을 강제 정지시키는 신호를 전달한다. 이러한 처리 결과는, 이중화 절체 신호 처리부에 전달되고, 상기 이중화 절체 신호 처리부는 전달받은 신호의 오류 여부를 판단하여 다른 FPGA 보드에 이중화 절체 개시 명령을 전송한다. 이때, 상기 이중화 절체 개시 명령은 이중화된 박동 신호 전송용 버스를 통해 이루어질 수 있다.
본 발명에 따른 실시예에서, 이중화된 FPGA 보드 각각은 주 연산기능을 수행함과 동시에, 이하에 도시된 표 1의 자기진단(Self diagnosis)기능을 더 수행한다. 이때, 자기진단기능을 통해 오류가 발생한 경우에는 다른 하나의 이중화된 FPGA 보드에 박동 신호를 제공하지 않음으로써 오류 발생을 알리고, 다른 하나의 이중화된 FPGA 보드는 오류 발생으로 판단되는 FPGA 보드를 대체하여, 동일한 기능 및 출력신호를 생성한다. 이때, 이중화된 FPGA 보드 간에는 상기 기술한 바와 같이, 데이터전송용 데이터버스와는 별개로 독립적으로 구성된 박동신호 전송용 버스를 이중화된 백플레인에 각각 구비한다.
번호
 보드
 진단기능
탐지된 오류
 감지 방법
1 FPGA 보드
 동작 중 FPGA 건전성 감시
 박동신호오류,
연산FPGA 고장
 감시 타이머
2 FPGA 보드,
통신보드		 동작 중
데이터건전성 (CRC-CCITT) 감시
 통신 오류
 순환중복검사(CRC-CCITT) 수행
3 FPGA 보드,
통신보드,
각종 입/출력보드
 동작 중 FPGA 보드 메모리 점검
 메모리 저전력
 보드내의 메모리 저전압감시
4 FPGA 보드
 동작 중 서브랙 내의 각 보드 동작상태 점검
 각 보드로부터 박동신호 및 backplane 통신 비정상 작동(고장)
 FPGA 보드에 의한 각 보드의 박동신호 확인
5 통신보드(CMB)
 동작 중 통신 (Ethernet, RS-422) 및 데이터건전성 (CRC-CCITT)) 감시
 통신 오류 순환중복검사(CRC-CCITT) 수행
이하, 도 4를 참조하여, 이중화 제어장치의 단일 FPGA 보드의 세부 구성을 살펴본다. 도시된 바와 같이, 단일 FPGA 보드는 주 연산기능을 수행하는 연산 FPGA와, 박동 신호에 근거하여 감시기능을 수행하는 감시 FPGA와, 내부 메모리, 버퍼, 정류 필터, 레귤레이터, 변환기(ADC), 컨버터, 다른 FPGA 보드와의 연결을 위한 백플레인, 및 상태 표시부를 포함한다.
내부 메모리는 입력받은 신호에 대한 디지털 값을 저장하고, 연산 FPGA에 의해 생성된 출력 데이터를 저장한다. 또한, 상기 내부 메모리는 메모리의 건전성을 확인할 수 있도록 모든 데이터를 이중으로 저장한다.
상기 연산 FPGA 및 감시 FPGA는 프로그래머블 논리 소자로 구현되어서 다음과 같은 동작을 수행한다.
상기 연산 FPGA는 내부 메모리에 저장된 신호를 이용하여 하나 이상의 출력 데이터를 생성한다. 또한, 상기 연산 FPGA는 생성된 출력 데이터를 내부 메모리에 저장한다. 상기 감시 FPGA는 상기 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 일정 시간 동안 상기 박동 신호가 전달되지 않으면 상기 연산 FPGA에 장애가 발생한 것으로 판단하는 감시 기능을 수행한다. 또한, 상기 감시 FPGA는 장애 발생 판단시 FPGA 보드간의 이중화 절체를 수행한다.
상태 표시부는 입력신호 및 출력신호에 대한 상태를 표시하고, 박동 신호의 전송 여부와 그에 따른 장애 발생 여부를 표시하기 위해 LED를 구비한다. 또, 상기 LED는 입출력 신호에 대한 정상 또는 비정상 상태 박동 신호의 전송 여부, 주 연산 기능을 수행하는 연산 FPGA의 정상 또는 비정상 상태 등을 구별하여 표시할 수 있도록 2 가지 이상의 색을 나타낼 수 있다.
변환기(ADC)와 컨버터는, 입력받거나 출력되는 아날로그 신호 및/또는 디지털 신호를 처리한다.
이하에서는, 도 6을 참조하여, 본 발명의 실시예에 따른 이중화된 제어 장치의 이중화 절체 방법의 예시 과정을 기술한다. 여기서, 본 발명의 실시예에 따른 이중화된 제어 장치는 이중화된 백플레인 구조에 독립 구비된 데이터 버스를 통해 하나 이상의 신호를 주고 받도록 구현되어, 하나의 백플레인 데이터 버스가 고장난 경우에도 다른 하나의 백플레인에 의해 정상 동작이 이루어진다.
먼저, 제 1 FPGA 보드의 제 1 연산 FPGA에 의해 주 연산기능을 수행하고 주기적으로 박동 신호를 출력한다(S10). 그런 다음, 제 1 FPGA 보드의 감시 FPGA에 의해 연산 FPGA로부터 전달되는 박동 신호를 감시한다(S20). 감시 결과, 상기 제 1 FPGA 보드의 연산 FPGA의 장애 발생 여부를 판단한다(S30). 구체적으로, 예를 들어 상기 연산 FPGA로부터 감시 FPGA에 일정 시간 동안 박동 신호가 전달되지 않으면 상기 연산 FPGA에 장애가 발생한 것으로 판단할 수 있다. 또한, 실시예에서, 상기 제 1 FPGA 보드 및 제 2 FPGA 보드 간의 박동 신호의 전송은 이중화된 백플레인에 독립적으로 구비된 박동 신호 전송용 버스를 통해서 이루어진다.
단계(S30)에서의 판단 결과, 상기 제 1 FPGA 보드의 연산 FPGA에 장애가 발생한 경우, 상기 제 1 FPGA 보드의 감시 FPGA는 상기 연산 FPGA를 정지시키고 상기 박동 신호를 상기 제 2 FPGA에 제공하지 않으며 제 2 FPGA 보드의 감시 FPGA에 이중화 절체 개시를 알린다(S40).
이중화 절체 개시 명령을 받은 제 2 FPGA 보드의 감시 FPGA는 상기 제 2 FPGA 보드의 연산 FPGA가 상기 제 1 FPGA 보드의 연산 FPGA의 기능 및 동작을 수행하도록 전환된 상태에서 상기 제 1 FPGA 보드 및 제 2 FPGA 보드의 이중화 절체를 수행한다(S50).
이상에서 설명한 바와 같이, 본 발명의 실시 예들에 따른 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 의하면, 이중화된 FPGA 제어장치 중 하나의 FPGA 보드에 장애가 발생하더라도 박동 신호의 전달 여부에 따라 용이하게 장애 여부를 판단하여 이중화 절체를 수행함으로써 다른 하나의 FPGA 보드에 의해 정상적인 동작을 유지시킬 수 있다. 또한, 원자력발전소 계측제어계통에 적용시 아날로그 및 DSP(Digital Signal Processor) 보드와 대체되어 주 연산 기능을 수행할 수 있고 이중화된 FPGA를 사용함으로써 제어 장치의 이용률이 더욱 향상될 수 있다.
나아가, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200 - 이중화된 FPGA 플랫폼 구조 210 - 이중화된 전원공급모듈
220 - 이중화된 FPGA 제어보드 230 - 통신보드
240 - 신호 입/출력 보드

Claims (16)

  1. 이중화된 백플레인에 구비된 데이터 버스를 통해 신호를 입력받거나 출력하는 신호 입출력부;
    이중화된 제 1 FPGA 보드 및 제 2 FPGA 보드; 및
    박동 신호가 인가되지 않으면, 상기 제 2 FPGA 보드가 상기 제 1 FPGA 보드의 기능 및 동작을 수행하도록 전환된 상태에서 이중화 절체를 수행하는 이중화 절체 신호 처리부;를 포함하고,
    상기 제 1 FPGA 보드 및 제 2 FPGA 보드 각각은,
    원전의 계측제어 계통을 제어하기 위해 주 연산기능을 수행하여 하나 이상의 출력 데이터를 생성하고 주기적으로 박동 신호를 생성하는 FPGA 소자로 구현된 제 1 연산 FPGA; 및
    상기 제 1 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 상기 제 1 연산FPGA의 장애 발생 여부를 판단하여 장애 발생시 제 1 연산 FPGA를 정지시키고 제 2 FPGA 보드에 상기 박동 신호를 제공하는 않는 FPGA 소자로 구현된 제 1 감시 FPGA;를 포함하여 이루어지는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  2. 제 1 항에 있어서,
    상기 이중화된 백플레인에 독립 구비되고, 상기 제 1 FPGA 보드와 상기 제 2 FPGA 보드 사이에서 상기 박동 신호를 전송하는 박동 신호 전송용 버스;를 더 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  3. 제 1 항에 있어서,
    상기 제 1 감시 FPGA는 상기 제 1 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 일정 시간 상기 박동 신호가 전달되지 않으면 상기 제 1 연산 FPGA의 장애로 판단하여 상기 제2 FPGA 보드에 상기 박동 신호를 제공하지 않는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  4. 제 2 항에 있어서,
    상기 이중화된 백플레인의 버스모듈은 각각 32 비트 크기의 이중화된 데이터 버스와 각각 8 비트 크기의 이중화된 박동 신호 전송용 버스를 포함하여 이루어지는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  5. 제 2 항에 있어서,
    상기 박동 신호의 전송 방식은 SPI(Serial to Parallel Interface) 방식을 사용하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  6. 제 1 항에 있어서,
    상기 신호 입출력부, 상기 제 1 연산 FPGA, 상기 제 1 감시 FPGA 및 상기 이중화 절체 신호 처리부 중 적어도 하나에 전원을 공급하는 이중화된 전원공급부;를 더 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  7. 제 1 항에 있어서,
    상기 제 1 감시 FPGA은, 상기 제 1 감시 FPGA의 내부에 수용되는 감시용 타이머를 더 포함하고,
    상기 감시용 타이머는 일정 시간 동안 상기 박동 신호가 입력되지 않으면 상기 제 1 연산 FPGA의 정지신호를 발생시키는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  8. 제 7 항에 있어서,
    상기 제 1 감시 FPGA은 상기 제 1 연산 FPGA의 정지신호가 발생되면 상기 제 2 FPGA 보드에 상기 박동 신호를 제공하는 않는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  9. 제 1 항에 있어서,
    상기 생성된 출력 데이터에 근거한 신호를 상기 신호 입출력부에 제공하는 신호 처리부; 를 더 포함하고,
    상기 제 1 감시 FPGA은 상기 신호와 피드백 신호를 비교하여 상기 신호 입출력부의 오류 또는 장애를 판단하는 자가 진단 기능을 더 구비하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  10. 제 1 항에 있어서,
    상기 신호 입출력부의 신호를 저장하는 내부 메모리;를 더 포함하고,
    상기 제 1 연산 FPGA은 상기 내부 메모리에 저장된 신호를 이용하여 상기 출력 데이터를 생성하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  11. 제 1 항에 있어서,
    상기 신호는 아날로그 신호 또는 디지털 신호이고,
    상기 신호 입출력부는 원전의 계측제어 계통으로부터 상기 아날로그 신호 또는 디지털 신호를 입력받는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  12. 제 1 항에 있어서,
    상기 신호는 아날로그 신호 또는 디지털 신호이고,
    상기 신호 입출력부는, 상기 아날로그 또는 디지털 신호를 상기 원전의 계측제어 계통에 출력하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  13. 제 1 항에 있어서,
    상기 박동 신호에 근거하여 상기 제 1 연산 FPGA의 정상 동작 상태 또는 장애 상태를 표시하는 표시부;를 더 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  14. 이중화된 백플레인의 데이터버스를 통해 신호를 입력받거나 출력하는 이중화된 FPGA 보드의 이중화 절체 방법에 있어서,
    제 1 FPGA 보드의 제 1 연산 FPGA에 의해 주 연산기능을 수행하고 주기적으로 박동 신호를 출력하는 단계;
    제 1 FPGA 보드의 제 1 감시 FPGA에 의해 상기 제 1 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 상기 감시 결과에 근거하여 상기 제 1 연산 FPGA의 장애 발생 여부를 판단하는 단계;
    상기 제 1 연산 FPGA의 장애 발생시, 상기 제 1 FPGA 보드의 제 1 감시 FPGA는 상기 박동 신호를 상기 제 2 FPGA 보드에 제공하지 않고 상기 제 2 FPGA 보드의 제 2 감시 FPGA에 이중화 절체 개시를 알리는 단계;
    상기 제 2 FPGA 보드의 제 1 연산 FPGA이 상기 제 1 FPGA 보드의 제 1 연산 FPGA의 기능 및 동작을 수행하도록 전환된 상태에서 상기 제 1 FPGA 보드 및 제 2 FPGA 보드의 이중화 절체를 수행하는 단계;를 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 절체 방법.
  15. 제14 항에 있어서,
    상기 이중화된 백플레인에 독립 구비된 박동 신호 전송용 버스를 통해, 상기 제 1 FPGA 보드 및 제 2 FPGA 보드 사이에 상기 박동 신호를 전달하는 단계;를 더 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 절체 방법.
  16. 제14 항에 있어서,
    상기 장애 발생 여부를 판단하는 단계는,
    일정 시간 동안, 상기 제 1 연산 FPGA로부터 박동 신호가 전달되지 않으면 상기 제 1 연산 FPGA의 장애 발생으로 판단하는 단계인 것을 특징으로 하는,
    FPGA에 기반한 이중화 절체 방법.
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