KR100606888B1 - 이동통신 시스템에서 디지털 송수신기 보드 제어 이중화장치 및 방법 - Google Patents

이동통신 시스템에서 디지털 송수신기 보드 제어 이중화장치 및 방법 Download PDF

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Abstract

본 발명은 상위 제어 보드 및 다른 디지털 송수신기 보드(Digital Tranceiver Board)로부터 제어 정보를 수신하고, 상기 제어 정보에 따라 프로세서와 독립적으로 디지털 송수신기 보드를 제어할 수 있는 컨트롤 에프피지에이(Control FPGA)와, 상기 상위 제어 보드로부터 제어 신호를 수신하여 상기 디지털 송수신기 보드를 제어하고, 디지털 송수신기 보드의 상태 정보를 상기 상위 제어 보드로 전송하는 프로세서를 포함하여 이루어지는 디지털 송수신기 보드 제어 이중화 장치에 관한 것으로써, 디지털 송수신기 보드 제어에 있어서 프로세서와 FPGA(Field Programable Gate Array)를 연동하여 구현함으로써 프로세서의 오류로 인한 장애변화에 보다 능동적으로 대처할 수 있도록 하는 효과가 있다.
디지털 송수신기 보드, 컨트롤 FPGA, HDLC, 연동 제어

Description

이동통신 시스템에서 디지털 송수신기 보드 제어 이중화 장치 및 방법{Apparatus and Method to Duplicate Controlling Digital Tranceiver Board in Mobile Communication System}
도 1 은 종래 기술에 따른 시스템의 디지털 송수신기 보드(Digital Tranceiver Board)를 나타낸 일실시예 구성도.
도 2 는 본 발명에 따른 디지털 송수신기 보드(Digital Tranceiver Board)의 제어부 구조를 나타낸 일실시예 구성도.
도 3 은 본 발명에 따른 상위 제어보드와 디지털 송수신기 보드간의 제어 구조를 나타낸 일실시예 구성도.
본 발명은 이동 통신 기지국에 구비된 디지털 송수신기 보드 제어 이중화 장치 및 방법에 관한 것으로써, 더욱 상세하게는 프로세서 및 컨트롤 FPGA 를 이용하여 디지털 송수신기 제어를 이중화하는 장치 및 이를 이용한 디지털 송수신기 보드 제어 이중화 방법에 관한 것이다.
도 1 은 종래 기술에 따른 시스템의 디지털 송수신기 보드(Digital Tranceiver Board)를 나타낸 일실시예 구성도이다. 프로세서는 컨트롤 FPGA(Field Programable Gate Array)와 주소(Address), 데이터(Data), 제어(Control) 신호 등을 주고받으며, 상위 제어 보드와 직렬 통신 제어기(Serial Communications Controllers; 이하 'SCC') 포트를 통하여 연결되어 있다. 한편, 컨트롤 FPGA의 입출력(I/O)을 통하여 중요 알람(alarm)신호 전달을 위한 신호라인이 연결되어 있으며, 리셋(Reset), 홀드(Hold)와 같은 제어 신호를 수신하기 위한 신호 라인이 연결되어 있다. 프로세서는 컨트롤 FPGA를 통하여 보드 내의 하드웨어를 제어한다.
디지털 송수신기 보드(Digital Tranceiver Board)의 프로세서는 컨트롤 FPGA에 연결된 주소, 데이터, 및 제어 신호를 이용하여 외부와 연결된 신호라인의 제어를 수행하고, 컨트롤 FPGA가 수집한 보드내의 알람(alarm) 정보를 읽어 보드동작에 필요한 주변 하드웨어들의 초기화 및 제어를 수행하게 된다. 또한, 상위 제어보드와 SCC포트를 통한 상위 데이터 링크 제어(High-level Data Link Control; 이하 'HDLC') 프로토콜을 이용하여 보드 초기화 및 동작에 필요한 시스템 정보 등 제어정보를 수신하고 보드의 상태 정보를 송신하게 된다.
최대 4FA 3 섹터(Sector)를 수용하는 시스템을 기준으로 하면, 디지털 송수신기 보드는 최대 4FA 1 섹터(Sector)를 수용하여 활성 모드(Active Mode)로 동작한다. 이 경우, 실제 신호를 송수신하고 있는 3 장의 디지털 송수신기 보드와 1 장의 디지털 송수신기 보드로 이루어지는데, 1 장의 디지털 송수신기 보드는 활성 모드로 동작하는 3 장의 디지털 송수신기 보드에 오류가 발생할 경우를 대비한 것이다.
상위 제어보드는 디지털 송수신기 보드에 HDLC 통신을 이용하여 4 장의 디지털 송수신기 보드의 상태를 순차적으로 수신하여 활성 모드로 동작중인 디지털 송수신기 보드에 이상이 있는지 여부를 판단한다. 그 결과, 이상이 발생하였을 경우 대기 모드(Standby Mode)에 있는 디지털 송수신기 보드에 오류가 발생한 디지털 송수신기 보드의 정보를 전송하고 동작시킴으로서 시스템 동작에 이상이 없도록 이중화를 수행한다.
또한, 각각의 디지털 송수신기 보드 내의 프로세서에 의해 제어된 중요 알람신호를 수신하여 이중화를 수행하기도 한다. 종래 기술에 따르면, 상위 제어보드가 HDLC 통신을 이용하여 순차적으로 상태정보를 수신하여 디지털 송수신기 보드의 이상유무를 판단하고, 디지털 송수신기 보드에 구비된 프로세서의 제어에 의해 중요 알람 정보를 수신하여 이중화를 수행한다.
그러나, 현재의 시스템 구조는 디지털 송수신기 보드의 제어 프로세서에 문제가 발생하였을 경우에 상위 제어보드가 이를 판단하는데 상당한 시간이 소요되거나 이를 감지하지 못하된다. 그래서, 디지털 송수신기 보드의 프로세서가 HDLC 통신 라인에 문제를 일으킬 경우 상위 제어보드는 문제가 발생한 디지털 송수신기 보드를 진단하지 못할 뿐만 아니라, 다른 정상적인 디지털 송수신기 보드의 통신도 수행할 수 없어 이중화 동작을 수행하지 못하고, 시스템 동작에 치명적인 문제를 발생시킬 수 있다. 또한 심각하지 않은 프로세서 오류시에도 디지털 송수신기 보드 전체를 리셋하지 않으면 보드의 상태를 정상으로 복원을 할 수 없고, 이로 인하여 시스템 정상화에 보다 많은 시간이 소요되는 문제점이 있었다.
본 발명은, 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 기지국에 구비된 디지털 송수신기 보드의 이중화를 구현함에 있어서, 프로세서와 FPGA(Field Programable Gate Array)를 연동하여 구현함으로써 프로세서의 오류로 인한 장애변화에 보다 능동적으로 대처할 수 있도록 하는 디지털 송수신기 보드 이중화 장치 및 이를 이용한 디지털 송수신기 보드 이중화 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 상위 제어 보드 및 다른 디지털 송수신기 보드(Digital Tranceiver Board)로부터 제어 정보를 수신하고, 상기 제어 정보에 따라 프로세서와 독립적으로 디지털 송수신기 보드를 제어할 수 있는 컨트롤 에프피지에이(Control FPGA)와 상기 상위 제어 보드로부터 제어 신호를 수신하여 상기 디지털 송수신기 보드를 제어하고, 디지털 송수신기 보드의 상태 정보를 상기 상위 제어 보드로 전송하는 프로세서를 포함하여 이루어지는 디지털 송수신기 보드 제어 이중화 장치를 제공한다.
또한 상기의 목적을 달성하기 위한 본 발명은 컨트롤 에프피지에이(Control FPGA)가 상위 제어 보드로부터 제어 정보를 수신하여 제어 레지스터에 저장하는 단계와 프로세서가 정상적으로 동작하는지 여부를 주기적으로 검사하는 단계와 상기 프로세서가 정상 동작 하는 경우에는 상기 제어 정보에 따라 디지털 송수신기 보드(Digital Tranceiver Board) 제어를 이중화 하는 단계를 포함하는 디지털 송수신기 보드 제어 다중화 방법을 제공한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2 는 본 발명에 따른 디지털 송수신기 보드(Digital Tranceiver Board)의 제어부 구조를 나타낸 일실시예 구성도이다. 도 2 를 참조하면, 프로세서는 컨트롤 FPGA(Field Programable Gate Array)와 주소(Address), 데이터(Data), 제어(Control) 신호로 연결되어 있으며, 프로세서의 동작을 알려주는 활성(Active) 신호 라인과 프로세서의 초기화를 수행할수 있는 리셋(Reset) 신호 라인이 연결되어 있다. 또한, 프로세서는 상위 제어보드와 SCC(Serial Communications Controllers) 포트를 통하여 연결되어 있고, 컨트롤 FPGA의 입출력(I/O)를 통하여 중요 알람신호 전달을 위한 신호라인이 연결되어 있다. 한편, 리셋(Reset), 홀드(Hold)와 같은 제어 신호를 수신하기 위한 신호 라인이 연결되어 있다.
컨트롤 FPGA는 프로세서와는 별도로 상위 제어보드와 상태 및 제어 정보를 송수신할 수 있도록 요청(Req), 수신확인(Ack), 데이터(Data), 클럭(Clock), 이네이블(Enable)등의 신호라인이 다른 디지털 송수신기 보드와 상위 제어부와 연결되어 있다.
디지털 송수신기 보드와 디지털 송수신기 보드간, 디지털 송수신기 보드와 상위 제어보드와 공통으로 연결된 요청(Req), 수신확인(Ack), 데이터(Data), 클럭(Clock), 이네이블(Enable)등 신호 라인은 프로세서와는 별개로 보드의 상태를 상위 제어보드에 전달하고, 상위 제어보드로부터 오는 제어 신호를 수신하는데 사 용된다.
상위 제어보드는 이들 신호라인의 주(Master)보드가 되고, 디지털 송수신기 보드는 이들 신호라인의 종속(Slave)보드가 되어 데이터를 송수신하게 된다. 주(Master)보드가 데이터를 전송할때는 다른 보드로부터 신호가 전송되고 있지 않음을 확인한 후 이네이블(Enable)로 유효 데이터가 신호라인에 있음을 알리고, 약속된 클럿신호에 출력한다. 그리고, 이 신호에 동기를 맞추어 데이터를 전송하고, 종속(Slave)보드는 입력된 신호를 클럭에 동기하여 수신하여 신호초기에 전송되는 보드 식별자(Board ID)신호를 확인하다. 그리고, 미리 약속된 자신의 보드 식별자(Board ID)와 일치하는 신호는 수신하여 제어 레지스터(Control Register)에 저장하고, 일치하지 않는 신호는 버리게 된다.
이렇게 제어 레지스터(Control Regiter)에 저장된 신호는 프로세서가 정상동작할 때는 디지털 송수신기 보드의 제어 이중화에 이용되고, 프로세서 오류발생시에는 보드제어 신호로 사용된다. 프로세서의 이상 유무 판단은 프로세서와 연결된 활성화(Active) 신호로 한다.
제어 종속(Slave)보드가 데이터를 전송할때는 먼저 주(Master)보드에 요청(Req)신호를 전송하여 데이터를 전송하려 함을 주(Master)보드에 알린다. 그리고, 요청(Req) 신호를 수신한 주(Master)보드는 다른 요청(Req)신호와 중복되지 않도록 먼저 요청(Req)신호를 보낸 종속(Slave)보드에 우선권을 줌으로써 순차적으로 수신 확인(Ack)신호를 전달한다. 그러면, 수신 확인(Ack) 신호를 받은 종속(Slave)보드는 이네이블(Enable)로 유효 데이터가 신호라인에 있음을 알리고 약속된 클럭(Clcok)신호에 동기를 맞추어 데이터를 전송한다. 이때 수신한 신호는 주(Master)보드가 신호를 보낼 때와 마찬가지로 신호초기에 전송되는 보드 식별자(Board ID) 신호를 확인하여 미리 약속된 자신의 보드 식별자와 일치하면 신호를 수신하고, 일치하지 않으면 신호를 버리게 된다.
상기한 바와 같이, 본 발명에 따른 디지털 송수신기 보드 제어 방법은 프로세서에 무관하게 상태 및 제어 데이터를 송수신함으로써 프로세서에 영향을 받지 않고 보드 상태를 상위 제어 보드에 전달하여 상태 및 제어 신호의 신뢰성을 높일수 있다. 또한, 상위 제어 보드로부터 제어 신호를 수신함으로써 디지털 송수신기 보드의 프로세서에 오류가 발생하여 보드의 이상유무 확인이 불가능하거나, 프로세서가 HDLC 신호라인을 이상 점유하고 있을 때에도 다른 하드웨어에 영향을 주지 않고 프로세서를 리셋할 있도록 한다. 한편, 상태와 제어를 수행함으로써 장애발생시 신속하게 시스템의 복구하고, 다른 정상적인 보드에 영향을 최소화 함으로 인하여 시스템의 신뢰성을 향상하고 보다 정확한 상태확인이 가능하다.
디지털 송수신기 보드의 프로세서는 컨트롤 FPGA간에 연결된 활성 신호라인을 통하여 컨트롤 FPGA에 주기적인 신호를 전송하여 컨트롤 FPGA가 프로세서를 감시할 수 있도록 한다. 또한, 프로세서가 정지(Halt)되거나 프로그램이 멈추는 경우 컨트롤 FPGA는 활성 신호 라인을 통하여 이를 감지하고 상위 프로세서에 이를 보고하게 된다.
이는 통해 프로세서의 문제 발생시 이를 즉시 상위 제어보드로 알리게 하여 상위 제어보드가 신속하게 시스템의 기능을 정상화 하도록 도와주게 된다. 또한 상 위 제어보드로부터 컨트롤 FPGA와 연결된 신호라인으로부터 디지털 송수신기 보드의 프로세서 리셋신호를 수신하게 되면 컨트롤 FPGA는 프로세서와 디지털 송수신기 보드와 연결된 알람 및 상태 신호연결을 분리하고 프로세서에 리셋신호를 전달하여 보드하드웨어에 영향을 주지않고 프로세서만 재시동되게 하여 보다 빠른시간에 디지털 송수신기 보드의 상태를 정상화 할수 있다.
디지털 송수신기 보드의 제어 프로세서에 문제가 발생하였을 경우에 디지털 송수신기 보드내의 컨트롤 FPGA가 이를 즉시 감지하여 상위 제어보드에 전달함으로 오류에 대한 신속한 조치가 가능하고, 상태정보를 컨트롤 FPGA를 통해 추가로 수집함으로써 잘못된 정보전달로 인해 발생할 수 있는 오동작을 사전에 차단할 수 있다.
또한, 심각하지 않은 프로세서 오류시 디지털 송수신기 보드 전체를 리세(Reset)하지 않고 컨트롤 FPGA가 이를 확인하고 상위제어보드에 전달하여 상위제어 보드의 제어에 따라 디지털 송수신기 보드의 다른 하드웨어에 영향없이 프로세서의 리셋(Reset)을 수행하여 빠른시간에 프로세서의 상태를 정상으로 복원을 할 수 있으며, 프로세서가 동작하지 않는 상태에서도 상위 제어보드에서 디지털 송수신기 보드의 컨트롤 FPGA를 직접 제어하여 상태정보 확인이나 제어신호 전달과 같은 작업을 수행하여 시스템의 신뢰성을 향상 할 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것 이 아니다.
상기와 같이 본 발명은 디지털 송수신기 보드 제어에 있어서, 프로세서와 FPGA(Field Programable Gate Array)를 연동하여 구현함으로써 프로세서의 오류로 인한 장애변화에 보다 능동적으로 대처할 수 있도록 하는 효과가 있다.

Claims (7)

  1. 상위 제어 보드 및 다른 디지털 송수신기 보드(Digital Tranceiver Board)로부터 제어 정보를 수신하고, 상기 제어 정보에 따라 프로세서와 독립적으로 디지털 송수신기 보드를 제어할 수 있는 컨트롤 에프피지에이(Control FPGA);
    상기 상위 제어 보드로부터 제어 신호를 수신하여 상기 디지털 송수신기 보드를 제어하고, 디지털 송수신기 보드의 상태 정보를 상기 상위 제어 보드로 전송하는 프로세서
    를 포함하여 이루어지는 디지털 송수신기 보드 제어 이중화 장치.
  2. 제 1 항에 있어서,
    상기 컨트롤 에프피지에이는,
    상기 프로세서로부터 주기적으로 작동 신호를 수신하여 상기 프로세서의 정상 동작 상태를 감시하고, 정상적으로 작동 하지 않는 경우 상기 프로세서를 리셋 시키는 신호를 전송하는 기능을 더 포함하는 것을 특징으로 하는 디지털 송수신기 보드 제어 다중화 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤 에프피지에이는,
    상기 상위 제어 보드로부터 프로세서 리셋 명령이 있는 경우에는 상기 디지 털 송수신기 보드에 연결된 신호 연결을 해제하고, 리셋 신호를 상기 프로세서에 전송하는 기능을 더 포함하는 것을 특징으로 하는 디지털 송수신기 보드 제어 다중화 장치.
  4. 컨트롤 에프피지에이(Control FPGA)가 상위 제어 보드로부터 제어 정보를 수신하여 제어 레지스터에 저장하는 단계;
    프로세서가 정상적으로 동작하는지 여부를 주기적으로 검사하는 단계; 및
    상기 프로세서가 정상 동작 하는 경우에는 상기 제어 정보에 따라 디지털 송수신기 보드(Digital Tranceiver Board) 제어를 이중화 하는 단계
    를 포함하는 디지털 송수신기 보드 제어 다중화 방법.
  5. 제 4 항에 있어서,
    상기 프로세서가 정상 동작 하지 않는 경우에는 상기 프로세서와 독립적으로 상기 제어 정보에 따라 상기 디지털 송수신기 보드를 제어하는 단계를 더 포함하는 디지털 송수신기 보드 제어 다중화 방법.
  6. 제 4 항에 있어서,
    상기 프로세서 정상 동작 여부를 검사하는 단계는,
    상기 프로세서로부터 작동 신호를 주기적으로 수신함으로써 검사하는 것을 특징으로 하는 디지털 송수신기 보드 제어 다중화 방법.
  7. 제 4 항에 있어서,
    상기 컨트롤 에프피지에이(Control FPGA)가 상위 제어 보드로부터 프로세서 리셋 명령을 수신하는 단계;
    상기 디지털 송수신기 보드에 연결된 신호 연결을 해제하는 단계; 및
    상기 프로세서에 상기 수신된 리셋 명령을 전송하는 단계
    를 더 포함하는 디지털 송수신기 보드 제어 다중화 방법.
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