KR101379818B1 - 자기진단 기능을 포함하는 ｆｐｇａ에 기반한 이중화 제어장치 및 이중화 절체 방법 - Google Patents

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Abstract

원전 계측제어 계통에 적용되는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법이 개시된다. 본 발명의 실시예들에 의하면, 이중화된 FPGA 제어장치 중 하나의 FPGA 보드에 장애가 발생한 경우에도 박동 신호의 수신 여부에 따라 장애 발생을 용이하게 감지하여 이중화된 다른 FPGA 보드가 이중화 절체를 수행함으로써 정상적인 동작을 유지할 수 있고, 일정 시간 동안 박동 신호를 제공하지 않은 FPGA 보드에는 전원의 흐름을 차단시킴으로써 안정성을 높일 수 있다.

Description

자기진단 기능을 포함하는 ＦＰＧＡ에 기반한 이중화 제어장치 및 이중화 절체 방법{DUAL CONTROL APPARATUS HAVING SELF DIAGNOSIS FUNCTION BASED ON FIELD PROGRAMMABLE GATE ARRAY AND DUAL CHANGE METHOD}
본 발명은 원전 계측제어 계통에 적용되는 자기진단 기능을 포함하는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 관한 것이다.
FPGA(Field Programmable Gate Array) 기술은 산업계에서 많은 용도로 사용되는데, 원자력발전소의 계측제어장비는 아날로그 및 DSP(Digital Signal Processor) 기반의 기술을 사용한다.
한편, 종래 원자력발전소에 사용되었던 아날로그 기반의 계측제어 계통은 부품의 노후화로 인해 보수 및 교체가 요구되었다. 이러한 요구에 대해 기술지원 및 부품조달의 어려움으로 아날로그 기기의 계속 사용에 어려움이 있으며, 종래 원전 계측제어 계통의 유지 및 보수에 어려움을 겪고 있다.
아날로그 기반 계측제어 계통을 교체하기 위해 FPGA 기반 제어기가 개발되었다. FPGA 기반 제어기는 도 1에 도시된 바와 같이, 현장의 제어기능을 구현하기 위해서 현장에서 입력되는 신호를 처리하는 입력보드, 제어기능을 구현하기 위한 FPGA 보드, 현장으로 출력되는 신호를 처리하는 출력보드로 구성된다. 이러한 FPGA 기반 제어기는 소프트웨어로 현장의 제어기능이 구현되므로 현장의 기능을 유연성 있게 구현할 수 있고, 데이터의 전송과 처리, 저장 능력 및 정확도가 아날로그 기반 기술에 비해 매우 우수하다.
이에, 본 발명의 실시예들은 이중화된 FPGA 보드 내의 FPGA들이 정상적으로 기능하는지를 서로 감시하고 고장 또는 오류 발생시 인가되는 전원을 차단하고 이중화된 다른 FPGA 보드가 이를 감지하여 동일한 기능 및 동작을 수행할 수 있도록 한 원전 계측제어 계통에 적용되는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치는, 이중화된 백플레인의 데이터 버스 또는 박동신호 전송용 버스를 통해 신호를 입력받거나 출력하는 신호 입출력부와; 상기 입력받은 신호를 이용하여 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고 주기적으로 박동 신호를 생성하는 제 1 연산 FPGA와, 상기 박동 신호를 수신하여 상기 제 1 연산 FPGA의 상태를 감시하고 장애 발생시 상기 제 1 연산 FPGA으로의 전원 차단 신호를 생성하는 제 1 감시 FPGA를 포함하는 제 1 FPGA 보드와; 상기 제 1 감시 FPGA로부터 수신되는 박동 신호를 감시하여 일정 시간 동안 상기 박동 신호가 수신되지 않으면, 이중화 절체 신호를 생성하는 제 2 감시 FPGA와, 상기 이중화 절체 신호가 수신되면 상기 제 1 연산 FPGA와 동일한 기능 및 동작을 수행하도록 전환하고 상기 제 2 감시 FPGA에 주기적으로 박동 신호를 제공하는 제 2 연산 FPGA를 포함하는 제 2 FPGA 보드와; 상기 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 전원의 흐름을 차단하는 전원차단부; 를 포함하여 이루어진다.
일 실시예에서, 상기 전원차단부는, 상기 제 1 감시 FPGA로부터 생성되는 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 상기 제 1 연산 FPGA로의 전원의 흐름을 차단하는 제1스위치와; 상기 제 1 연산 FPGA로부터 생성되는 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 상기 제 1 감시 FPGA로의 전원의 흐름을 차단하는 제2스위치; 를 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 신호 입출력부는, 이중화된 구조이고, 원전의 계측제어 계통으로부터 아날로그 신호나 디지털 신호를 입력받고, 상기 제 1 연산 FPGA 또는 제 2 연산 FPGA로부터 제공되는 아날로그 신호나 디지털 신호를 다른 이중화 FPGA 보드에 출력하는 것을 특징으로 한다.
일 실시예에서, 상기 제 1 연산 FPGA는, 상기 신호 입출력부에 입력된 신호를 이용하여 상기 주 연산기능을 수행하고, 수행 결과 출력되는 하나 이상의 데이터 신호를 상기 신호 입출력부에 제공하는 것을 특징으로 한다.
일 실시예에서, 상기 제 2 감시 FPGA는 내부에 수용되는 감시용 타이머를 더 포함하고, 상기 감시용 타이머는 일정 시간 동안 상기 박동 신호가 입력되지 않으면 제 2 연산 FPGA 정지신호를 발생시키는 것을 특징으로 한다.
일 실시예에서, 상기 제 2 감시 FPGA는 상기 제 1 감시 FPGA로부터 상기 박동 신호가 전달되지 않으면 상기 제 1 FPGA 보드에 장애가 발생한 것으로 판단하고, 상기 이중화 절체 신호를 생성하여 상기 제 2 연산 FPGA에 출력하는 것을 특징으로 한다.
일 실시예에서, 상기 이중화 제어장치는, 상기 박동 신호의 수신여부에 따라, 상기 제 1 연산 FPGA의 정상 동작 상태 또는 장애 상태를 표시하는 상태 표시부;를 더 포함하는 것을 특징으로 한다.
일 실시예에서, 이중화 제어 장치는, 상기 이중화된 백플레인에 독립적으로 구비되고, 상기 제 1 FPGA 보드와 상기 제 2 FPGA 보드 사이에서 상기 박동 신호를 전송하는 이중화된 박동 신호 전송용 버스; 를 더 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 박동 신호의 전송 방식은 SPI(Serial to Parallel Interface) 방식을 사용을 사용하는 것을 특징으로 한다.
일 실시예에서, 상기 신호입출력부, 상기 제 1 연산 FPGA, 상기 제 1 감시 FPGA, 상기 제 2 감시 FPGA, 및 상기 제 2 연산 FPGA에 전원을 공급하는 이중화된 전원공급부;를 더 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 제 1 연산 FPGA는, 상기 제 1 감시 FPGA로부터 각각 fail-high 또는 fail-low 특성을 나타내는 두 개 이상의 입/출력 핀의 상태를 감시하고, 이들이 동일한 값을 갖는 경우에 입/출력 신호의 오류로 판단하여 상기 제 1 감시 FPGA에 인가되는 전원의 흐름을 차단하는 전원 차단 신호를 생성하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 FPGA에 기반한 이중화 절체 방법은, 제 1 FPGA 보드의 연산 FPGA에 의해, 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고, 주기적으로 박동 신호를 생성하여 제공하는 단계와; 일정 시간 동안, 상기 제 1 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면, 상기 제 1 FPGA 보드의 연산 FPGA에 인가되는 전원의 흐름을 차단하는 단계와; 이중화된 백플레인의 박동신호 전송용 버스를 통해, 상기 박동 신호를 상기 제 1 FPGA 보드의 감시 FPGA로부터 제 2 FPGA 보드의 감시 FPGA에 전달하는 단계와; 일정 시간 동안, 상기 제 2 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면, 상기 제 2 FPGA 보드의 감시 FPGA에 의해 이중화 절체 신호를 생성하는 단계와; 상기 이중화 절체 신호에 따라, 상기 제 2 FPGA 보드의 연산 FPGA가 상기 제 1 FPGA 보드의 연산 FPGA와 동일한 기능 및 동작을 수행하도록 변환하는 단계; 를 포함하는 것을 특징으로 한다.
일 실시예에서, 상기 이중화 절체 방법은, 상기 제 1 FPGA 보드의 감시 FPGA에 테스트 신호를 제공하고, 대응하는 피드백 신호를 이용하여 장애 발생 여부를 판단하는 단계와; 장애 발생시 상기 제 1 FPGA 보드의 감시 FPGA에 인가되는 전원의 흐름을 차단하는 단계; 를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 의하면, 이중화된 FPGA 제어장치 중 하나의 FPGA 보드에 장애가 발생한 경우에도 박동 신호의 수신 여부에 따라 장애 발생을 용이하게 감지하여 이중화된 다른 FPGA 보드가 이중화 절체를 수행함으로써 정상적인 동작을 유지할 수 있고, 일정 시간 동안 박동 신호를 제공하지 않은 FPGA 보드에는 전원의 흐름을 차단시킴으로써 안정성을 높일 수 있다.
또한, 본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 의하면, 원자력발전소 계측제어계통에 적용시 DSP(Digital Signal Processor) 보드와 대체가능한 주 연산 기능을 수행할 수 있고 이중화된 FPGA를 사용함으로써 제어 장치의 이용률이 향상된다.
도 1은 원전 계측제어 계통에 적용되는 일반적인 제어 장치의 구성을 보인 블록도;
도 2는 본 발명의 실시예에 따른 FPGA에 기반한 이중화된 제어 장치의 플랫폼 구성을 보인 예시도;
도 3은 본 발명의 실시예에 따라, 이중화된 FPGA 보드간의 신호 송수신 구조를 개략적으로 보인 도면;
도 4는 본 발명의 실시예에 따른 이중화 제어장치에서 단일 FPGA 보드의 세부 구성을 보인 블록도;
도 5는 본 발명의 실시예에 따라, FPGA 보드내의 감시 FPGA와 연산 FPGA가 서로 연계되어 전원의 흐름을 차단하는 구조를 개략적으로 보인 도면;
도 6은 본 발명의 실시예에 따라 FPGA에 기반한 이중화된 제어 장치의 이중화 절체 방법의 예시 흐름도이다.
이하에서는, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따라 원전 계측제어 계통에 적용되는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법을 보다 상세하게 기술한다.
먼저, 본 발명의 실시예에 따른 FPGA에 기반한 이중화 제어장치는, 이중화된 백플레인의 데이터 버스를 통해 신호를 입력받거나 출력하는 신호 입출력부와, 연산 FPGA 및 감시 FPGA를 각각 포함하는 제 1 FPGA 보드와 제 2 FPGA 보드를 포함하고, 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 전원의 흐름을 차단하는 전원차단부를 포함한다.
여기서, 제 1 FPGA 보드는, 신호 입출력부에 입력된 신호를 이용하여 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고, 주기적으로 박동 신호를 생성하는 제 1 연산 FPGA와, 상기 박동 신호를 수신하여 상기 제 1 연산 FPGA의 상태를 감시하고 장애 발생시 상기 제 1 연산 FPGA으로의 전원 차단 신호를 생성하는 제 1 감시 FPGA를 포함하여 이루어진다.
또한, 제 2 FPGA 보드는, 상기 제 1 감시 FPGA로부터 수신되는 박동 신호를 감시하여 일정 시간 동안 상기 박동 신호가 수신되지 않으면, 이중화 절체 신호를 생성하는 제 2 감시 FPGA와, 상기 이중화 절체 신호가 수신되면 상기 제 1 연산 FPGA와 동일한 기능 및 동작을 수행하도록 전환하고 상기 제 2 감시 FPGA에 주기적으로 박동 신호를 생성하는 제 2 연산 FPGA를 포함하여 이루어진다.
도 2는 본 발명의 실시예에 따라, FPGA(Field Programmable Gate Array)에 기반한 이중화된 제어 장치의 플랫폼 구성을 보인 예시도이다.
이중화된 제어장치(200)는 이중화된 백플레인 버스, 이중화된 전원공급보드(210), 이중화된 FPGA 보드(220), 통신보드(230), 및 복수의 아날로그 및 디지털 입/출력 보드(240A, 240B)을 포함한다.
이중화된 제어장치(200)에 장착된 FPGA 보드(220)는 원전의 계측제어 계통을 제어하기 위한 주 연산기능, 자기진단 기능, 내부 전압 감시 기능, 버스모듈 제어 기능, 및 랙(rack) 내부 통신 및 CRC-CCITT 기능을 수행한다. 또한, 상기 FPGA 보드(220)는 이중화된 제어장치(200)에 장착된 각 구성들의 고장 또는 오류를 감시하는 감시 기능과 하나의 FPGA 보드(220)가 비정상 작동시 이중화 절체 기능을 수행한다. 또한, 상기 FPGA 보드(220)는 전원 차단 신호에 따른 연산 정지 기능 또는 감시 정지 기능을 수행한다.
이중화된 전원공급보드(210)은 하나의 전원 공급모듈에 오류가 발생하여 전원을 이중화된 제어장치(200)의 구성에 전원을 공급하지 못하게 되면 다른 전원 공급기가 각 구성에 전원을 공급하도록 구현되었다.
이중화된 백플레인 버스 구조를 기술하면 다음과 같다. 이중화된 백플레인의 버스는 데이터 버스(미도시) 및 박동 신호 전송용 버스(미도시)가 각각 독립적으로 이중화된 구조로 이루어진다. 여기서, 상기 데이터 버스는 입력받거나 출력되는 신호를 송수신하기 위한 버스모듈이고, 상기 박동 신호 전송용 버스는 FPGA 보드간에 박동 신호를 서로 송수신하기 위한 버스모듈을 가리킨다. 이와 같이 이중화된 백플레인 버스 구조를 취함으로써, 하나의 백플레인 버스에 고장 또는 오류가 발생하여도 다른 하나의 백플레인 버스를 통해 정상적인 동작이 이루어질 수 있다.
실시예에서, 상기 이중화된 백플레인의 데이터 버스는 각각 32비트를 차지하는 모듈로 구현될 수 있고, 상기 이중화된 백플레인의 박동 신호 전송용 버스는 각각 8비트를 차지하는 버스모듈로 구현될 수 있다. 또한, 상기 이중화된 데이터 버스와 상기 이중화된 박동 신호 전송용 버스는 독립적으로 구비된다.
이중화된 FPGA 보드(220)는 각각 연산 FPGA와 감시 FPGA를 포함한다. 이때, 상기 연산 FPGA은 원전의 계측제어 계통을 제어하기 위해 주 연산기능을 수행하여 하나 이상의 출력 데이터를 생성하고 또 주기적으로 박동 신호를 생성한다. 그리고 상기 감시 FPGA는 연산 FPGA로부터 전달되는 박동 신호를 감시하고, 감시 결과 연산 FPGA의 장애 발생 여부를 판단하여 장애 발생 판단시 연산 FPGA에 인가되는 전원의 흐름을 차단하기 위한 신호를 출력한다. 또, 다른 하나의 FPGA 보드(220)에서는 박동 신호의 수신 여부에 따라 이중화 절체 신호를 생성한다.
복수의 아날로그 및 디지털 입/출력 보드(240A, 240B)은 이중화된 백플레인의 데이터 버스를 통해 신호를 입력받거나 출력한다. 도 2에서는 13개의 입출력 보드가 포함하는 것으로 구현되었다. 아날로그 입/출력 보드는 아날로그/디지털 컨버터와 디지털/아날로그 컨버터를 포함하고, 디지털 입/출력 보드는 광 트랜지스터와 릴레이로 구성된다.
또한, 상기 복수의 아날로그 및 디지털 입/출력 보드(240)는 예를 들어 출력되는 전압 신호에 대한 전처리 기능과 후처리 기능을 수행한다. 또한, 상기 복수의 아날로그 및 디지털 입/출력 보드(240) 자가진단 기능을 포함하고, 이를 위해 각각의 입/출력 채널에 대해 이중화된 회로 및/또는 피드백 회로를 포함한다.
도 3은 본 발명의 실시예에 따라, 이중화된 FPGA 보드간의 신호 송수신 구조를 개략적으로 보인 도면이다. 도시된 바와 같이 제 1 FPGA 보드(300)와 제 2 FPGA 보드(400)가 이중화된 구조로 이루어져 하나 이상의 신호를 주고받는다. 본 발명에 따른 실시예에서 상기 제 1 FPGA 보드(300)와 제 2 FPGA 보드(400)는 각각 동일한 신호를 이용하여 동일한 연산 기능을 수행하나, 이 중 하나는 마스터(master)로 작용하고 다른 하나는 슬레이브(slave)로 작용한다. 마스터(master) FPGA 보드로부터 출력되는 최종 연산결과만 이 원전의 계측제어 계통을 제어하는데 제공되고, 슬레이브(slave) FPGA 보드로부터 출력되는 연산결과는 제어에 사용하지 않는다.
마스터(master) FPGA 보드와 슬레이브(slave) FPGA 보드는 서로 연계되어 이중화된 백플레인의 데이터 버스 또는 박동신호 전송용 버스를 통해 하나 이상의 신호를 주고받는다. 마스터(master) FPGA 보드에 장애가 발생하면, 슬레이브(slave) FPGA 보드가 마스터 FPGA 보드로 대체되어서 마스터 FPGA 보드와 동일한 기능 및 동작을 수행한다. 이를 위해, 각 FPGA 보드는 자가 진단 기능을 수행하고, 서로 박동 신호를 주고 받는다. 일정 기간 다른 FPGA 보드로부터 박동 신호가 전달되지 않으면 장애가 발생한 것으로 판단하여 이중화 절체 개시 신호를 출력하고, 장애가 발생한 FPGA 보드에 인가되는 전원의 흐름은 차단된다. 또한, 예를 들어 LED 등을 통해 마스터(master) FPGA 보드와 슬레이브(slave) FPGA 보드의 작동 상태, 즉 장애 발생 여부를 외부에 표시할 수 있다.
또한, 이중화된 FPGA 보드는, 어느 하나의 FPGA 보드에 대한 고장 또는 오류를 감지하기 위해, 이중화된 백플레인에 구비된 박동 신호 전송용 버스를 통해 서로 박동 신호를 주고받는다. 보다 구체적으로, 이중화된 FPGA 제어장치에 있어서, 각 FPGA 보드내의 연산 FPGA에 의해 주기적으로 생성된 박동 신호는 감시 FPGA로 전달되고, 각 감시 FPGA는 전달받은 박동 신호를 서로 다른 FPGA 보드의 감시 FPGA에 전달한다.
이때, 연산 FPGA가 비정상 작동 상태이면 박동 신호가 생성되지 않고, 감시 FPGA는 일정 시간 동안 박동 신호가 전달되지 않으면, 연산 FPGA에 장애가 발생한 것으로 판단하여 연산 FPGA로의 전원 차단 신호를 출력한다.
또한, 다른 하나의 FPGA 보드의 감시 FPGA에 일정 시간 동안 박동 신호가 전달되지 않으면, 이중화된 다른 하나의 FPGA 보드가 동일한 기능 및 동작을 수행할 수 있도록 이중화 절체 개시 신호를 생성한다.
본 발명에 따른 실시예에서는, 마스터 FPGA 보드로부터 일정 시간 동안 박동 신호가 전달되지 않는 경우, 슬레이브 FPGA 보드가 마스터 FPGA 보드로 대체되어 마스터 FPGA 보드와 동일한 기능 및 동작을 수행한다. 이때, 장애가 발생한 이전 마스터 FPGA 보드에는 전원의 입력이 차단되고, 이전 마스터 FPGA 보드의 장애 발생 상태는 예를 들어, LED 등을 통해 외부에 표시된다.
계속해서 도 3을 참조하여, 제 1 FPGA 보드(마스터 FPGA 보드)(300)에 고장 또는 오류가 발생한 경우의 신호 처리 과정을 기술한다. 제 1 FPGA 보드(300)의 연산 FPGA(310)에 장애가 발생하면 박동 신호가 생성되지 않으므로 감시 FPGA(330)에 박동 신호가 전달되지 않는다. 일정 시간 동안, 감시 FPGA(330)에 박동 신호가 전달되지 않으면, 감시 FPGA(330)는 전원 차단 신호를 생성하여 연산 FPGA(310)의 기능을 정지시킨다. 또한, 일정 시간 동안, 제 2 FPGA 보드(슬레이브 FPGA 보드)(400)의 감시 FPGA(430)에 박동 신호가 전달되지 않으면, 감시 FPGA(430)는 이중화 절체를 수행하기 위한 변환 신호를 연산 FPGA(410)에 제공한다. 여기서, 박동 신호의 주기는 예를 들어, 5ms의 간격을 두고 생성될 수 있고, 상기 박동 신호가 2회 연속 미수신되면 이중화 절체를 수행하기 위한 변환 신호를 생성하도록 할 수 있다. 변환 신호가 수신되면, 연산 FPGA(410)는 제 1 FPGA 보드(마스터 FPGA 보드)(300)의 연산 FPGA(310)로 대체되어서 그와 동일한 기능 및 동작을 수행한다. 최종 연산 결과는 원전의 계측제어 계통을 제어하는데 제공된다.
감시 FPGA(330, 430)는 연산 FPGA(310, 410)의 상태를 감시하기 위해, 감시용 타이머를 내부에 수용할 수 있다. 감시용 타이머는 일정 시간 동안 상기 박동 신호가 입력되지 않으면 연산 FPGA 정지신호를 발생시킨다. 연산 FPGA 정지신호가 발생되면, 감시 FPGA(330, 430)는 박동 신호를 다른 FPGA 보드에 제공하지 않으며, 그에 따라 다른 FPGA 보드의 감시 FPGA는 이중화 절체를 수행한다.
한편, 감시 FPGA(330, 430)에 전달된 박동 신호는 이중화된 백플레인의 박동 신호 전송용 버스(미도시)를 통해 다른 FPGA 보드(300, 400)에도 전달된다. 즉, 이중화된 박동 신호 전송용 버스를 통해서 제 1 FPGA 보드(300)와 제 2 FPGA 보드(400)가 주기적으로 박동 신호를 주고 받는다. 일정 시간 동안, 다른 FPGA 보드로부터 박동 신호를 전달받지 못하면 상기 기술한 것과 마찬가지로 장애가 발생한 것으로 판단하고, 장애가 발생하지 않은 FPGA 보드의 감시 FPGA는 이중화 절체 신호를 생성하여 연산 FPGA로 출력한다. 장애가 발생한 FPGA 보드의 연산 FPGA에는 전원의 입력이 차단되어 연산 수행이 정지된다.
실시예에서, 상기 박동 신호의 전송 방식은 바람직하게는 SPI(Serial to Parallel Interface) 방식을 사용한다.
본 발명에 따른 실시예에서, 이중화된 FPGA 보드 각각은 이하에 도시된 표 1의 자기진단(Self diagnosis)기능을 수행한다. 이때, 자기진단기능을 통해 오류가 발생한 경우에는 다른 하나의 이중화된 FPGA 보드에 박동 신호를 제공하지 않음으로써 오류 발생을 알린다. 오류가 발생한 FPGA 보드의 구성이 연산 FPGA 및/또는 감시 FPGA이면 해당 FPGA에 인가되는 전원의 흐름을 차단하여 연산 기능 및/또는 감시 기능을 정지시킨다. 또, 이중화된 다른 FPGA 보드는 오류가 발생한 FPGA 보드를 대체하여 동일한 기능을 수행하고, 원전 계측제어 계통의 제어를 위한 출력신호를 생성한다. 이때, 이중화된 FPGA 보드 사이에는 상기 기술한 바와 같이, 데이터전송용 데이터버스와는 독립적으로 구성된 박동 신호 전송용 버스가 이중화된 백플레인에 구비된다.
번호
 보드
 진단기능
탐지된 오류
 감지 방법
1 FPGA 보드
 동작 중 연산 FPGA 및 감시 FPGA 상호 건전성 감시 박동신호 오류,
연산 FPGA 고장
 감시타이머
2 FPGA 보드,
통신 보드
 동작 중 통신(RS-422)
데이터 건전성 (CRC-CCITT) 감시		 통신 오류
 순환중복검사(CRC-CCITT) 수행
3 FPGA 보드,
통신 보드,
각종 입/출력 보드
 동작 중 FPGA 보드 전원 점검 메모리 저전력
 보드내의 메모리 저전압 감시
4 FPGA 보드,
통신보드,
각종 입/출력 보드		 동작 중 서브랙 내의 각 보드 동작상태 점검 각 보드로부터 박동신호 및 backplane 통신 비정상 작동(고장) FPGA 보드에 의한 각 보드로부터의 박동신호 확인
5 통신보드(CMB)
 동작 중 통신 (Ethernet, RS-422)
데이터건전성 (CRC-CCITT)) 감시		 통신 오류
 순환중복검사(CRC-CCITT) 수행
이하, 도 4를 참조하여, 이중화 제어장치의 단일 FPGA 보드의 세부 구성을 살펴본다. 도시된 바와 같이, 단일 FPGA 보드는 주 연산기능을 수행하는 연산 FPGA와, 박동 신호의 수신 여부를 감시하는 감시 FPGA와, 내부 메모리, 버퍼, 정류 필터, 레귤레이터, 변환기(ADC), 이중화된 다른 FPGA 보드와의 연결을 위한 커넥터, 및 파워 리셋 등의 상태를 표시하는 LED 상태 표시부를 포함한다.
내부 메모리는 입력받은 신호에 대한 디지털 값을 저장하고, 연산 FPGA에 의해 생성된 출력 데이터를 저장한다. 또한, 상기 내부 메모리는 메모리의 건전성을 확인할 수 있도록 모든 데이터를 이중으로 저장한다.
연산 FPGA와 감시 FPGA는 프로그래머블 논리 소자로 구현되며 다음과 같은 동작을 수행한다.
연산 FPGA는 내부 메모리에 저장된 신호를 이용하여 하나 이상의 출력 데이터를 생성하고, 생성된 출력 데이터를 내부 메모리에 저장한다. 또, 연산 FPGA는 주기적으로 박동 신호를 생성하여 감시 FPGA에 제공한다. 또한, 연산 FPGA는 감시 FPGA로부터 각각 fail-high와 fail-low 특성을 갖는 두 개 이상의 입/출력 핀의 상태를 감시하고, 이들이 동일한 값(예, '0' 또는 '1')을 나타내면 입출력 신호의 오류로 판단하여 감시 FPGA에 인가되는 전원의 흐름을 차단하기 위한 전원 차단 신호를 출력한다. 또한, 연산 FPGA는 주기적으로 감시 FPGA에 테스트 신호를 제공하고 대응하는 피드백 신호의 결과가 잘못된 경우에는 장애가 발생으로 판단하여 감시 FPGA에 인가되는 전원의 흐름을 차단하기 위한 전원 차단 신호를 출력한다.
감시 FPGA는 연산 FPGA로부터 전달되는 박동 신호를 수신하고, 일정 시간 동안 박동 신호가 전달되지 않으면 연산 FPGA에 입력되는 전원의 흐름을 차단하여 연산 기능을 정지시킨다. 또한, 감시 FPGA는 이중화된 다른 FPGA로부터 일정 시간 동안 박동 신호를 수신하지 못하면 이중화 절체를 수행하기 위한 변환 신호를 생성하여 연산 FPGA에 출력한다. 상기 변환 신호는, 마스터 FPGA 보드에 장애가 발생함에 따라, 슬레이브 FPGA 보드를 마스터 FPGA 보드로 변환하기 위한 신호이다.
상태 표시부는 LED를 구비하여, 입력신호와 출력신호에 대한 상태를 표시하고, 박동 신호의 전송 여부와 연산 FPGA 및 감시 FPGA의 장애 발생 여부를 표시한다. 여기서, 상기 LED는 입출력 신호에 대한 정상 또는 비정상 상태, 박동 신호의 전송 여부, 연산 FPGA 및 감시 FPGA의 정상 또는 비정상 상태 등을 구별할 수 있도록, 예를 들어 2 가지 이상의 색으로 표시될 수 있다.
변환기(ADC)는, 입력받거나 출력되는 아날로그 신호 및/또는 디지털 신호를 처리한다.
도 5는 본 발명의 실시예에 따라, FPGA 보드내의 감시 FPGA와 연산 FPGA가 서로 연계되어 전원의 흐름을 차단하는 구조를 개략적으로 도시한다.
정상 작동 상태에서 연산 FPGA(510)와 감시 FPGA(530)는 이중화된 구조의 전원부(540)로부터 전원을 입력받는다. 제어 개시 초기에, 감시 FPGA(530)는 연산 FPGA(510)에 전원을 공급하기 위한 신호를 제1 스위치(515)에 출력한다. 제1 스위치(515)는 구비된 스위칭 소자를 구동하여 상기 연산 FPGA(510)에 전원이 공급되게 한다. 전원을 공급받은 연산 FPGA(510)는 제어를 위한 주 연산 기능을 수행하고 주기적으로 박동 신호를 생성한다.
연산 FPGA(510)의 작동 후 일정 시간 동안, 감시 FPGA(530)에 박동 신호가 수신되지 않으면, 감시 FPGA(530)는 연산 FPGA(510)에 인가되는 전원의 흐름을 차단하기 위한 차단 신호를 제1 스위치(515)에 출력한다. 제1 스위치(515)는 구비된 스위칭 소자를 구동하여 상기 연산 FPGA(510)에 인가되는 전원을 차단시킨다.
한편, 연산 FPGA(510)도 감시 FPGA(530)의 작동 상태를 감시한다. 감시 결과 오류가 발생되면, 감시 FPGA(530)에 인가되는 전원의 흐름을 차단하기 위한 차단 신호를 제2 스위치(535)에 인가한다. 그러면, 제2 스위치(535)는 구비된 스위칭 소자를 구동하여, 감시 FPGA(530)에 인가되는 전원을 차단한다. 이와 같이, 감시 FPGA(530)에 인가되는 전원이 차단되면 제1 스위치(515)에도 연산 FPGA(510)에의 전원의 흐름을 차단하기 위한 신호가 인가된다.
이하에서는, 도 6을 참조하여, 본 발명의 실시예에 따른 이중화된 제어 장치의 이중화 절체 방법의 예시 과정을 기술한다. 여기서, 본 발명의 실시예에 따른 이중화된 제어 장치는 이중화된 백플레인 구조에 독립 구비된 데이터 버스를 통해 신호를 주고 받기 때문에, 하나의 백플레인 데이터 버스가 고장난 경우에도 다른 하나의 백플레인에 의해 정상 동작이 가능하다.
먼저, 제 1 FPGA 보드의 연산 FPGA에 의해, 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고, 주기적으로 박동 신호를 생성한다(S10). 일정 시간 동안, 상기 제 1 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면(S20), 상기 제 1 FPGA 보드의 연산 FPGA에 인가되는 전원의 흐름을 차단한다(S30).
그리고, 이중화된 백플레인의 박동신호 전송용 버스를 통해, 상기 박동 신호를 상기 제 1 FPGA 보드의 감시 FPGA로부터 제 2 FPGA 보드의 감시 FPGA에 전달하고, 일정 시간 동안, 상기 제 2 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면(S40), 상기 제 2 FPGA 보드의 감시 FPGA에 의해 이중화 절체 신호를 생성한다(S50). 이중화 절체 신호가 인가되면, 상기 제 2 FPGA 보드의 연산 FPGA가 상기 제 1 FPGA 보드의 연산 FPGA와 동일한 기능 및 동작을 수행하도록 변환한다(S60).
실시예에서, 연산 FPGA도 감시 FPGA의 동작 상태를 감시하여 감시 FPGA에 인가되는 전원의 흐름을 차단시킬 수 있다.
연산 FPGA는 상기 제 1 FPGA 보드의 감시 FPGA에 테스트 신호를 제공하고, 대응하는 피드백 신호를 이용하여 장애 발생 여부를 판단한다. 장애 발생 판단시, 상기 제 1 FPGA 보드의 감시 FPGA에 인가되는 전원의 흐름을 차단한다.
이상에서 설명한 바와 같이, 본 발명의 실시 예들에 따른 자기진단 기능을 포함하는 FPGA에 기반한 이중화 제어장치 및 이중화 절체 방법에 의하면, 이중화된 FPGA 제어장치 중 하나의 FPGA 보드에 장애가 발생한 경우, 박동 신호의 수신 여부에 따라 장애 발생을 용이하게 감지하고 이중화된 다른 FPGA 보드가 이중화 절체를 수행하게 함으로써 정상적인 동작을 유지할 수 있고, 일정 시간 동안 박동 신호를 제공하지 않은 FPGA 보드에는 전원의 흐름을 차단하여 안정성을 높일 수 있다. 또한, 원자력발전소 계측제어계통에 적용시 아날로그 및 DSP(Digital Signal Processor) 보드와 대체되어 주 연산 기능을 수행할 수 있고 이중화된 FPGA를 사용함으로써 제어 장치의 이용률이 더욱 향상될 수 있다.
나아가, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200 - 이중화된 FPGA 플랫폼 구조 210 - 이중화된 전원공급보드
220 - 이중화된 FPGA 보드 230 - 통신보드
240A, 240B - 신호 입/출력 보드 300 - 마스터 FPGA 보드
310, 410, 510 - 연산 FPGA 330, 430, 530 - 감시 FPGA
400 - 슬레이브 FPGA 보드 515 - 제1 스위치
535 - 제2 스위치 540 - 전원부

Claims (13)

  1. 이중화된 백플레인의 데이터 버스 또는 박동신호 전송용 버스를 통해 신호를 입력받거나 출력하는 신호 입출력부;
    상기 입력받은 신호를 이용하여 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고 주기적으로 박동 신호를 생성하는 제 1 연산 FPGA와, 상기 박동 신호를 수신하여 상기 제 1 연산 FPGA의 상태를 감시하고 일정 시간 동안 상기 박동신호가 전달되지 않으면, 상기 제 1 연산 FPGA에 장애가 발생한 것으로 판단하여 상기 제 1 연산 FPGA으로 전원 차단 신호를 출력하는 제 1 감시 FPGA를 포함하는 제 1 FPGA 보드;
    상기 제 1 감시 FPGA로부터 수신되는 박동 신호를 감시하고, 일정 시간 동안 상기 박동 신호가 수신되지 않으면 이중화 절체 신호를 생성하는 제 2 감시 FPGA와, 상기 이중화 절체 신호가 수신되면 상기 제 1 연산 FPGA와 동일한 기능 및 동작을 수행하도록 전환하고 상기 제 2 감시 FPGA에 주기적으로 박동 신호를 제공하는 제 2 연산 FPGA를 포함하는 제 2 FPGA 보드; 및
    상기 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여, 장애가 발생한 것으로 판단된 FPGA 보드에 인가되는 전원의 흐름을 차단하는 전원차단부; 를 포함하고,
    상기 전원차단부는, 제 1 스위치 및 제 2 스위치를 구비하고,
    상기 제 1 연산 FPGA는 상기 제 1 감시 FPGA의 작동 상태를 감시하여, 오류가 발생되면, 상기 제 1 감시 FPGA에 인가되는 전원의 흐름을 차단하기 위한 전원 차단 신호를 상기 제 2 스위치에 인가하고, 상기 제 2 스위치의 구동에 따라 상기 제 1 감시 FPGA에 인가되는 전원이 차단되면, 상기 제 1 연산 FPGA에의 전원의 흐름을 차단하기 위한 전원 차단 신호를 상기 제 1 스위치에 인가하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  2. 제 1 항에 있어서,
    상기 전원차단부는,
    상기 제 1 감시 FPGA로부터 생성되는 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 상기 제 1 연산 FPGA로의 전원의 흐름을 차단하는 제1스위치; 및
    상기 제 1 연산 FPGA로부터 생성되는 전원 차단 신호에 따라, 구비된 스위칭 소자를 구동하여 상기 제 1 감시 FPGA로의 전원의 흐름을 차단하는 제2스위치; 를 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  3. 제 1 항에 있어서,
    상기 신호 입출력부는,
    이중화된 구조이고, 원전의 계측제어 계통으로부터 아날로그 신호나 디지털 신호를 입력받고, 상기 제 1 연산 FPGA 또는 제 2 연산 FPGA로부터 제공되는 아날로그 신호나 디지털 신호를 다른 이중화 FPGA 보드에 출력하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  4. 제 1 항에 있어서,
    상기 제 1 연산 FPGA는,
    상기 신호 입출력부에 입력된 신호를 이용하여 상기 주 연산기능을 수행하고, 수행 결과 출력되는 하나 이상의 데이터 신호를 상기 신호 입출력부에 제공하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  5. 제 1 항에 있어서,
    상기 제 2 감시 FPGA는 내부에 수용되는 감시용 타이머를 더 포함하고,
    상기 감시용 타이머는 일정 시간 동안 상기 박동 신호가 입력되지 않으면 제 2 연산 FPGA 정지 신호를 발생시키는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  6. 제 5 항에 있어서,
    상기 제 2 감시 FPGA는 상기 제 1 감시 FPGA로부터 상기 박동 신호가 전달되지 않으면 상기 제 1 FPGA 보드에 장애가 발생한 것으로 판단하고, 상기 이중화 절체 신호를 생성하여 상기 제 2 연산 FPGA에 출력하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  7. 제1 항에 있어서,
    상기 박동 신호의 수신 여부에 따라, 상기 제 1 연산 FPGA의 정상 동작 상태 또는 장애 상태를 표시하는 상태 표시부;를 더 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  8. 제 1 항에 있어서,
    상기 이중화된 백플레인에 독립적으로 구비되고, 상기 제 1 FPGA 보드와 상기 제 2 FPGA 보드 사이에서 상기 박동 신호를 전송하는 이중화된 박동 신호 전송용 버스; 를 더 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  9. 제 8 항에 있어서,
    상기 박동 신호의 전송 방식은 SPI(Serial to Parallel Interface) 방식을 사용을 사용하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  10. 제 1 항에 있어서,
    상기 신호입출력부, 상기 제 1 연산 FPGA, 상기 제 1 감시 FPGA, 상기 제 2 감시 FPGA, 상기 제 2 연산 FPGA에 전원을 공급하는 이중화된 전원공급부;를 더 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  11. 제 1 항에 있어서,
    상기 제 1 연산 FPGA는,
    상기 제 1 감시 FPGA로부터 각각 fail-high와 fail-low 특성을 나타내는 두 개 이상의 입/출력 핀의 상태를 감시하고, 이들이 동일한 값을 갖는 경우에 입/출력 신호의 오류로 판단하여 상기 제 1 감시 FPGA에 인가되는 전원의 흐름을 차단하는 전원 차단 신호를 생성하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 제어 장치.
  12. 제 1 FPGA 보드의 연산 FPGA에 의해, 원전의 계측제어 계통을 제어하는 주 연산기능을 수행하고, 주기적으로 박동 신호를 생성하여 제공하는 단계;
    일정 시간 동안, 상기 제 1 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면, 상기 제 1 FPGA 보드의 연산 FPGA에 장애가 발생한 것으로 판단하여 상기 제 1 FPGA 보드의 연산 FPGA에 인가되는 전원의 흐름을 차단하는 단계;
    상기 제 1 FPGA 보드의 연산 FPGA가 상기 제 1 FPGA 보드의 감시 FPGA의 작동 상태를 감시하여, 오류가 발생되면 상기 제 1 FPGA 보드의 감시 FPGA 보드에 인가되는 전원의 흐름을 차단하고, 상기 제 1 FPGA 보드의 감시 FPGA에 인가되는 전원이 차단되면 상기 제 1 FPGA 보드의 연산 FPGA에의 전원의 흐름을 차단하는 단계;
    이중화된 백플레인 버스를 통해, 상기 박동 신호를 상기 제 1 FPGA 보드의 감시 FPGA로부터 제 2 FPGA 보드의 감시 FPGA에 전달하는 단계;
    일정 시간 동안, 상기 제 2 FPGA 보드의 감시 FPGA에 상기 박동 신호가 수신되지 않으면, 상기 제 2 FPGA 보드의 감시 FPGA에 의해 이중화 절체 신호를 생성하는 단계; 및
    상기 이중화 절체 신호에 따라, 상기 제 2 FPGA 보드의 연산 FPGA가 상기 제 1 FPGA 보드의 연산 FPGA와 동일한 기능 및 동작을 수행하도록 변환하는 단계; 를 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 절체 방법.
  13. 제 12 항에 있어서,
    상기 제 1 FPGA 보드의 감시 FPGA에 테스트 신호를 제공하고, 대응하는 피드백 신호를 이용하여 장애 발생 여부를 판단하는 단계;
    장애 발생시, 상기 제 1 FPGA 보드의 감시 FPGA에 인가되는 전원의 흐름을 차단하는 단계; 를 포함하는 것을 특징으로 하는,
    FPGA에 기반한 이중화 절체 방법.
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