KR20130111841A - 반도체 패키지 - Google Patents

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KR20130111841A
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장재권
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Abstract

반도체 패키지를 제공한다. 반도체 패키지는, 기판 패드를 포함하는 회로 기판, 회로 기판과 마주하며 이격되어 배치되며, 칩 패드를 포함하는 반도체 칩 및 회로 기판 및 반도체 칩을 전기적으로 연결하는 연결 패턴을 포함한다. 반도체 칩은, 상기 반도체 칩 내에, 반도체 칩의 상면에 대하여 수직하게 배치되는 다수의 제1 회로 패턴들과, 칩 패드 및 제1 회로 패턴들을 전기적으로 연결하는 제1 비아를 포함한다. 칩 패드는, 연결 패턴이 접촉되는 제1 영역 및 제1 영역의 외각의 제2 영역을 포함하되, 제1 비아는 상기 제2 영역에 연결된다.

Description

반도체 패키지{Semiconductor Package}
본 발명은 반도체 패키지에 관련된 것으로서, 더욱 상세하게는 플립 칩 반도체 패키지(flip chip semiconductor package)에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 또한, 전자 산업이 고도로 발전함에 따라 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이러한 요구는 반도체 패키지에서도 예외일 수 없다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성 및 경제성을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공하는데 있다. 상기 반도체 패키지는, 기판 패드를 포함하는 회로 기판, 상기 회로 기판과 마주하며 이격되어 배치되며, 칩 패드를 포함하는 반도체 칩 및 상기 회로 기판 및 반도체 칩을 전기적으로 연결하는 연결 패턴을 포함하되, 상기 반도체 칩은, 상기 반도체 칩 내에, 상기 반도체 칩의 상면에 대하여 수직하게 배치되는 다수의 제1 회로 패턴들; 및 상기 칩 패드 및 상기 제1 회로 패턴들을 전기적으로 연결하는 제1 비아를 포함하고, 상기 칩 패드는, 상기 연결 패턴이 접촉되는 제1 영역 및 상기 제1 영역의 외각의 제2 영역을 포함하되, 상기 제1 비아는 상기 제2 영역에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 회로 패턴들은 서로 이격되어 평행하게 배치된 라인 앤 스페이스(line and space) 형태로 구성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 회로 패턴들 각각은 0.1㎛ 내지 1㎛의 폭을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 회로 패턴들은 서로 1㎛ 내지 10㎛의 폭으로 이격될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩은, 상기 반도체 칩 내, 상기 반도체 칩의 상면에 대하여 수평하게 배치되는 제2 회로 패턴 및 상기 칩 패드의 제2 영역에 연결되며, 상기 제2 회로 패턴과 상기 칩 패드를 전기적으로 연결하는 제2 비아를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 비아는 상기 제2 영역에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩은, 상기 제1 및 제2 회로 패턴들과, 상기 칩 패드 사이에 배치되는 절연 구조물을 더 포함하되, 상기 절연 구조물은 4,000Å 내지 8,000Å의 두께를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 구조물은 단일막을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 칩 패드는 6,000Å 이하의 두께를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 칩 패드의 제1 영역을 노출시키며, 상기 반도체 칩을 덮는 보호 구조물을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 제1 회로 패턴들이 수직 구조의 라인 앤 스페이스 형상을 가짐으로써 더욱 강건한 반도체 패키지를 구현할 수 있다. 더불어, 수직 구조의 제1 회로 패턴들에 의해 반도체 칩 사이즈도 감소시킬 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도들 및 평면도이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2는 도 1의 A를 확대한 단면도이고, 도 2는 도 1의 A 부분을 역전시킨 도면이다. 도 3은 도 1에서 제1 회로 패턴들의 구조를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지는 회로 기판(170), 반도체 칩(100) 및 상기 회로 기판(170) 및 반도체 칩(100) 사이를 전기적으로 연결하는 연결 패턴(160)을 포함할 수 있다.
상기 회로 기판(170)은 통상적으로 인쇄회로보드(printed circuit board; PCB)를 사용할 수 있다. 상기 회로 기판(170)의 일 면에는 기판 패드(175)가 배치될 수 있다. 예컨대, 상기 기판 패드(175)는 다수 개일 수 있다. 상기 기판 패드(175)는 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
도 2를 참조하면, 상기 반도체 칩(100)은 반도체 기판(102)과, 칩 패드(140), 제1 회로 패턴들(110), 제2 회로 패턴들(120), 제1 비아들(125a) 및 제2 비아들(125b)을 포함할 수 있다.
상세하게 도시되어 있지는 않지만, 상기 반도체 기판(102)에 다수의 메모리 셀들 및 로직 셀들이 배치될 수 있다. 상기 메모리 셀들 및 로직 셀들은 절연물질에 의해 서로 절연될 수 있다.
상기 제1 회로 패턴들(110)은 상기 반도체 기판(102) 상에 배치될 수 있다. 상기 제1 회로 패턴들(110)은 상기 반도체 기판(102)의 상부면에 대하여 수직하게 배치될 수 있다. 또한, 도 3을 참조하면, 상기 제1 회로 패턴들(110)은 서로 평행하게 이격되어 배치되는 라인 앤 스페이스(line and space) 구조를 가질 수 있다. 상기 제1 회로 패턴들(110) 각각은 약 0.1㎛ 내지 1㎛의 폭을 가지며, 상기 제1 회로 패턴들(110) 사이는 약 1㎛ 내지 10㎛의 폭을 가질 수 있다. 상기 반도체 기판(102) 내에서, 상기 제1 회로 패턴들(110) 각각의 폭을 최소화하고 상기 제1 회로 패턴들(110) 사이의 이격 거리는 최대화하는 것이 바람직하다. 또한, 상기 제1 회로 패턴들(110)은 알루미늄 또는 구리와 같은 금속을 포함할 수 있다.
상기 제1 회로 패턴들(110) 각각은 상기 제1 비아들(125a)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 회로 패턴들(110)은 연결 터미널(115)에 의해 상기 제1 비아들(125a)과 전기적으로 연결될 수 있다.
상기 제1 회로 패턴들(110)은 통합 패턴(105)에 의해 전기적으로 연결될 수 있다. 도시된 바와 같이 상기 제1 회로 패턴들(110) 각각의 일 단은 상기 연결 터미널들(115)에 각각 접하며, 그 타 단은 상기 통합 패턴(105)에 연결될 수 있다.
상기 제2 회로 패턴들(120)은 상기 반도체 기판(102)의 상부면에 대하여 평행하게 배치될 수 있다. 상기 제2 회로 패턴들(120) 각각은 상기 제2 비아들(125b)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 비아들(125a, 125b)은 상기 제1 및 제2 회로 패턴들(110, 120) 상에 배치될 수 있다. 상기 칩 패드(140)는 상기 제1 및 제2 비아들(125a, 125b) 상에 배치될 수 있다. 상기 칩 패드(140)는 상기 연결 패턴(160)과 접촉하는 제1 영역(AR1)과, 상기 제1 영역(AR1)의 외각의 제2 영역(AR2)을 포함할 수 있다. 상기 제1 비아들(125a)은 상기 칩 패드(140)의 제2 영역(AR2)으로부터 상기 절연 구조물(135)을 관통하여 상기 반도체 기판(102) 방향으로 연장할 수 있다. 상기 제2 비아들(125b)은 상기 제1 비아들(125a)에 인접하게 배치되고, 상기 칩 패드(140)의 제2 영역(AR2)으로부터 상기 절연 구조물(135)을 관통하여 상기 반도체 기판(102) 방향으로 연장할 수 있다.
상기 반도체 패키지는, 상기 칩 패드(140)의 제2 영역(AR2)을 부분적으로 덮으면서, 상기 절연 구조물(135) 상으로 연장하는 보호 구조물(150)을 더 포함할 수 있다. 상기 보호 구조물(150)은 상기 칩 패드(140)의 제1 영역(AR1)을 완전하게 노출시키고, 상기 제2 영역(AR2)의 적어도 일부를 덮으며 배치될 수 있다. 상기 보호 구조물(150)은 상기 칩 패드(140)에 인접한 패시베이션 패턴(145) 및 상기 패시베이션 패턴(145) 상에 배치되는 감광성 폴리이미드 패턴(photoreactive soluble polyimide, 147)을 포함할 수 있다.
다시 도 1을 참조하면, 상기 연결 패턴(160)은 상기 기판 패드(175) 및 상기 칩 패드(140) 사이에 배치될 수 있다. 더욱 상세하게 설명하면, 상기 연결 패턴(160)은, 상기 보호 구조물(150)에 의해 노출된 상기 칩 패드(140)의 제1 영역(AR1)에 접하며 배치되며, 상기 보호 구조물(150)과는 접촉하지 않도록 배치될 수 있다. 또한, 상기 연결 패턴(160)의 상부면은 상기 보호 구조물(150)의 상부면보다 높을 수 있다. 일 예로, 상기 연결 패턴(160)은 구리 패턴(155) 및 솔더 볼(157)이 적층된 구조를 가질 수 있다. 다른 예로, 상기 연결 패턴(160)은 솔더 볼을 포함할 수 있다.
이와 같이 상기 제1 회로 패턴들(110)이 수직한 구조를 가짐으로써, 연결 패턴(160)이 회로 기판(170) 및 반도체 칩(100)을 연결하는 공정 동안, 연결 패턴(160)을 지지할 수 있다. 또한, 상기 제1 회로 패턴들(110)이 수직한 구조로 반도체 칩(100) 내에 배치됨으로써, 반도체 칩(100)의 사이즈를 감소시킬 수 있다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 회로 기판(170) 및 반도체 칩(100)을 마련할 수 있다.
우선, 상기 회로 기판(170)은 기판 패드(175)를 포함할 수 있다. 상기 기판 패드(175)는 상기 회로 기판(170)에 다수 개 형성될 수 있다.
상기 반도체 칩(100)은 통상적인 반도체 공정에 따라 반도체 기판(102) 상에 제1 회로 패턴들(110), 제2 회로 패턴들(120), 제1 비아들(125a), 제2 비아들(125b) 및 칩 패드(140)를 형성할 수 있다. 이하에서 반도체 칩(100)을 형성하는 공정을 간략하게 설명하기로 한다. 도 5a 내지 도 5e는 반도체 칩(100)을 형성하는 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5e는 도 4의 A부분에 대한 역전된 공정 단면도들이다.
상세하게 도시되어 있지는 않지만, 상기 반도체 기판(102) 상에 메모리 셀들 및 로직 셀들을 형성할 수 있다. 도 5a를 참조하면, 상기 반도체 기판(102) 상에 통합 패턴(105)을 형성할 수 있다. 상기 통합 패턴(105)은 상기 반도체 기판(102)의 상면과 평행하게 연장되며, 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
도 5b를 참조하면, 상기 통합 패턴(105)을 노출시키는 다수의 리세스들(Re)을 포함하는 층간 절연막(103)을 형성할 수 있다.
다수의 리세스들(Re)은 상기 통합 패턴(105)의 연장 방향과는 다른 방향으로 연장할 수 있다. 일 예로, 상기 리세스들(Re) 각각의 연장 방향은 상기 통합 패턴(105)의 연장 방향과 수직일 수 있다. 본 발명의 일 실시예에 따르면, 상기 리세스들(Re)의 폭은 약 0.1㎛ 내지 1㎛일 수 있으며, 상기 리세스들(Re) 사이는 약 1㎛ 내지 10㎛일 수 있다. 본 발명의 일 측면에 따르면, 상기 리세스들(Re)은 이중 다마신 공정으로 형성하여, 도시된 바와 같이 상부가 하부보다 넓을 수 있다.
일 측면에 따르면, 상기 리세스들(Re)을 형성하는 동안, 상기 층간 절연막(103)을 식각하여 상기 통합 패턴(105)의 연장 방향과 동일한 방향으로 연장하는 트렌치들(Tr)을 형성할 수 있다. 상기 트렌치들(Tr)은 상기 리세스들(Re)에 인접하게 형성될 수 있다.
도 5c를 참조하면, 상기 리세스들(Re)을 도전물로 매립하여 제1 회로 패턴들(110) 및 연결 터미널들(115)을 형성할 수 있다. 또한, 상기 트렌치들(Tr)을 상기 도전물로 함께 매립하여 제2 회로 패턴들(120)을 형성할 수 있다. 상기 도전물은 알루미늄 또는 구리와 같은 금속일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 회로 패턴들(110)은 각각 약 1㎛ 이하의 폭을 가질 수 있다. 예컨대, 약 0.1㎛ 내지 1㎛의 폭을 가질 수 있다. 또한, 상기 제1 회로 패턴들(110)은 서로 적어도 약 1㎛ 이상 거리로 이격된 라인 앤 스페이스 구조를 가질 수 있다. 예컨대, 약 1㎛ 내지 10㎛의 이격 거리를 가질 수 있다. 이와 같은 구조로 인하여, 상기 제2 층간 절연막 및 상기 제1 회로 패턴들(110)의 접착력을 우수하게 유지할 수 있다. 상세하게 설명하면, 제1 회로 패턴들(110)의 금속과 제2 층간 절연막 내 절연막 사이의 접착력이 좋지 않지만, 상기와 같이 제1 회로 패턴들(110)의 폭을 약 1㎛ 이하로 작게 만들고, 그들 사이의 폭을 약 1㎛ 이상으로 유지함으로써 엔코링(anchoring) 효과를 볼 수 있는 것이다.
도 5d를 참조하면, 상기 제1, 제2 회로 패턴들(120) 및 연결 터미널들(115)이 형성된 층간 절연막(103) 상에 절연 구조물(135)을 형성한 후, 상기 제1 및 제2 회로 패턴들(110, 120)에 각각 연결되는 제1 비아들(125a) 및 제2 비아들(125b)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 구조물(135)은 단일막을 형성될 수 있다. 상기 단일막은 실리콘 질화물 및 TEOS의 복합 물질일 수 있다. 상기 절연 구조물(135)의 두께는 약 4,000Å 이상으로 형성할 수 있다. 예컨대, 상기 절연 구조물(135)의 두께는 약 4,000Å 내지 약 8,000Å으로 형성될 수 있다.
상기 절연 구조물(135)의 두께가 최소 4,000Å은 되어야, 상기 절연 구조물(135) 하부의 제1 회로 패턴들(110)에 대한 전기적 신뢰성을 테스트하는 공정에서, 프로브(probe)에 의해 상기 제1 회로 패턴들(110)이 손상되는 것을 방지할 수 있다.
상기 절연 구조물(135)을 식각하여 상기 제1 회로 패턴들(110)을 노출시키는 제1 비아홀들(도시되지 않음)과, 상기 제2 회로 패턴들(120)을 노출시키는 제2 비아홀들(도시되지 않음)을 각각 형성할 수 있다. 상기 제1 및 제2 비아홀들을 도전물을 매립하여 제1 및 제2 비아들(125a, 125b)을 형성할 수 있다. 상기 도전물은 알루미늄 또는 구리와 같은 금속일 수 있다.
도 5e를 참조하면, 상기 제1 및 제2 비아들(125a, 125b)이 형성된 절연 구조물(135) 상에 칩 패드(140)를 형성할 수 있다. 상기 칩 패드(140)는 상기 제1 및 제2 비아들(125a, 125b)과 접촉하며 형성되며, 상기 제1 및 제2 비아들(125a, 125b)이 상기 칩 패드(140)의 가장자리(제2 영역, AR2)에 오도록 형성될 수 있다. 일 실시예에 따르면, 상기 칩 패드(140)은 약 6,000Å 이하의 두께를 가질 수 있다.
이어서, 상기 칩 패드(140) 및 반도체 칩(100)을 보호하기 위하여 보호 구조물(150)을 형성할 수 있다. 상기 보호 구조물(150)은 상기 칩 패드(140)의 중심 부위(제1 영역, AR1)를 노출시키며 형성할 수 있다. 일 측면에 따르면, 상기 보호 구조물(150)은 상기 절연 구조물(135) 및 상기 칩 패드(140)의 가장자리를 덮는 패시베이션 패턴(145)과 감광성 폴리이미드 패턴(147)을 포함할 수 있다.
도 2 및 도 6을 참조하면, 상기 칩 패드(140)의 제1 영역(AR1)에 연결 패턴(160)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 칩 패드(140) 상에 구리 패턴(155)을 형성한 후, 상기 구리 패턴(155) 상에 솔더 볼(157)을 형성할 수 있다.
다시, 도 1을 참조하면, 상기 회로 기판(170) 및 반도체 칩(100)을 연결 패턴(160)에 의해 전기적으로 연결시킬 수 있다.
더욱 상세하게 설명하면, 상기 회로 기판(170)의 기판 패드(175)에 상기 연결 패턴(160)이 정렬되도록 상기 반도체 칩(100)을 이동시킨 후, 상기 연결 패턴(160)이 상기 기판 패드(175)에 접촉시킬 수 있다. 이어서, 상기 반도체 칩(100)을 열적 가압하여, 상기 연결 패턴(160)에 의해 상기 기판 패드(175) 및 상기 칩 패드(140)를 전기적으로 연결시킬 수 있다.
상기 열적 가압 공정 동안, 상기 반도체 칩(100) 내 제1 회로 패턴들(110)에 의해 상기 연결 패턴(160)의 손상을 버텨줄 수 있다. 따라서, 더욱 강건한 반도체 패키지를 형성할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 7을 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 패키지를 포함함으로써, 칩 사이즈가 감소되고 보다 강건할 수 있다.
도 8을 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8을 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 7을 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 칩 105: 통합 패턴
110: 제1 회로 패턴 115: 연결 터미널
120: 제2 회로 패턴 125a: 제1 비아
125b: 제2 비아 135: 절연 구조물
150: 보호 구조물 160: 연결 패턴

Claims (10)

  1. 기판 패드를 포함하는 회로 기판;
    상기 회로 기판과 마주하며 이격되어 배치되며, 칩 패드를 포함하는 반도체 칩; 및
    상기 회로 기판 및 반도체 칩을 전기적으로 연결하는 연결 패턴을 포함하되,
    상기 반도체 칩은, 상기 반도체 칩의 상면에 대하여 수직하게 배치되는 다수의 제1 회로 패턴들과, 상기 칩 패드 및 상기 제1 회로 패턴들을 전기적으로 연결하는 제1 비아를 포함하고,
    상기 칩 패드는, 상기 연결 패턴이 접촉되는 제1 영역 및 상기 제1 영역의 외각의 제2 영역을 포함하되, 상기 제1 비아는 상기 제2 영역에 연결되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 회로 패턴들은 서로 이격되어 평행하게 배치된 라인 앤 스페이스(line and space) 형태로 구성된 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 회로 패턴들 각각은 0.1㎛ 내지 1㎛의 폭을 갖는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 회로 패턴들은 서로 1㎛ 내지 10㎛의 폭으로 이격된 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩은,
    상기 반도체 칩 내, 상기 반도체 칩의 상면에 대하여 수평하게 배치되는 제2 회로 패턴; 및
    상기 칩 패드의 제2 영역에 연결되며, 상기 제2 회로 패턴과 상기 칩 패드를 전기적으로 연결하는 제2 비아를 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제2 비아는 상기 제2 영역에 배치되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩은,
    상기 제1 및 제2 회로 패턴들과, 상기 칩 패드 사이에 배치되는 절연 구조물을 더 포함하되,
    상기 절연 구조물은 4,000Å 내지 8,000Å의 두께를 갖는 반도체 패키지.
  8. 제1항에 있어서,
    상기 절연 구조물은 단일막을 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 칩 패드는 6,000Å 이하의 두께를 갖는 반도체 패키지.
  10. 제1항에 있어서,
    상기 칩 패드의 제1 영역을 노출시키며, 상기 반도체 칩을 덮는 보호 구조물을 더 포함하는 반도체 패키지.
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