KR20130109071A - 낮은 은 함량 페이스트 조성물 및 이로부터 전도성 필름을 제조하는 방법 - Google Patents
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Abstract
전기 전도성 페이스트 조성물은 제공된다. 상기 전기 전도성 페이스트 조성물은 전도성 금속 입자, 유리 분말, 적어도 하나의 산화 금속 분말 및 유기 비히클을 포함한다. 상기 전도성 금속 입자는 은 코팅된 금속 분말 및 은 코팅된 금속 플레이크의 적어도 하나 및 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크의 적어도 하나를 포함한다. 사용에 있어서, 상기 페이스트는 특정 기판에 증착되고, 대기 환경에서 소성된다.
Description
본 출원은 2012년 3월 26일자에 출원된 미국 가 특허출원 제61/615,608호의 우선권을 주장하며, 상기 특허의 전체적인 내용은 본 발명에 포함된다.
본 발명은 낮은 은 함량 페이스트 조성물 및 이로부터 전도성 필름을 제조하는 방법에 관한 것이다.
전기 전도성 페이스트 (Electrically conductive pastes), 좀 더 바람직하게 박막 전기 전도성 페이스트는 종종 전자 회로, 수동 소자 (passive components), 태양전지, 연료전지, 센서, 또는 이와 유사한 것의 제조에 유용하다. 이런 전기 전도성 페이스트의 몇몇 특별한 적용은 엔드 터미네이션 (end terminations)의 형성과 같은 수동소자의 부분을 코팅 및 회로판 상에 전도층 또는 패턴 (pattern)을 인쇄하는 것이다. 통상적으로 이런 목적을 위해 사용된 은-계 전도성 페이스트는 은 분말 및/또는 플레이크 (flake), 금속 산화물, 유리 분말 (glass particles), 및 유기 비히클 (organic vehicle)을 포함한다. 이들 페이스트의 총 은 함량 및 총 고체 함량 (즉, 상기 무기 성분)은 상기 최종 전도성 층이 하부 기판에 조밀하게 결합 또는 접착되어도, 동시에 또한 원하는 전기적 특성을 생성하는 것을 보장하도록 충분히 높아야만 한다.
그러나, 이러한 종래의 은 페이스트는 종종 이러한 페이스트에 대해 통상적으로 필수적인 총 고체 함량을 달성하기 위해 많은 양의 순수한 은이 요구되기 때문에 생산하는데 많은 비용이 든다. 따라서, 주위 대기환경에서 소성되고 상대적으로 낮은 은 함량을 갖지만, 높은 은 함량을 갖는 전도성 페이스트에 의해 달성된 것과 유사한 전기적 특성 및 접착 정도를 나타내는 전기 전도성 페이스트를 제공하는 것이 바람직하다.
본 발명의 어떤 바람직한 구체 예는 전도성 금속 입자, 유리 분말, 적어도 하나의 산화 금속 분말, 및 유기 비히클을 포함하는 전기 전도성 페이스트 조성물에 관한 것이다. 상기 전도성 금속 입자는 은 코팅된 금속 분말 (silver coated metal powder) 및 은 코팅된 금속 플레이크 (silver coated metal flake)의 적어도 하나 및 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크의 적어도 하나를 포함한다.
본 발명의 다른 바람직한 구체 예는 수동소자에 엔드 터미네이션을 형성하는 방법에 관한 것이다. 상기 방법은 상기 수동 소자의 표면에 전기 전도성 페이스트 조성물을 코팅하는 단계 및 400℃ 내지 900℃의 온도범위로 주위 대기환경에서 코팅된 수동 소자를 소성시키는 단계를 포함한다. 상기 전기 전도성 페이스트 조성물은 은 코팅된 금속 분말 및 은 코팅된 금속 플레이크의 적어도 하나, 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크, 유리 분말의 적어도 하나, 적어도 하나의 산화 금속 분말 및 유기 비히클을 포함한다.
본 발명의 또 다른 구체 예는 적어도 하나의 은 코팅된 구리 분말 및 상기 조성물의 총 중량에 기초하여 15 중량% 내지 40 중량%의 양의 은 코팅된 구리 플레이크, 상기 조성물의 총 중량에 기초하여 30 중량% 내지 65 중량%의 양의 적어도 하나의 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크, 상기 조성물의 총 중량에 기초하여 2 중량% 내지 5 중량%의 양의 유리분말, 및 상기 조성물의 총 중량에 기초하여 10 중량% 내지 30 중량%의 양의 유기 비히클을 포함하는 터미네이션 페이스트 조성물에 관한 것이다. 상기 페이스트 조성물의 총 은 함량은 상기 조성물의 총 중량에 기초하여 50 중량% 내지 70 중량%이고, 상기 조성물의 총 고체 함량은 상기 조성물의 총 중량에 기초하여 70 중량% 내지 90 중량%이다.
본 발명의 또 다른 구체 예는 페이스트 조성물로부터 형성된 엔드 터미네이션을 구비한 수동소자에 관한 것이다. 상기 페이스트 조성물은 전도성 금속 입자, 유리 분말, 적어도 하나의 산화 금속 분말, 및 유기 비히클을 포함한다. 상기 전도성 금속 입자는 적어도 하나의 은 코팅된 금속 분말 및 은 코팅된 금속 플레이크 및 적어도 하나의 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크를 포함한다.
본 발명의 전기 전도성 페이스트는 주위 대기환경에서 소성되고 상대적으로 낮은 은 함량을 갖지만, 높은 은 함량을 갖는 전도성 페이스트에 의해 달성된 것과 유사한 전기적 특성 및 접착 정도를 나타내는 효과가 있다.
상기 발명의 해결수단뿐만 아니라 하기 발명을 실시하기 위한 구체적인 내용은 첨부된 도면을 참조하면 좀더 용이하게 이해할 수 있다. 설명을 목적으로, 도면에 도시된 구체 예는 바람직한 예이다. 그러나, 상기 장치 및 방법은 정확한 배열 및 수단으로만 한정되지 않은 것으로 이해되어야 한다.
도 1a는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 분말의 SEM 사진이다.
도 1b는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 분말의 EDX 스펙트럼 스캔이다.
도 2a는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 플레이크의 SEM 사진이다.
도 2b는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 플레이크의 EDX 스펙트럼 스캔이다.
도 3은 본 발명의 구체 예에 따른 조성물에 대해 780℃의 피크 소성 온도에 대한 통상적 소성 곡선이다.
도 4a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 제1 다층 캐패시터 칩 바디 (multi-layer capacitor chip body) (칩 1)상의 엔드 터미네이션의 단면도이다.
도 4b는 본 발명의 구체 예에 따라 65% 은 함량 페이스트 (페이스트 B)로 코팅된 제1 다층 캐패시터 칩 바디 (칩 1)상의 엔드 터미네이션의 단면도이다.
도 5a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 다층 캐패시터 칩 바디 (칩 2)상의 엔드 터미네이션의 단면도이다.
도 5b는 본 발명의 구체 예에 따라 65% 은 함량 페이스트 (페이스트 B)로 코팅된 다층 캐패시터 칩 바디 (칩 2)상의 엔드 터미네이션의 단면도이다.
도 6a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 다층 캐패시터 칩 바디 (칩 3)상의 엔드 터미네이션의 단면도이다.
도 6b는 본 발명의 구체 예에 따른 65% 은 함량 페이스트 (페이스트 B)로 코팅된 상기 인덕터 칩 바디 (칩 3)상의 엔드 터미네이션의 단면도이다.
도 7a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 제2 다층 캐패시터 칩 바디 (칩 4)상의 엔드 터미네이션의 단면도이다.
도 7b는 본 발명의 구체 예에 따른 65% 은 함량 페이스트 (페이스트 B)로 코팅된 제2 다층 캐패시터 칩 바디 (칩 4)상의 엔드 터미네이션의 단면도이다.
도 7c는 도 7b에 도시된 제2 다층 캐패시터 칩 바디 (칩 4)상의 상기 엔드 터미네이션의 확대 단면 SEM 사진이다.
도 7d는 도 7b에 도시된 제2 다층 캐패시터 칩 바디 (칩 4)상의 상기 엔드 터미네이션의 모서리의 확대 단면 SEM 사진이다.
도 7e는 도 7b에 도시된 제2 다층 캐패시터 칩 바디 (칩 4)상의 상기 엔드 터미네이션의 니켈/주석 도금층의 확대 단면 SEM 사진이다.
도 8a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 제3 다층 캐패시터 칩 바디 (칩 5)상의 엔드 터미네이션의 단면도이다.
도 8b는 본 발명의 구체 예에 따른 65% 은 함량 페이스트 (페이스트 A)로 코팅된 제3 다층 칩 바디 (칩 5)상의 엔드 터미네이션의 단면도이다.
도 1a는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 분말의 SEM 사진이다.
도 1b는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 분말의 EDX 스펙트럼 스캔이다.
도 2a는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 플레이크의 SEM 사진이다.
도 2b는 본 발명의 구체 예에 따른 30% 은 코팅된 구리 플레이크의 EDX 스펙트럼 스캔이다.
도 3은 본 발명의 구체 예에 따른 조성물에 대해 780℃의 피크 소성 온도에 대한 통상적 소성 곡선이다.
도 4a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 제1 다층 캐패시터 칩 바디 (multi-layer capacitor chip body) (칩 1)상의 엔드 터미네이션의 단면도이다.
도 4b는 본 발명의 구체 예에 따라 65% 은 함량 페이스트 (페이스트 B)로 코팅된 제1 다층 캐패시터 칩 바디 (칩 1)상의 엔드 터미네이션의 단면도이다.
도 5a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 다층 캐패시터 칩 바디 (칩 2)상의 엔드 터미네이션의 단면도이다.
도 5b는 본 발명의 구체 예에 따라 65% 은 함량 페이스트 (페이스트 B)로 코팅된 다층 캐패시터 칩 바디 (칩 2)상의 엔드 터미네이션의 단면도이다.
도 6a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 다층 캐패시터 칩 바디 (칩 3)상의 엔드 터미네이션의 단면도이다.
도 6b는 본 발명의 구체 예에 따른 65% 은 함량 페이스트 (페이스트 B)로 코팅된 상기 인덕터 칩 바디 (칩 3)상의 엔드 터미네이션의 단면도이다.
도 7a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 제2 다층 캐패시터 칩 바디 (칩 4)상의 엔드 터미네이션의 단면도이다.
도 7b는 본 발명의 구체 예에 따른 65% 은 함량 페이스트 (페이스트 B)로 코팅된 제2 다층 캐패시터 칩 바디 (칩 4)상의 엔드 터미네이션의 단면도이다.
도 7c는 도 7b에 도시된 제2 다층 캐패시터 칩 바디 (칩 4)상의 상기 엔드 터미네이션의 확대 단면 SEM 사진이다.
도 7d는 도 7b에 도시된 제2 다층 캐패시터 칩 바디 (칩 4)상의 상기 엔드 터미네이션의 모서리의 확대 단면 SEM 사진이다.
도 7e는 도 7b에 도시된 제2 다층 캐패시터 칩 바디 (칩 4)상의 상기 엔드 터미네이션의 니켈/주석 도금층의 확대 단면 SEM 사진이다.
도 8a는 본 발명의 구체 예에 따른 53% 은 함량 페이스트 (페이스트 A)로 코팅된 제3 다층 캐패시터 칩 바디 (칩 5)상의 엔드 터미네이션의 단면도이다.
도 8b는 본 발명의 구체 예에 따른 65% 은 함량 페이스트 (페이스트 A)로 코팅된 제3 다층 칩 바디 (칩 5)상의 엔드 터미네이션의 단면도이다.
본 발명에 따른 전기 전도성 페이스트 조성물은 두 개의 필수 성분: 전도성 금속 입자 및 유기 비히클을 포함하는 낮은 은 함량 페이스트 조성물이다. 본 발명의 전기 전도성 페이스트 조성물은 바람직하게는 주위 대기 환경에서 소성시켜, 전자 회로 (예를 들어, 혼성 회로 (hybrid circuits)) 및 수동소자와 같은 다양한 구성요소를 제조하기 위한 전기 전도성 층의 형성에 대해 사용될 수 있지만, 이러한 적용에 한정되는 것은 아니다.
다양한 범위가 여기에서 인용되지만, 상기 인용된 범위들은 언급된 최대 및 최소 수치 값에 엄격히 제한되는 것은 아니라고 이해될 것이다. 대신에, 상기 언급된 값은 발명자의 최근 지식에 의해 평가되었고, 상기 언급된 값의 균등 범위의 값이 포함될 것이다.
어떤 바람직한 구체 예에 따르면, 낮은 은 함량 페이스트 조성물은 수동소자를 코팅하기 위한 금속화 (metallization) 페이스트로써 사용된다. 좀더 특별하게는, 상기 전기 전도성 페이스트 조성물은 바람직하게는 디스크 및 다층 캐패시터, 칩 저항기, 디스크 및 다층 NTC 및 PTC 트랜지스터, 디스크 및 다층 배리스터 (varistors), 공진기 (resonators), 다층 PZT 변환기 (transducers), 인덕터 (inductors), 및 다층 페라이트 비드 (ferrite beads)의 제조에 사용하는데 적합하다. 좀더 바람직하게는, 상기 페이스트 조성물은 캐패시터 엔드 터미네이션 조성물로서 사용하기 위해 적합하다. 그러나, 본 발명의 낮은 은 함량 페이스트 조성물은 컨덕터 (conductor)의 형성과 같은, 전기 전도성 층 또는 필름의 형성을 요구하는 어떤 적용에 대해 유용할 수 있다는 것이 당업자들에게는 이해될 것이다.
이하 상기 전기 전도성 페이스트 조성물에서 각 성분을 더욱 상세하게 설명한다. 상기 전도성 금속 입자는 상기 전기 전도성 페이스트 조성물에서 전기전도성 물질로서 기능한다. 전기전도성 입자의 어떤 유형은 바람직하게는 코팅된 금속 분말, 코팅된 금속 플레이크, 또는 이의 조합의 형태로 상기 조성물에 존재한다. 상기 코팅된 금속 분말의 입자 모폴로지는 어떤 특정한 제한에 대상은 아니다. 예를 들어, 상기 코팅된 금속 입자는 모양에서 구형 (spherical), 무정형 (amorphous), 또는 준 구상형 (quasi-spherical)일 수 있다. 좀더 바람직하게는, 상기 전기전도성 입자는 은 코팅된 금속 분말, 은 코팅된 금속 플레이크, 또는 이의 조합의 형태로 존재한다. 상기 금속 분말/플레이크은 바람직하게는 알루미늄, 구리, 니켈 및 주석으로 이루어진 그룹으로부터 선택된다.
좀더 바람직하게는, 상기 코팅된 금속 분말/플레이크는 은 코팅된 구리 분말/플레이크이다. 상기 은 코팅된 구리 분말/플레이크의 은 함량은 바람직하게 은 코팅된 구리 분말/플레이크의 총 중량에 기초하여 10 중량% 내지 50 중량%이다. 좀더 바람직하게는, 상기 은 코팅된 구리 분말/플레이크의 은 함량은 바람직하게는 상기 은 코팅된 구리 분말/플레이크의 총 중량에 기초하여 20 중량% 내지 30 중량%이다. 가장 바람직하게는, 상기 은 코팅된 구리 분말/플레이크는 30% 은 코팅된 구리 분말/플레이크이다. 즉, 가장 바람직하게는 상기 은 코팅된 구리 분말/플레이크의 은 함량은 상기 은 코팅된 구리 분말/플레이크의 총 중량에 기초하여 30 중량%이다.
30% 은 코팅된 구리 분말의 SEM 사진 및 에너지 분산형 X-선 분광기 (energy-dispersive X-ray spectroscopy) (EDX) 스펙트럼 스캔은 각각 도 1a 및 1b에 도시하였다. 30% 은 코팅된 구리 플레이크의 SEM 사진 및 에너지 분산형 X-선 분광기 (EDX) 스펙트럼 스캔은 각각 도 2a 및 2b에 도시하였다.
상기 은 코팅된 금속 분말/플레이크는 바람직하게는 상기 조성물의 총 중량에 기초하여 10 중량% 내지 70 중량%의 양으로 페이스트 조성물에서 존재한다. 더 바람직하게는, 상기 은 코팅된 금속 분말/플레이크는 상기 조성물의 총 중량에 기초하여 15 중량% 내지 40 중량%의 양으로 상기 조성물에서 존재한다. 상기 은 코팅된 금속 분말/플레이크의 입자 크기는 어떤 특별한 제한에 대한 대상은 아니다. 그러나, 상기 은 코팅된 금속 분말/플레이크는 바람직하게는 대략 1 내지 10 미크론, 좀더 바람직하게는, 대략 1 내지 5 미크론의 평균 입자 크기를 갖는다. 특별히 언급이 없는 한, 여기에 언급된 모든 입자 크기는 레이저 회절 분석기에 의해 측정된 입자 직경 또는 침강 분석 (sedimentation analysis)에 의해 측정된 입자의 세디그래프법 (sedigraph)에 의해 측정된 d50 입자이다. 기술분야에서 잘 알려진 바와 같이, 상기 d50 직경은 상기 개별적 입자 (중량에 의한)의 반이 특정 직경보다 더 작은 크기를 나타낸다.
바람직한 구체 예에 있어서, 상기 페이스트 조성물은 또한 코팅되지 않은 (즉, 순수한) 금속 분말/플레이크 형태의 전기전도성 입자를 포함한다. 상기 코팅되지 않은 금속 분말/플레이크 입자는 바람직하게는 상기 조성물의 총 중량에 기초하여 0 중량% 내지 70 중량%의 양으로 상기 조성물 내에 존재한다. 좀더 바람직하게는, 상기 코팅되지 않은 금속 분말/플레이크 입자는 상기 조성물의 총 중량에 기초하여 30 중량% 내지 65 중량%의 양으로 상기 조성물에 존재한다. 상기 코팅되지 않은 금속 분말/플레이크의 입자 크기는 어떤 특정한 제한에 대상이 되지 않는다. 그러나, 상기 코팅되지 않은 금속 분말/플레이크는 바람직하게는 대략 1 내지 10 미크론, 좀더 바람직하게는 대략 1 내지 5 미크론의 평균 입자크기를 갖는다. 이러한 입자 크기는 금속 또는 세라믹 기판에 적용된 경우, 상기 최종 전기 전도성층의 적절한 접촉 형성 및 전도성뿐만 아니라, 적절한 소결 거동 (sintering behavior) 및 전기전도성 페이스트의 확산을 보장한다.
바람직한 구체 예에 있어서, 상기 코팅되지 않은 금속 분말/플레이크는 코팅되지 않는 은 분말/플레이크이다. 그러나, 은, 구리, 금, 팔라듐, 및/또는 플라티늄을 함유하는 혼합물뿐만 아니라, 은 분말/플레이크를 대신하거나 또는 이에 부가한, 구리 분말 및/또는 구리 플레이크와 같은 다른 전기정도성 금속을 활용하는 것도 본 발명의 범주에 포함된다. 선택적으로, 은 또는 이들 다른 금속들의 합금은 상기 전기전도성 금속으로서 활용될 수 있다.
특정 유기 비히클 또는 바인더 (binder)가 임계적인 것은 아니며, 기술 분야에서 알려진 어떤 것일 수 있고 또는 이런 유형의 적용을 위해 개발될 수 있다. 적절한 유기 비히클은 고체의 적절한 분산제, 페이스트 증착에 대한 적절한 점도 (viscosity) 및 요변성 (thixotropy), 상기 기판 및 상기 페이스트 고체의 적절한 젖음성 (wettability), 우수한 건조율, 및 우수한 소성 특성을 제공한다. 예를 들어, 바람직한 유기 비히클은 수지 및 용매를 함유한다. 상기 수지의 바람직한 예는 아크릴, 로진 및 로진 에스테르, 탄화수소 수지, 및 폴리케톤과 같은, 열가소성 (thermoplastic) 수지이다. 상기 수지의 다른 바람직한 예는 에틸 셀룰로오즈 및 에틸 하이드록시에틸 셀룰로오즈와 같은, 다당류 수지이다. 용매의 바람직한 예는 알파 테르피네올 (alpha terpineol), 테르피놀 (terpinol) 및 파인 오일 (pine oils)과 같은, 테르펜 탄화수소 (terpene hydrocarbons); 텍사놀 (texanol) 및 트리데실 알코올 (tridecyl alcohol)과 같은 1차 알코올; 디에틸렌 글리콜 n-부틸 에테르 (diethylene glycol n-butyl ether), 디에틸렌 글리콜 메틸 에테르 (diethylene glycol methyl ether), 디에틸렌 글리콜 에틸 에테르 (diethylene glycol ethyl ether), 에틸렌 글리콜 n-부틸 에테르 (ethylene glycol n-butyl ether), 디프로필렌글리콜 메틸에테르 (dipropylene glycol methyl ether), 및 트리프로필렌글리콜 메틸에테르 (tripropylene glycol methyl ether)와 같은 글리콜 에테르; 디에틸렌글리콜 모노부틸 에테르 아세테이트 (diethylene glycol monobutyl ether acetate), 에틸렌글리콜 모노부틸 에테르 아세테이트 (ethylene glycol monobutyl ether acetate), 디에틸렌글리콜 모노에틸 에테르 아세테이트 (diethylene glycol monoethyl ether acetate), 에틸렌글리콜 모노에틸 에테르 아세테이트 (diethylene glycol monoethyl ether acetate), 에틸렌글리콜 모노부틸 에테르 아세테이트 (ethylene glycol monobutyl ether acetate), 프로필렌글리콜 모노메틸 에테르 아세테이트 (propylene glycol monomethyl ether acetate), 및 디베이직 에스테르 (dibasic esters)와 같은 에스테르; 및 이의 조합을 포함한다.
상기 페이스트 조성물에서 상기 유기 비히클의 최적의 농도는 상기 페이스트가 기판 또는 수동 소자에 적용될 수 있는 방법 및 상기 사용된 특정 유기 비히클에 의존된다. 바람직하게는, 상기 유기 비히클 (즉, 상기 용매 및 수지)은 상기 조성물의 총 중량에 기초하여 10 중량% 내지 30 중량%의 양으로 상기 전기 전도성 페이스트 조성물에 존재한다. 좀더 바람직하게는 상기 유기 비히클은 상기 조성물의 총 중량에 기초하여 15 중량% 내지 25 중량% 양으로 상기 전기 전도성 페이스트 조성물에 존재한다.
바람직한 구체 예에 있어서, 상기 전기 전도성 페이스트 조성물은 유리 분말 (유리 입자)을 포함한다. 상기 유리 분말은 상기 전기 전도성 페이스트 조성물에서 무기 바인더로서 기능을 하고, 소성 동안 상기 기판상에 전도성 금속 (예를 들어, 은)에 증착하기 위한 수송 매체 (transport medium)로서 작용한다. 상기 유리 시스템은 상기 기판상에 증착된 은의 크기 및 깊이를 조절하기 위해 중요한다. 유리의 특정 타입은 만약 상기 유리가 상기 페이스트 조성물에 원하는 특성을 제공할 수 있다면 중요하지 않다. 바람직하게는, 활용된 유리의 타입은 300℃ 내지 900℃의 작업 또는 소성 온도에 놓일 수 있는 하나이다. 상기 유리는 또한 납-계 유리 또는 납-없는 유리일 수 있다. 바람직한 납-계 유리의 예는 납 붕규산염 (lead borosilicate)이다. 바람직한 납-없는 유리의 예는 비스무스 붕규산염 (bismuth borosilicate) 및 아연 붕규산염 (zinc borosilicate)을 포함한다. 다른 납-계 및 납-없는 유리가 또한 적절하다고 이해될 수 있다. 상기 유리 분말은 바람직하게 약 1 내지 약 10 미크론, 더 바람직하게는 약 1 내지 5 미크론의 입자 크기를 갖는다. 바람직하게는, 상기 유리 분말은 상기 페이스트 조성물의 총 중량에 기초하여 0 중량% 내지 10 중량%의 양, 좀더 바람직하게는 2 중량% 내지 5 중량%의 양으로 상기 조성물에서 함유된다. 이러한 양은 적절한 접착 강도 및 소결 특성을 상기 조성물에 제공한다.
상기 페이스트 조성물에 첨가제를 포함시키는 것 또한 본 발명의 범주에 포함된다. 예를 들어, 상기 전기 전도성 페이스트 조성물에서 레올로지/점도 개질제, 계면활성제, 안정제, 분산제 및/또는 다른 통상의 첨가제가, 단독 또는 조합으로 포함되는 것이 바람직할 수 있다. 레올로지/점도 개질제의 바람직한 예는 습윤제 및 분산제 및 요변제를 포함한다. 이러한 많은 첨가제들은 기술분야에서 잘 알려져 있다. 상기 첨가제는 바람직하게는 상기 조성물의 총 중량에 기초하여 0 중량% 내지 10 중량%의 양으로 전기 전도성 페이스트 조성물에 존재한다. 좀더 바람직하게는, 상기 첨가제는 상기 조성물의 총 중량에 기초하여 0.5 중량% 내지 2 중량%의 양으로 전기전도성 페이스트 조성물에서 존재한다. 그러나, 만약 포함된다면 이러한 첨가제의 양은 원하는 상기 전기전도성 페이스트의 특성에 의존하는 반복적인 실험에 의해 결정될 수 있다는 것이 당업자에게 자명할 것이다.
바람직한 구체 예에 있어서, 상기 조성물은 또한 금속 산화물 분말을 포함한다. 상기 금속 산화물 분말의 바람직한 예는 SiO2, Al2O3, Bi2O3, B2O3, CuO, Cu2O MnO2, SnO2, ZnO, ZrO2, 및 이의 조합을 포함하지만, 이에 한정되는 것은 아니다. 상기 금속 산화물 분말은 바람직하게 상기 조성물의 총 중량에 기초하여 10 중량% 이하의 양으로 상기 전기 전도성 페이스트 조성물에서 존재한다. 좀 더 바람직하게, 상기 금속 산화물 분말은 상기 조성물의 총 중량에 기초하여 1 중량% 내지 10 중량%의 양으로 상기 전기 전도성 페이스트 조성물에서 존재한다. 가장 바람직하게는, 상기 금속 산화물 분말은 상기 조성물의 총 중량에 기초하여 1 중량% 내지 5 중량%의 양으로 상기 전기 전도성 페이스트 조성물에서 존재한다.
상기 낮은 함량의 은 페이스트 조성물의 개별적 물질의 각각 상대적인 비율 및 비는 상기 페이스트 조성물의 상기 의도된 최종 사용에 의해 결정된다는 것을 기술분야에서 당업자들은 이해할 수 있다. 바람직하게는, 상기 페이스트 조성물의 총 은 함량은 상기 페이스트 조성물의 총 중량에 기초하여 35 중량% 내지 70 중량%이다. 좀 더 바람직하게는, 상기 페이스트 조성물의 총 은 함량은 상기 페이스트 조성물의 총 중량에 기초하여 50 중량% 내지 70 중량%이다. 무기 성분의 총 함량인 상기 페이스트 조성물의 총 고체 함량은 바람직하게는 상기 페이스트 조성물의 총 중량에 기초하여 70 중량% 내지 90 중량%이고, 좀더 바람직하게는 상기 페이스트 조성물의 총 중량에 기초하여 75 중량% 내지 85 중량%이다. 상기 유기 성분의 총 함량인 상기 페이스트 조성물의 총 액체 함량은 바람직하게는 상기 페이스트 조성물의 총 중량에 기초하여 10 중량% 내지 30 중량%이고, 좀더 바람직하게는 상기 페이스트 조성물의 총 중량에 기초하여 15 중량% 내지 25 중량%이다.
은 코팅된 금속 분말/플레이크가 상기 페이스트 조성물의 전도성 금속 입자의 제1 소스이기 때문에, 상기 조성물은 상대적으로 높은 총 고체 함량을 유지하는 반면, 상대적으로 낮은 전체 은 함량을 갖는다. 따라서, 상기 낮은 은 함량의 페이스트 조성물은 여전히 상대적으로 높은 총 고체 함량을 포함하기 때문에 상기 페이스트 조성물은 더 높은 은 함량을 갖는 페이스트와 유사한 전기적 특성 및 접착 강도를 나타낸다.
상기 전기 전도성 페이스트 조성물은 기술분야에서 알려진 또는 개발될 수 있는 페이스트 조성물을 제조하는 어떤 방법에 의해 제조될 수 있다. 바람직하게는, 상기 전기 전도성 페이스트 조성물은 혼합기 같은 것으로, 상기 페이스트 성분을 블랜딩 또는 혼합에 의해 제조되고, 그 다음 분산된 균일한 페이스트를 만들기 위해 3개 롤 밀 (three roll mill)을 통해 상기 혼합물을 통과시킨다.
어떤 구체 예에 있어서, 상기 액체 및 비-금속 분말 성분은 계량하고 그 다음 컨테이너에서 서로 혼합된다. 상기 컨테이너는 그 다음 교반 및/또는 혼합하는 대상이 되고, 상기 금속 성분은 상기 분말이 페이스트 형태로 완전히 분산될 때까지, 상기 컨테이너의 함량이 블랜딩되는 동안 천천히 첨가된다. 계획된 압력 및/또는 갭 셋팅 (gap settings)을 갖는 삼중 롤 밀 (triple roll mill)은 균일 동종의 생산물에 상기 페이스트 혼합물을 전단하기 위해 사용된다. 분쇄입자의 미세도 (fineness of grind) (FOG) 또는 헤그만 게이지 (Hegman gauge)는 그 다음 상기 페이스트 입자 크기가 원하는 크기를 만족시킨 경우, 상기 페이스트 입자의 크기를 측정 및 결정하기 위해 사용될 수 있다. 바람직한 페이스트 입자 크기는 약 15 미크론 미만, 좀더 바람직하게는 약 10 미크론 미만이다. 좀더 바람직하게는, 상기 페이스트 입자 크기는 약 12 미크론 미만, 가장 바람직하게는 약 6 미크론 미만이다.
상기 페이스트 조성물은 원하는 입자 크기가 달성될 때까지 반복적으로 제분될 수 있다. 상기 최종 밀 통과 후에, 상기 페이스트 조성물은 적어도 한 번 이상 수집되고 블랜딩된다. 다음, 상기 페이스트 조성물의 점도 및 레올로지성 특성은 점도계 및/또는 레오미터 (rheometer)를 사용하여 측정된다. 상기 페이스트 조성물의 고체 함량은 또한 바람직하게 측정된다. 이러한 측정의 결과에 의존하여, 다양한 첨가제는 원하는 범위 이내에서 상기 조성물의 점도, 레올로지, 고체 함량 및 이와 유사한 것을 조정하기 위해 상기 페이스트 조성물에 첨가될 수 있다.
이하 전도성 필름 또는 층의 형성을 위한 상기 전기 전도성 페이스트 조성물을 활용 및 적용하는 방법은 좀더 상세히 기술한다.
상기 페이스트 조성물은 어떤 적절한 적용 방법에 의해 금속 또는 세라믹 기판의 표면 또는 수동 소자와 같은 부품에 초기에 적용된다. 적절한 적용 방법의 예로는 브러쉬, 딥핑, 스크린 프린팅, 스프레이, 롤러 코팅 또는 박막 페이스트의 적용에 대해 사용된 어떤 기술을 포함한다. 바람직한 구체 예는 상기 페이스트 조성물에 최종의 캐패시터 칩을 디핑하여 발생된 상기 조성물의 적용과 같은 캐패시터 엔드 터미네이션 조성물같이 상기 페이스트 조성물을 활용하는 것이 포함된다. 그러나, 본 발명의 전도성 페이스트 조성물이 전도체 또는 전극의 형성과 같은 전기 전도성 페이스트, 또는 수동 소자의 코팅에 대한 금속화 페이스트를 요구하는 어떤 유형의 적용에 사용될 수 있다는 것은 당업자들에게 이해될 수 있다.
어떤 구체 예에 있어서, 상기 페이스트는 기판 표면 또는 부품에 적용된 후에, 상기 코팅된 기판 또는 부품은 바람직하게는 상기 페이스트에 함유된 용매를 없애기 위해 상대적으로 낮은 온도에서 건조된다. 어떤 적절한 건조 방법이 활용될 수 있다. 바람직한 상기 건조방법의 예는 박스형 가열로 (box furnace)에서 공기 건조, 건조 또는 벨트 건조기에서 건조를 포함한다. 바람직하게는, 상기 코팅된 기판 또는 성분은 대략 150℃에서 10 내지 20분 동안 건조된다. 상기 건조 시간 및 온도는 적용된 페이스트의 두께에 따라 증가 또는 감소될 수 있다는 것은 당업자에게 이해될 수 있다. 상기 코팅 및 건조 공정은 다층 구조의 형성과 같은 공정 요구에 의존하는, 다중 시간들에서 수행될 수 있다.
다음, 상기 코팅된 기판 또는 부품은 소결 또는 소성을 위해 로를 통해 통과된다. 만약 상기 초기 건조 공정이 수행된다면, 상기 페이스트는 소결 전 상태로 부분적으로 건조될 것이다. 그렇지 않으면, 기판상에 코팅된 상기 페이스트는 실질적으로 젖은 상태일 것이다. 상기 로는 기술 분야에서 알려진 가열로 또는 개발될 로의 어떤 타입일 수 있다. 바람직하게는, 상기 코팅된 기판 또는 부품은 표준 주위 대기 환경에서 상대적으로 높은 소성 온도에 놓이게 된다. 바람직하게는, 상기 로는 주위 대기 환경에서 대략 1,000℃까지 피크 소성 온도를 달성할 수 있는 가열로 또는 킬른 (kiln)의 연속 (continuous), 박스 (box), 벨트 (belt), 진동 (oscillatory) 또는 어떤 타입일 수 있다. 좀더 바람직하게는, 상기 코팅된 기판 또는 부품은 400℃ 내지 900℃의 피크 소성 온도의 가열로로 주변 대기 환경에서 소성된다. 더욱 바람직하게는, 상기 코팅된 기판 또는 부품은 450℃ 내지 850℃의 피크 소성 온도에서 가열로로 실질적으로 순수한 대기 환경에서 소성된다. 바람직하게는, 상기 코팅된 기판 또는 성분은 5 내지 10분 동안 상기 피크 온도에서 소성된다.
780℃의 피크 소성 온도에 대한 바람직한 소성 곡선은 도 3에 나타내었다. 상기 가열로 내에 환경이 바람직하게 순수한 표준 대기 환경일지라도, 상기 가열로 환경이 상기 최종 소성 페이스트 층의 전기적 및 접착 특성에 부정적 영향을 미치지 않는 다른 기체의 명목상 양을 함유할 수 있다는 것은 당업자들은 이해할 수 있다. 상기 특정 피크 소성 온도 및 활용된 소성 기간이 상기 전도성 페이스트의 특별한 조성물의 구성 및 하부 기판 또는 부품의 재료에 의존하여 변화할 수 있다는 것을 당업자들은 이해할 수 있다.
상기 소성 또는 소결 단계 후에, 상술된 페이스트 적용, 건조 및 소성 단계는 다층 구조의 형성과 같은 상기 공정의 요구에 의존하여 반복될 수 있다. 선택적으로, 상기 최종 전도층 또는 엔드 터미네이션은 납 또는 납-없는 땜질로 땜질될 수 있다. 상기 땜질하는 것은 손으로, 딥핑, 및/또는 땜질 페이스트 리플로우 방법에 의해 행할 수 있다. 적절한 납 땜질의 예는 납, 주석/납, 주석/납/은, 주석/납/비스무스, 납/은, 인듐/납, 또는 납/인듐/은 합금을 포함한다. 납 땜질의 바람직한 예는 Sn62Pb36Ag2 및 Sn63Pb37을 포함한다. 적절한 납-없는 땜질의 예는 주석/은, 주석/은/구리, 주석/안티몬, 비스무스/주석, 비스무스/주석/은, 인듐/은, 또는 인듐/주석 합금을 포함한다. 납없는 땜질의 바람직한 예는 Sn96.5/Ag3.0/Cu0.5 및 Sn95/Ag5을 포함한다.
상기 최종 전도층 또는 필름은 니켈, 주석, 구리, 금, 은, 팔라듐, 또는 이의 합금의 용액으로 무전해 (electroless) (화학적) 또는 전해 (전기적) 도금을 통한 전기 도금될 수 있다.
상기 도금된 전도층은 납 및 납-없는 땜질의 전술된 예의 어떤 것으로 땜질될 수 있고, 좀더 바람직하게는 납 및 납-없는 땜질의 바람직한 예의 어떤 것으로 땜질될 수 있다.
실시 예
4개의 다른 전기 전도성 페이스트 샘플은 하기 표 1에 기재된 비율로 은 플레이크, 유기 비히클, 레올로지 개질제 (Rheology Modifier), 용매, 유리 분말 및/또는 금속 산화물 분말을 갖는 30% 은 코팅된 구리 분말을 조합하여 제조된다:
| 원료 물질 | 페이스트 A | 페이스트 B | 페이스트 C | 페이스트 D |
| 30% Ag 코팅된 Cu 분말 | 35.0% | 20.0% | 20.0% | 20.0% |
| Ag 플레이크 | 42.5% | 59.0% | 59.0% | 59.0% |
| 유기 비히클 | 13.5% | 12.0% | 13.0% | 13.0% |
| 용매 | 5.0% | 5.0% | 4.0% | 4.0% |
| 레올로지 개질제 | 1.0% | 1.0% | 0.0% | 0.0% |
| 산화 금속 분말 | 0.0% | 0.0% | 1.0% | 1.0% |
| 유리 분말 | 3.0% | 3.0% | 3.0% | 3.0% |
모든 퍼센트는 상기 페이스트 조성물의 총 중량에 기초하여 중량 퍼센트이다. 상기 페이스트 A 및 B에 대한 유기 비히클은 알파 테르피네올, 텍사놀, 로진 에스테르 수지, 메틸아크릴화 아크릴 수지, 및 에틸 셀룰로오즈를 포함한다. 상기 페이스트 A 및 B 모두를 만들기 위해 사용된 상기 레올로지 개질제는 요변제이다. 상기 페이스트 A 및 B 모두를 만들기 위해 사용된 용매는 알파 테르피네올이다. 페이스트 A 및 B 모두를 만들기 위해 사용된 유리 분말은 납-없는 유리 분말이고, 좀더 특별하게는, 비스무스-아연-보로실리케이트 유리 분말이다. 페이스트 C를 만들기 위해 사용된 금속 산화물 분말은 비스무스 트리옥사이드 (bismuth trioxide)인 반면, 페이스트 D를 만들기 위해 사용된 상기 금속 산화물 분말은 구리(II) 산화물 (또는 산화 제2 구리)이다.
각각의 페이스트에 대해서, 상기 물질은 서로 혼합되고 3-롤 밀로 가공하여 페이스트로 형성된다. 페이스트 A의 총 은 함량은 상기 페이스트 조성물의 총 중량에 기초하여 53 중량%이다. 페이스트 B, C 및 D의 각 총 은 함량은 상기 페이스트 조성물의 총 중량에 기초하여 65 중량%이다.
5 개의 다른 상업적으로 유용한 캐패시터 칩 (칩 바디 1-5)은 그 다음 전형적인 엔드 터미네이션을 형성하기 위해 페이스트 A 및 B의 각각에 딥된다. 칩 바디 2 및 5는 또한 다른 전형적인 엔드 터미네이션을 형성하기 위해 페이스트 C 및 D의 각각에 딥핑된다. 칩 바디 1은 0805 크기 다중-층 (X7R) 캐패시터이고; 칩 바디 2는 0805 크기 다층-바리스터 (varistor)이며; 칩 바디 3은 1206 크기 다중층 인덕터이고; 칩 바디 4는 0604 다층 (COG) 캐패시터이며; 및 칩 바디 5는 1206 다층 (X7R) 캐패시터이다.
각 코팅된 칩 바디 1-5는 그 다음 대략 150℃에서 10 내지 20분 동안 건조되고, 순차적으로 하기 표 2에 기재된 피크 소성 온도로 표준 주위 대기환경에서 가열로에서 소성된다. 그 다음, 각 칩 바디 1-5는 주석 층을 수반하는 니켈 층으로 전기분해로 도금된다. 마지막으로 각 칩 바디 1-5는 피복도 (coverage) 및 접착/습윤성과 같은 특성에 대해 단면 절단된고 시험된다.
각각의 칩 바디 1-5의 도금 접착력은 각 엔드 터미네이션에 납으로 땜질하는 단계, 풀 (pull) 시험을 수행하는 단계, 및 소결된 페이스트와 하부 부품 사이의 결합을 끊기 위해 요구되는 힘을 측정하는 단계에 의해 시험된다. 페이스트 A, B, C 및 D를 사용하여 제조된 상기 칩 바디 1-5에 대한 데이터는 하기 표 2에 기재되었다.
| 칩 바디 | 피크 소성 온도 | 페이스트 A (lbs.) | 페이스트 B (lbs.) | 페이스트 C (lbs.) | 페이스트 D (lbs.) |
| 1 | 650℃ | 4.5 (TF) | 4.4 (TF/CF) | - | - |
| 2 | 780℃ | 4.3 (TF) | 1.6 (TF) | 7.9 (TF/CF) | 7.6 (TF/CF) |
| 3 | 780℃ | 6.9 (TF/CF) | 6.6 (TF/CF) | - | - |
| 4 | 700℃ | 5.2 (TF) | 5.5 (TF) | - | - |
| 5 | 770℃ | 5.0 (TF) | 5.4 (TF/CF) | 4.2 (CF) | 2.5 (CF) |
TF - 터미네이션 실패 (Termination Failure)
CF - 세라믹 실패 (Ceramic Failure)
페이스트 B로 코팅된 칩 바디 2를 제외한 모든 칩 바디는 4 파운드를 초과하는 접착 강도를 달성한다. 따라서, 각각의 페이스트 A, B, C 및 D가 상대적으로 낮은 은 향량을 가질지라도, 각각의 상기 페이스트를 사용하여 형성된 엔드 터미네이션은 높은 은 함량을 갖는 페이스트와 유사한 접착 강도를 나타낸다.
목록의 2개의 실패 모드 타입은 세라믹 실패 (CF) 및 터미네이션 실패 (TF)이다. 통상 점착 실패라 명명하는, 상기 세라믹 실패 모드는 페이스트 B로 코팅된 경우, 칩 바디 2, 페이스트 C 또는 D로 코팅된 경우, 칩 바디 2, 페이스트 A 또는 B로 코팅된 경우, 칩 바디 3, 및 페이스트 B, C 또는 D로 코팅된 경우, 칩 바디 5에 의해 달성된다. 상기 세라믹 실패 모드는 가장 바람직한 실패 모드이고, 상기 기판의 부분이 파괴점에서 당겨지고, 제거되는 것을 나타낸다. 상기 터미네이션 실패 모드는 오직 상기 터미네이션이 파괴점에서 당겨지고 제거되는 것을 나타낸다. 상기 세라믹 실패보다 덜 바람직한 것이지만, 이 실패 모드 타입은 달성된 부착 강도, 상기 칩 바디의 타입 및 크기, 및 궁극적으로, 상기 칩 바디가 소비자의 요구를 만족시키는지에 의존하여, 수용가능한 것으로 고려할만하다.
[41] 페이스트 A, B, C 또는 D로 말단처리된, 상기 칩 바디 2 및 5의 정전용량 (capacitance)은 또한 측정되고, 상기 기준 정전용량 (reference capacitance) 값 또는 각각의 코팅되지 않은 침의 범위에 대하여 비교된다. 말단처리된 칩 바디 2 및 5 각각의 10개의 칩 (즉, 페이스트 A로 말단처리된 칩 바디 2 및 5 각각의 10개의 칩, 페이스트 B로 말단처리된 칩 바디 2 및 5 각각의 10개의 칩, 페이스트 C로 말단처리된 칩 바디 2 및 5 각각의 10개의 칩, 및 페이스트 D로 말단처리된 칩 바디 2 및 5 각각의 10개의 칩)의 상기 정전 용량은 측정되고, 그 다음 평균을 낸다. 이 측졍의 결과를 하기 표 3에 나타내었다.
| 칩 바디 | 기준 정전용량 | 페이스트 A | 페이스트 B | 페이스트 C | 페이스트 D |
| 2 | 400 pf | 390.2 pf | 404.9 pf | 390 pf | 401 pf |
| 5 | 90 - 110 nf | 97.0 nf | 97.4 nf | 96.7 nf | 94.7 nf |
페이스트 A로 말단처리된 칩 바디 2와 기준 값 사이의 정전 용량 (capacitance) 차이는 2.46%이다. 페이스트 B로 말단처리된 칩 바디 2 및 기준 값 사이의 정전용량 차이는 1.23%이다. 페이스트 D로 말단처리된 칩 바디 2 및 기준 값 사이의 정전 용량 차이는 0.25%이다. 페이스트 A, B, C 또는 D로 말단처리된 칩 바디 5의 전정용량은 상기 타겟 범위 이내로 떨어진다. 따라서, 비록 페이스트 A 및 B가 상대적으로 낮은 은 함량을 가질 지라도, 각 페이스트로 말단처리된 칩 바디는 여전히 더 높은 은 함량을 갖는 페이스트와 유사한 전기적 특성을 나타낸다.
페이스트 A 및 페이스트 B로 말단처리된 칩 바디 1의 단면도는 각각 도 4a-4b이다. 페이스트 A 및 페이스트 B로 말단처리된 칩 바디 2의 단면도는 각각 도 5a-5b이다. 페이스트 A 및 페이스트 B로 말단처리된 칩 바디 3의 단면도는 각각 도 6a-6b이다. 페이스트 A 및 페이스트 B로 말단처리된 칩 바디 4의 단면도는 각각 도 7a-7b이다. 페이스트 A 및 페이스트 B로 말단처리된 칩 바디 5의 단면도는 각각 도 8a-8b이다.
이것은 페이스트 A 및 페이스트 B 모두가 하부 칩 부품에 우수한 젖음성 또는 결합을 달성하는 것을 나타내는, 실질적으로 갭 (gap) 또는 보이드 (void)가 상기 칩 부품 및 상기 소결된 페이스트 사이의 경계면에 존재하지 않는 것을 이들 단면도로부터 나타내는 것이다. 두꺼운 터미네이션 층 (선단 및 모서리) (apex and corner)은 또한 페이스트 A 및 B로 달성된다. 바람직하게는 상기 소결된 페이스트에 의해 형성된 상기 엔드 터미네이션의 두께의 선단은 30 내지 100 미크론이고, 더 바람직하게는 40 내지 70 미크로미터이다.
도 7c 및 도 7d는 칩 바디 4에 소성된 터미네이션 페이스트 B의 SEM 사진이다. 이것은 상기 페이스트로 달성될 수 있는 소성된 두께 뿐만 아니라 소결 거동을 명백히 나타내는 것이다.
실질적으로 균일하고 상대적으로 두꺼운 도금층은 상기 터미네이션 층상에서 형성될 수 있다. 바람직하게는 상기 도금층의 두께는 3 내지 15 마이크로미터이고, 더욱 바람직하게는 5 내지 10 마이크로미터이다. 도 7e는 페이스트 B로 말단처리된 칩 바디 4에 적용된 니켈/주석 도금층을 나타내는 SEM 사진이다.
당업자들은 상술된 구체 예로부터 본 발명의 개념을 벗어나지 않고 변형이 가능할 수 있다. 따라서, 본 발명은 개시된 특정 구체 예에 한정되지 않으며, 하기 청구항에 정의된 바와 같은 본 발명의 사상 및 범주 내에서의 변경을 보호하는 것으로 이해되어야 한다.
Claims (18)
- 은 코팅된 금속 분말 및 은 코팅된 금속 플레이크의 적어도 하나 및 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크의 적어도 하나를 포함하는 전도성 금속 입자;
유리 분말;
적어도 하나의 산화 금속 분말; 및
유기 비히클을 포함하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 은 코팅된 금속 분말은 은 코팅된 구리 분말이고, 상기 은 코팅된 금속 플레이크는 은 코팅된 구리 플레이크인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 은 코팅된 금속 분말 또는 은 코팅된 금속 플레이크는 상기 조성물의 총 중량에 기초하여 10% 내지 70중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 3에 있어서,
상기 은 코팅된 금속 분말 또는 은 코팅된 금속 플레이크는 상기 조성물의 총 중량에 기초하여 15% 내지 40중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 은 분말 및 은 플레이크의 적어도 하나는 상기 조성물의 총 중량에 기초하여 30% 내지 65중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 유기 비히클은 상기 조성물의 총 중량에 기초하여 10% 내지 30중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 유리 분말의 함량는 상기 조성물의 총 중량에 기초하여 2% 내지 10중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 적어도 하나의 산화 금속 분말의 함량은 상기 조성물의 총 중량에 기초하여 1% 내지 5중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 적어도 하나의 산화 금속 분말은 SiO2, Al2O3, Bi2O3, B2O3, CuO (흑색), Cu2O (적색), MnO2, SnO2, ZnO, ZrO2로 이루어진 군으로부터 선택된 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 은 코팅된 금속 분말 또는 은 코팅된 금속 플레이크의 은 함량은 상기 은 코팅된 금속 분말 또는 은 코팅된 금속 플레이크의 총 중량에 기초하여 10% 내지 50중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 페이스트 조성물의 총 은 함량은 상기 조성물의 총 중량에 기초하여 35% 내지 70중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 11에 있어서,
상기 페이스트 조성물의 총 은 함량은 상기 조성물의 총 중량에 기초하여 50% 내지 70중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- 청구항 1에 있어서,
상기 조성물의 총 고체 함량은 상기 조성물의 총 중량에 기초하여 70% 내지 90중량%인 것을 특징으로 하는 전기 전도성 페이스트 조성물.
- (i) 은 코팅된 금속 분말 및 은 코팅된 금속 플레이크의 적어도 하나, 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크의 적어도 하나, 유리 분말, 적어도 하나의 산화 금속 분말 및 유기 비히클을 포함하는 전기 전도성 페이스트 조성물을 수동 소자의 표면에 코팅시키는 단계; 및
(ii) 400℃ 내지 900℃의 온도 범위의 대기 환경에서 상기 코팅된 수동 소자를 소성시키는 단계를 포함하는 수동 소자에 엔드 터미네이션을 형성시키는 방법.
- 청구항 14에 있어서,
상기 코팅된 수동 소자는 450℃ 내지 850℃ 온도 범위의 실질적으로 순수한 대기 환경에서 소성되는 것을 특징으로 하는 수동 소자에 엔드 터미네이션을 형성시키는 방법.
- 청구항 14에 있어서,
상기 은 코팅된 금속 분말은 은 코팅된 구리 분말이고, 상기 은 코팅된 금속 플레이크는 은 코팅된 구리 플레이크인 것을 특징으로 하는 수동 소자에 엔드 터미네이션을 형성시키는 방법.
- 청구항 14의 방법에 의해 형성된 엔드 터미네이션을 구비한 수동 소자.
- 조성물의 총 중량을 기초하여 15% 내지 40중량% 양의 은 코팅된 구리 분말 및 은 코팅된 구리 플레이크의 적어도 하나;
상기 조성물의 총 중량을 기초하여 30% 내지 65중량% 양의 코팅되지 않는 은 분말 및 코팅되지 않는 은 플레이크의 적어도 하나;
상기 조성물의 총 중량을 기초하여 2% 내지 5중량% 양의 유리 분말; 및
상기 조성물의 총 중량을 기초하여 10% 내지 30중량% 양의 유기 비히클을 포함하는 터미네이션 페이스트 조성물로서,
여기서 상기 페이스트 조성물의 총 은 함량은 상기 조성물의 총 중량을 기초하여 50% 내지 70중량%이고, 상기 조성물의 총 고체 함량은 상기 조성물의 총 중량을 기초하여 70% 내지 90중량%인 터미네이션 페이스트 조성물.
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