KR20130097005A

KR20130097005A - 패턴 매립형 다층 회로 기판의 제조방법 및 그 제조방법에 의해 제조된 다층 회로 기판

Info

Publication number: KR20130097005A
Application number: KR1020120018675A
Authority: KR
Inventors: 이진우; 이상민; 권순철
Original assignee: 삼성테크윈 주식회사
Priority date: 2012-02-23
Filing date: 2012-02-23
Publication date: 2013-09-02

Abstract

본 발명이 이루고자 하는 기술적 과제는 패턴 매립형 다층 회로 기판의 제조방법 및 그 제조방법에 의해 제조된 다층 회로 기판에 관한 것으로, 비아 홀을 가공하기 위한 드릴 공정 없이 비아를 형성할 수 있는 패턴 매립형 다층 회로 기판의 제조방법 및 그 제조방법에 의해 제조된 회로 기판을 제공하기 위한 것이다.
본 발명에서 제공하는 패턴 매립형 다층 회로 기판의 제조방법은, 다층 회로 기판의 제조방법에 있어서, (a) 수지층 양면에 금속박이 형성된 베이스 기판을 준비하는 단계; (b) 상기 베이스 기판의 일 면에 형성된 금속박을 회로층의 도체 패턴에 대응되도록 선택적으로 제거하는 제1 에칭 단계; (c) 상기 제1 에칭된 상기 금속박을 마스크로 하여, 상기 수지층을 선택적으로 제거하는 수지 에칭 단계; (d) 상기 수지 에칭에 의해 형성된 공간에 회로층이 형성되도록 도금하는 단계; (e) 상기 회로층 위에 비아가 형성될 공간을 제외한 영역을 수지로 충진하는 단계; (f) 상기 회로층 위에 상기 비아가 형성될 공간에 도금하는 단계; (g) 상기 (a) 단계에서 상기 (f) 단계까지 거쳐 형성된 적어도 하나 이상의 단층 회로 기판을 적층하여 다층 회로 기판을 형성하는 단계; 및 (h) 상기 다층 회로 기판 중 적어도 일 면에 패드부가 형성되도록 표면에 형성된 금속박을 선택적으로 제거하는 제2 에칭 단계; 를 포함하는 패턴 매립형 다층 회로 기판의 제조방법을 제공한다.
본 발명에 따르면, 이상의 본 발명에 따른 패턴 매립형 다층 회로 기판의 제조방법은 다층 회로 기판의 층 간의 전기적 통전을 위한 비아 홀을 천공하기 위한 홀 가공 공정을 거치지 않음으로써, 작업의 공수 및 리드 타임을 줄일 수 있으며, 비아를 포함한 회로 패턴을 미세하게 형성할 수 있는 효과가 있다.

Description

패턴 매립형 다층 회로 기판의 제조방법 및 그 제조방법에 의해 제조된 다층 회로 기판 {METHOD FOR MANUFACTURING MULTI-LAYER BURIED PATTERN SUBSTRATE AND THE MULTI-LAYER SUBSTRATE MANUFACTURED BY THE SAME METHOD}

본 발명은 반도체 패키지용 다층 회로 기판(Multi-Layer Substrate)의 제조방법 및 그 제조방법에 의해 제조된 다층 회로 기판에 관한 것으로, 보다 구체적으로는 회로 패턴이 매립된 패턴 매립형(Buried Pattern) 다층 회로 기판의 제조방법 및 그 제조방법에 의해 제조된 다층 회로 기판에 관한 것이다.

최근 전자 산업이 급속히 발전함에 따라서 반도체 패키지 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품의 경박단소(輕薄短小)화, 고성능화, 복합적인 기능을 갖추는 추세에 따라 반도체 패키지 기판에 미세 회로 패턴(Fine Pitch)을 형성하거나 내지는 많은 수의 I/O 단자를 형성하기 위한 요구가 증가되고 있다.

이러한 요구에 따라 최근 널리 이용되고 있는 다층 회로 기판(Multi-Layer Substrate)는 복수 개의 회로 기판이 다층으로 적층되어 이루어진 많은 수의 전자 부품이 실장되는 회로 기판으로서, 단층 회로 기판 즉, 단면 또는 양면에 형성된 회로층을 가진 회로 기판에 비하여 많은 수의 전자 부품을 고밀도로 실장할 수 있는 장점이 있다.

종래에 이러한 다층 회로 기판을 제조하는 방법은 공개특허번호 제10-2009-0030217호 또는 공개특허번호 제10-1994-0702336호 등에서 Lay-Up 방식 또는 Build-Up방식에 대해 나타나 있고, 각각을 도 1a 내지 도 1b에 간략하게 도시하였다.

도 1a 내지 도 1b는 종래의 다층 회로 기판을 제조하는 방법에 대해 회로 기판의 측단면도로 간략하게 나타낸 도면이다.

우선, Lay-Up 방식에 의한 다층 회로 기판의 제조방법을 보면, 도 1a(a)에 도시한 바와 같이, 내부 회로층(1)을 단면 또는 양면에 구비한 내부 회로 기판(10)을 형성하고, 복수 개의 내부 회로 기판(10)을 프리 프레그(Prepreg)(11)를 사이에 두고 적층하되, 내부 회로층(1) 상면에는 외부 회로층(2)을 형성하기 위해 프리프레그(11) 및 동박(Copper Foil)과 같은 외부 전도층(12)을 함께 적층한다(도 1a(b) 내지 도 1a(c) 참조). 이렇게 적층하여 형성된 다층 회로 기판에 비아(Via)를 가공하기 위해 드릴과 같은 기계적 방법 등에 의해 비아 홀(13)을 가공하고(도 1a(d) 참조), 천공된 비아 홀(13)에 무전해 도금 및 전해 도금을 순차적으로 진행하여 층 간에 전기적인 연결이 이루어지도록 한다(도 1a(e) 참조). 이후, 외층에 적층된 외부 전도층(12)을 에칭 등에 의해 외부 회로층(2)으로 형성하고(도 1a(f) 참조), 마지막으로 외부 회로층(2)을 보호하고, 불필요한 부분에 대한 솔더링(Soldering)을 방지하기 위해 패터닝된 솔더 레지스트층(Solder Resist)(14)을 형성한다.

이와 같은 Lay-Up 방식에 따른 다층 회로 기판을 제조하는 방법 이외에, 도 1b에 도시한 바와 같은 Build-Up 방식에 의해 다층 회로 기판을 제조할 수도 있다.

도 1b(a)에 도시한 바와 같이, 우선 내부 회로층(1)을 단면 또는 양면에 구비하고 있는 내부 회로 기판(10)을 형성하고(도 1b(a) 참조), 내부 회로 기판(10) 양면에 프리 프레그(11) 및 외부 전도층(12)을 함께 적층한다(도 1b(b) 및 도 1b(c) 참조). 이후, 내부 회로층(1)과 외부 회로층(2) 간에 전기적 연결이 이루어지도록 다층 회로 기판의 적어도 한 면에 드릴 등을 이용한 방법에 의해 비아 홀(13)을 가공하고(도 1b(d) 참조), 비아 홀(13) 내부에 무전해 도금 및 전해 도금을 순차적으로 진행하여 내부 회로층(1)과 외부 전도층(12) 간에 전기적인 연결이 이루어지도록 한다(도 1b(e) 참조). 마지막으로, 외부 회로층(2)을 형성하기 위해, 외부 전도층(12)을 선택적으로 에칭하여 패터닝하고(도 1b(f) 참조), 기판의 표면 보호 및 선택적인 부분에만 솔더링이 이루어지도록 패터닝된 솔더 레지스트(14)를 형성함으로써(도 1b(g) 참조) 다층 회로 기판이 완성된다.

이와 같이 종래에는 다층 회로 기판을 제조하기 위하여 비아를 형성하기 위해 드릴 등을 이용한 기계적 가공을 하고, 비아 홀에 도금을 하여 비아를 형성하였다. 이와 같은 경우에는, 작업의 공수가 많이 필요하여 제조비용이 증가하고, 또한, 반도체의 다기능화에 따라 I/O 수가 늘어남에 따라 회로가 복잡해지고 이를 연결하기 위한 비아의 수도 늘어나 미세해지는 경향이 있어, 그 제작을 위한 비용도 증가하며, 아울러 제조 공정의 리드 타임(Lead Time)이 늘어나는 문제가 있다.

따라서, 상기와 같은 문제를 해결한 다층 회로 기판의 제조방법에 대한 필요 기술이 절실히 요구된다.

본 발명이 이루고자 하는 기술적 과제는 패턴 매립형 다층 회로 기판의 제조방법 및 그 제조방법에 의해 제조된 다층 회로 기판에 관한 것으로, 비아 홀을 가공하기 위한 드릴 공정 없이 비아를 형성할 수 있는 패턴 매립형 다층 회로 기판의 제조방법 및 그 제조방법에 의해 제조된 회로 기판을 제공하기 위한 것이다.

전술한 기술적 과제를 해결하기 위한 수단으로서, 본 발명은 다층 회로 기판의 제조방법에 있어서, (a) 수지층 양면에 금속박이 형성된 베이스 기판을 준비하는 단계; (b) 상기 베이스 기판의 일 면에 형성된 금속박을 회로층의 도체 패턴에 대응되도록 선택적으로 제거하는 제1 에칭 단계; (c) 상기 제1 에칭된 상기 금속박을 마스크로 하여, 상기 수지층을 선택적으로 제거하는 수지 에칭 단계; (d) 상기 수지 에칭에 의해 형성된 공간에 회로층이 형성되도록 도금하는 단계; (e) 상기 회로층 위에 비아가 형성될 공간을 제외한 영역을 수지로 충진하는 단계; (f) 상기 회로층 위에 상기 비아가 형성될 공간에 도금하는 단계; (g) 상기 (a) 단계에서 상기 (f) 단계까지 거쳐 형성된 적어도 하나 이상의 단층 회로 기판을 적층하여 다층 회로 기판을 형성하는 단계; 및 (h) 상기 다층 회로 기판 중 적어도 일 면에 패드부가 형성되도록 표면에 형성된 금속박을 선택적으로 제거하는 제2 에칭 단계; 를 포함하는 패턴 매립형 다층 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기 (d) 단계가, 상기 수지 에칭에 의해 형성된 공간에 베리어층이 형성되도록 제1 도금하는 단계; 및 상기 베리어층 위에 상기 회로층이 형성되도록 제2 도금하는 단계; 를 포함하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기 베리어층이, 타이타늄, 니켈, 크로뮴, 팔라듐, 금 및 백금으로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기 (e) 단계의 상기 비아가, 주석 또는 은을 포함하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기 (g) 단계가, 상기 적층되는 단층 회로 기판에서 상기 수지층은 반경화 상태인 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기 (g) 단계가, (ga) 상기 다층 회로 기판 중 최외층에 적층되는 단층 회로 기판을 제외한 단층 회로 기판에 형성된 금속박을 제거하는 단계; 및 (gb) 2 이상의 상기 단층 회로 기판을 적층하는 단계; 를 더 포함하되, 상기 (gb) 단계는, 상기 다층 회로 기판 중 최외층에 적층되는 단층 회로 기판에 형성된 금속박이 상기 다층 회로 기판의 표면에 위치하도록 적층하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기의 패턴 매립형 다층 회로 기판의 제조방법에 의해 제조된 패턴 매립형 다층 회로 기판을 제공한다.

이상의 본 발명에 따른 패턴 매립형 다층 회로 기판의 제조방법은 다층 회로 기판의 층 간의 전기적 통전을 위한 비아 홀을 천공하기 위한 홀 가공 공정을 거치지 않음으로써, 작업의 공수 및 리드 타임을 줄일 수 있으며, 비아를 포함한 회로 패턴을 미세하게 형성할 수 있는 효과가 있다.

또한, 본 발명에 따른 패턴 매립형 다층 회로 기판의 제조방법은 비아를 형성하기 위해 무전해 동도금 공정을 거치지 않아도 되므로, 리드 타임의 단축이 가능하며, 비아와 회로 패턴이 동시에 형성되므로, 미세 피치(Fine Pitch) 구현과 박(薄)형의 다층 회로 기판을 제조할 수 있는 효과가 있다.

또한, 본 발명에 따른 패턴 매립형 다층 회로 기판의 제조방법은 따로 제조된 각층의 회로 기판을 일괄 적층함으로써, 리드 타임을 줄일 수 있는 효과가 있다.

또한, 본 발명에 따른 패턴 매립형 다층 회로 기판은 회로 패턴이 매립되어 있어, 층간의 회로 패턴 간에 의도하지 않은 통전이 일어나는 것을 방지할 수 있는 효과가 있다.

또한, 본 발명에 따른 패턴 매립형 다층 회로 기판은 회로 패턴이 매립된 동종의(Homogeneous) 수지를 일괄 적층된 것으로서, 제조 공정 중 열 처리(Cure) 공정을 거치더라도 기판의 휨(Warpage)를 방지할 수 있는 효과가 있다.

도 1a 내지 도 1b는 종래의 다층 회로 기판을 제조하는 방법에 대해 회로 기판의 측단면도로 간략하게 나타낸 도면이다.
도 2a는 본 발명의 일 실시예에 따른 패턴 매립형 다층 회로 기판의 제조방법을 회로 기판의 측단면도로 간략하게 나타낸 도면이다.
도 2b는 도 2a에 따른 다층 회로 기판의 제조방법을 회로 기판의 평면도로 간략하게 나타낸 도면이다.
도 3a는 본 발명의 또 다른 실시예에 따른 패턴 매립형 다층 회로 기판의 제조방법을 회로 기판의 측단면도로 간략하게 나타낸 도면이다.
도 3b는 도 3a에 따른 다층 회로 기판의 제조방법을 평면도로 간략하게 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 패턴 매립형 다층 회로 기판의 제조방법을 블록 다이어그램으로 순서에 따라 나타낸 도면이다.

아래에는 첨부한 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구성될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙여 설명하기로 한다.

이하, 본 발명에서 실시하고자 하는 구체적인 기술내용에 대해 첨부도면을 참조하여 상세하고도 명확하게 설명하기로 한다.

제1 실시예

본 실시예는 다층 회로 기판을 제조하는 방법에 대한 것으로서, 도 2a는 본 발명의 일 실시예에 따른 패턴 매립형 다층 회로 기판의 제조방법을 회로 기판의 측단면도로 간략하게 나타낸 도면이고, 도 2b는 도 2a에 따른 다층 회로 기판의 제조방법을 회로 기판의 평면도로 간략하게 나타낸 도면이며, 도 4는 본 발명의 일 실시에에 따른 패턴 매립형 다층 회로 기판의 제조방법을 블록 다이어그램으로 순서에 따라 나타낸 도면이다.

도 4에 도시한 바와 같이, 본 실시예에 따른 패턴 매립형 다층 회로 기판의 제조방법은 수지층 양면에 금속박이 형성된 베이스 기판을 준비하는 단계(S10), 베이스 기판의 일 면에 형성된 금속박을 회로층의 도체 패턴에 대응되도록 선택적으로 제거하는 제1 에칭 단계(S20), 제1 에칭된 금속박을 마스크(Mask)로 하여, 수지층을 선택적으로 제거하는 수지 에칭 단계(S30), 수지 에칭에 의해 형성된 공간에 회로층이 형성되도록 도금하는 단계(S40), 회로층 위에 비아가 형성될 공간을 제외한 영역을 수지로 충진하는 단계(S50), 회로층 위에 비아가 형성될 공간에 도금하는 단계(S60), 상기의 단계(S10 내지 S60)를 거쳐 형성된 적어도 하나 이상의 단층 회로 기판을 적어도 하나 이상 적층하여 다층 회로 기판을 형성하는 단계(S70) 및 상기 다층 회로 기판 중 적어도 일 면에 패드부가 형성되도록 표면에 형성된 금속박을 선택적으로 제거하는 제2 에칭 단계(S80)를 포함한다.

이하에서는 각 단계에 대해 도 2a 및 도 2b를 참조하여 자세히 살펴보기로 한다.

우선, 도 2a(a) 및 도 2b(a)에 도시한 바와 같이, 수지층(101) 양면에 금속박(102)이 형성된 베이스 기판(100)을 준비한다(S10).

수지층(101)은 전기적으로 도통되지 않은 절연성 소재로 이루어진 층으로서, 그 소재는 이후 제조공정상 Cure 공정 같은 열 처리 공정에 의해 고분자화되어 경화되는 열 경화성 수지인 것이 바람직하다.

열 경화성 수지의 일 예로서, 에폭시(Epoxy) 수지, 폴리이미드(Polyimide) 수지, BT(Bismaleimide Triazine) 수지 또는 테프론(Teflon) 수지 등이 사용될 수 있으며, 이외에도, 기계적 강도 또는 온도에 저항성을 높이기 위해 종이, 유리섬유 또는 유리 부직포 등의 보강기재를 함침시킨 프리프레그(Prepreg)가 사용될 수도 있다.

금속박(102)은 전도성 소재로 이루어진 층으로서, 그 소재는 가격이 저렴하고, 솔더(Solder)의 소재인 주석(Sn) 또는 납(Pb)에 비하여 융점이 높은 구리(Cu)를 본질적으로 포함하는 것이 바람직하다.

베이스 기판(100)은 상기의 수지층(101) 양면에 금속박(102)이 형성된 것으로서, 일 예로서, 금속박(102)이 상기 수지층(101)의 양면에 라미네이션(Lamination)된 CCL(Copper Clad Laminate)일 수 있고, 수지층(101)의 양면에 무전해 도금 등의 도금에 의해 형성된 것일 수도 있음은 물론이다.

다음으로, 베이스 기판(100)의 일 면에 형성된 금속박(102)을 회로층(110)의 도체 패턴에 대응되도록 선택적으로 제1 에칭한다(S20).

패터닝된 금속박을 형성하기 위해, 텐팅(Tenting)법 또는 패널/패턴(Panel/Pattern)법 등과 같은 서브트렉티브(Subtractive)법에 의해 형성할 수 있다.

일 예로서, 상기 금속박(102) 위에 감광성 소재의 DFR(Dry Film Resist)를 라미네이션하고, 이에 회로층(110)의 도체 패턴에 대응되도록 노광(Exposing), 현상(Developing), 에칭(Etching) 및 박리(Stripping)를 거치는 포토 리소그래피(Photo Lithography) 공정을 거침으로서, 회로층(110)의 도체 패턴에 대응되는 패턴이 제거된 패터닝된 금속박(미도시)을 형성할 수 있다.

다음으로, 도 2a(b) 및 도 2b(b)에 도시한 바와 같이, 패터닝된 금속박을 마스크(Mask)로 하여, 수지 에칭을 실시한다(S30).

수지 에칭(Resin Etching)을 함으로써, 회로층(110)이 형성될 공간을 마련하게 되고, 이후 수지 에칭에 의해 형성된 공간에 도금을 하여 회로층(110)을 형성하게 된다(S40). 이와 같이 형성된 회로층(110)은 이후, 수지 충진 과정(S50)에 의해 매립되 패턴 매립형 기판이 되어, 다층 회로 기판에 있어서, 층간의 회로 패턴 간에 의도하지 않은 통전(通電)이 일어나는 것을 방지할 수 있다.

수지 에칭 용액은 금속성 소재의 금속박(102)은 부식시키지 않으므로, 패터닝된 금속박(102)은 좋은 마스크로 작용하여 수지층(101)을 선택적으로 제거하게 된다.

또한, 수지 에칭시, 수지층(101)은 완전히 경화되지 않은 반경화상태인 것이 바람직하다. 즉, 반경화상태는 열경화성 수지가 완전히 경화되어 고분자화 되기 전의 B-스테이지(B-Stage)를 말하는 것으로, 수지층(101)이 열 처리 공정 등을 통해 경화되어 고분자화된 경우에는, 수지 에칭 용액에 대한 내약품성을 띄게 되어, 에칭 속도가 느려져 전체 공정에 대한 리드 타임(Lead Time)이 증가하기 때문에, 수지층(101)이 반경화상태일 때, 수지 에칭을 실시하는 것이 바람직하다.

수지 에칭 용액(Etchant)은 본질적으로 강산일 수 있으나, 이에 한정되지 않으며, 자세한 설명은 본 발명의 범위를 넘는 것으로 생략하기로 한다.

수지 에칭을 한 이후에, 수지 에칭시 마스크로 쓰인 패터닝된 금속박은 연삭 또는 연마 등의 기계적인 방법 또는 화학적인 에칭 등에 의해 제거할 수 있다.

다음으로, 도 2a(c) 및 2b(c)에 도시한 바와 같이, 수지 에칭에 의해 형성된 공간에 회로층(110)이 형성되도록 도금한다(S40).

이때, 회로층(110)의 도체 패턴이 형성되도록 도금하는 단계(S40)는 수지 에칭에 의해 형성된 공간에 베리어(Barrier)층(111)이 형성되도록 제1 도금하는 단계(S41) 및 상기 베리어층(111) 위에 회로층(110)이 형성되도록 제2 도금하는 단계(S42)를 포함할 수 있다.

즉, 회로층(110)의 도체 패턴은 전도성 소재로 이루어진 것이면 족하며, 일반적으로 금속박(102)과 같이 가격이 저렴하고, 솔더(Solder)의 소재인 주석(Sn) 또는 납(Pb)에 비하여 융점이 높은 구리(Cu)인 것이 바람직하다. 이때, 회로층(110)의 도체 패턴은 전기 도금으로 형성하는 것이 바람직하며, 그 두께는 10㎛ 내외로 5㎛ 내지 15㎛의 두께만큼 형성하는 것이 바람직하다.

다만, 회로층(110)을 도금으로 형성하기 이전에, 베리어층(111)을 형성하기 위한 제1 도금을 먼저 실시할 수 있다(S41).

베리어층(111)은 패드부(130, 131)를 형성하기 위한 제2 에칭시(S80) 또는 다층 회로 기판의 최외층에 적층되는 단층의 회로 기판이 아닌 단층 회로 기판의 금속박(102)을 제거하기 위한 에칭시(S71), 에칭 용액으로부터 회로층(110)의 도체 패턴을 보호하기 위한 층으로서, 베리어층(111)은 에칭 용액으로부터 내약품성을 갖는 타이타늄(Ti), 니켈(Ni), 크로뮴(Cr), 팔라듐(Pd), 금(Au) 또는 백금(Pt)와 같은 귀금속을 포함하는 소재로 얇게 도금하여 형성하는 것이 바람직하다.

다음으로, 도 2a(d) 및 도 2b(d)에 도시한 바와 같이, 회로층(110) 위에 비아(Via)가 형성될 공간을 제외한 영역을 수지(103)로 충진한다(S50).

즉, 층(Layer) 간의 통전을 위한 비아(120)를 형성하기 위해, 필요한 영역에만 도금이 이루어질 수 있도록, 비아(120)가 형성될 공간을 제외한 영역을 수지(103)로 충진하게 된다.

이때, 충진되는 수지(103)의 소재는 다층 회로 기판의 각 층의 회로층 간에 의도하지 않은 전기적인 단락을 차단하기 위한 절연성 소재인 것이면 족하고, 수지 에칭(S30)에 의해 형성된 공간에서 비아가 형성될 공간을 제외한 영역만을 수지(103)로 선택 충진하기 위해 스크린 프린팅(Screen Printing) 방법 내지는 감광성 소재를 이용한 방법에 의할 수 있다.

즉, 일 예로서, DFSR(Dry-Film type Solder Resist) 또는 PSR(Photo imageable Solder Resist) 잉크와 같은 감광성 소재를 이용하여 솔더 레지스트(Solder Resist)를 라미네이션하거나 도포한 후에 노광 및 현상 공정을 통해 비아(120)가 형성될 공간만을 선택적으로 제거하거나, 비아(120)가 형성될 공간이 막힌 형태의 마스크를 이용하여 SR 잉크(Solder Resist Ink)를 스크린 프린팅함으로써 선택적으로 수지 충진을 할 수 있다.

다음으로, 도 2a(e) 및 도 2b(e)에 도시한 바와 같이, 수지 에칭(S30)에 의해 형성된 공간 중 S50 단계에 의해 수지가 선택적으로 충진된 영역을 제외한 나머지 영역 즉, 비아(120)가 형성될 영역에 비아(120)가 형성되도록 도금을 한다(S60).

이때, 비아(120)는 전도성 소재로 이루어진 것이면 족하나, 단층 회로 기판(210, 220)을 2 이상 적층하여 다층 회로 기판(200)으로 형성할 때, 가해지는 열 및/또는 압력에 의해 타 층(Layer)의 회로층(110) 도체 패턴과 비아(120) 간의 결합력을 고려해 볼 때, 회로층(110) 도체 패턴의 소재와 동일한 것보다 융점이 낮고, 주로 솔더(Solder) 소재로 쓰이는 주석(Sn)이나 은(Ag)을 포함한 소재인 것이 바람직하다.

비아(120)는 전기 도금에 의해 15㎛ 내지 20㎛의 두께만큼 형성되도록 도금하는 것이 바람직하다.

다음으로, 도 2a(f) 및 도 2b(f)에 도시한 바와 같이, 상기의 S10 단계 내지 S60 단계에 의해 형성된 적어도 하나 이상의 단층 회로 기판(210, 220)을 적층하여 다층 회로 기판을 형성한다(S70).

본 실시예에 따른 다층 회로 기판(200)은 2층의 회로 기판으로서, 별도의 베이스(Base)층 없이, 제1층(210) 및 제2층(220)의 각 층이 릴 타입(Reel Type)으로 제조된 후에 각 층을 적층함으로써 형성될 수 있으며, 2층의 다층 회로 기판(200)에 있어서, 각 층(210, 220)을 적층할 때, 베이스 기판(100)의 타 면에 형성되어 있는 금속박(102)이 다층 회로 기판(200)의 표면에 위치하도록 각 층(210, 220)을 위치 정렬한 후 일괄적으로 단층 회로 기판(210, 220)을 가열 및/또는 가압하여 적층함으로써, 다층 회로 기판(200)을 형성한다.

각 층(210, 220)을 적층할 때, 각 층(210, 220)의 수지층(101)은 반경화 상태인 것이 바람직하다. 각 층(210, 220)의 수지층(101)이 반경화 상태인 경우 열 및/또는 압력을 가하는 적층에 의해, 각 층의 수지층(101)은 서로 결합된 상태에서 경화가 이루어지게 된다. 이로써, 각 층(210, 220) 간에 결합력은 향상되어 다층 회로 기판(200)의 기계적인 신뢰성을 확보할 수 있고, 아울러, 다층 회로 기판(200)은 동일한 소재의 수지층(101)으로 결합됨으로써, 물성 차이로부터 야기되는 기판의 휨(Warpage)를 방지할 수도 있다.

종래와 같이, 각 층(210, 220)의 수지층(101)이 다른 소재로 이루어질 수 있는 제조 공정의 경우 또는 이와 같은 제조 공정에 의해 다른 소재로 이루어진 수지층(101)이 적층된 다층 회로 기판의 경우에는 각 소재에 따른, CTE(Coefficient of Thermal Expansion) 등의 물성의 차이로 인해 휨이 발생하거나 크랙(Crack)이 발생할 우려가 높기 때문이다.

적층과정(S70)에 의해 각 층(210, 220)의 수지층(101) 간의 결합 이외에도, 용융 온도가 낮은 주석(Sn)이나 납(Pb)을 포함하는 비아(120)도 용융될 수 있고, 이로써 타 층에 형성된 회로층(110)의 금속 패턴과 결합력이 향상될 수 있다.

다음으로, 도 2a(g) 및 도 2b(g)에 도시한 바와 같이, 다층 회로 기판(200) 중 적어도 일 면에 패드부(130)가 형성되도록 다층 회로 기판(200) 표면에 형성된 금속박(102)을 선택적으로 제거하도록 제2 에칭한다(S80).

패드부(130)는 전도성 소재로 반도체 칩(미도시)과 와이어 본딩(Wire Bonding) 또는 플립칩 본딩(Flip Chip Bonding) 등에 의해 전기적으로 연결되고, 그 반대 면에 형성된 패드부(131)는 반도체 패키지의 외부 회로와 솔더볼(Solder Ball) 또는 솔더 페이스트(Solder Paste) 등과 같은 솔더링(Soldering) 등에 의해 전기적으로 연결되어, 반도체 패키지 기판이 반도체 칩과 반도체 패키지 외부 회로 간에 전기적인 신호를 전달할 수 있게 한다.

이와 같은 패드부(130)는 베이스 기판(100)의 타 면에 남겨진 금속박(102)에서 패드부(130) 패턴을 제외한 나머지 부분을 텐팅법 또는 패널/패턴법 등과 같은 서브트렉티브(Subtractive)법에 의해 선택적으로 제거함으로써, 도 2a(g)에 도시한 바와 같이 돌출된 패드부(130)를 형성할 수 있다.

이후, 도 2a(h) 및 도 2b(h)에 도시한 바와 같이, 다층 회로 기판(200) 중 적어도 일 면에 대해 솔더 레지스트층(140)을 형성한다(S90).

다층 회로 기판(200)의 적어도 일 면에 패터닝된 솔더 레지스트층(140)을 형성함으로써, 다층 회로 기판(200)의 표면을 보호하고, 기판 표면의 불필요한 부분에 솔더링이 이루어지는 것을 방지할 수 있다.

솔더 레지스트층(140)을 형성하는 방법은 스크린 프린팅 방식을 이용하여 필요한 부분에만 SR 잉크를 도포하거나, 기타 감광성 소재의 DFSR 또는 PSR 잉크를 라미네이션하거나 도포하여, 선택적으로 노광 및 현상함으로써, 패터닝된 솔더 레지스트층을 형성할 수 있다.

마지막으로, 다층 회로 기판(200)의 적어도 일 면에 프리 플럭스, 니켈(Ni)/금(Au) 도금 등의 표면 처리가 더 이루어질 수도 있음은 물론이다.

상기와 같은 방법에 의해 도 2a(h) 및 도 2b(h)에 도시한 바와 같이, 2층의 회로 기판을 제조할 수 있으나, 본 발명은 이에 한정하지 않으며, n층까지 적층된 n층의 다층 회로 기판을 제조할 수 있다.

이하에서는 3층 이상의 n층의 다층 회로 기판을 제조하는 방법에 대해 자세히 살펴보기로 한다.

제2 실시예

본 실시예에서는 3층 이상의 다층 회로 기판을 제조하는 방법에 대한 것으로서, 그 중 일 예로 4층의 회로 기판의 제조방법을 살펴보기로 한다.

도 3a는 본 발명의 일 실시예에 따른 패턴 매립형 다층 회로 기판의 제조방법을 회로 기판의 측단면도로 간략하게 나타낸 도면이고, 도 3b는 도 3a에 따른 다층 회로 기판의 제조방법을 평면도로 간략하게 나타낸 도면이다.

도 3a(a) 내지 도 3a(i) 및 도 3b(a) 내지 도 3b(i)에 도시한 바와 같이, 본 실시예에 따른 제조방법은 앞선 제1 실시예에 따른 제조방법(도 2a(a) 내지 도 2a(h) 참조)과 동일하다.

다만, 도 3a(g) 및 도 3b(g)에 도시한 바와 같이, 단층 회로 기판을 적층하여 회로 기판을 형성하는 단계(S70)는 적층되는 단층 회로 기판(211, 212, 213, 214) 중 다층 회로 기판(201)의 최외층에 적층되는 회로 기판인 제1층(211) 및 제n층(214)(본 실시예에서는 n은 4를 의미한다)을 제외한 나머지 단층의 회로 기판인 제2층(212) 내지 제n-1층(213)에 대하여 베이스 기판(100)의 타 면에 형성된 금속박(102)을 제거하는 단계(S71)(도 3a(f) 참조) 및 단층 회로 기판을 적층할 때, 금속박(102)이 다층 회로 기판(201)의 표면에 위치하도록 적층하는 단계(S72)(도 3a(g) 참조)를 포함하여, 층 간에 금속박(102)이 삽입 적층되지 않도록 한다.

즉, 도 3a(f) 및 도 3b(f)에 도시한 바와 같이, 각 층(211, 212, 213, 214)를 적층할 때, 다층 회로 기판(201)에서 중간에 위치하게 되는 제2층(212) 및 제n-1층(213)에는 어느 일 면에도 금속박(102)이 형성되어 있지 않도록 금속박(102)을 제거한다.

이때, 금속박(102)을 제거하는 방법은 금속박(102)을 연삭 또는 연마 등의 기계적인 방법에 의하여 제거하거나, 또는 금속박(102) 전면(全面)에 대하여 에칭을 실시함으로써 제거할 수도 있다. 다만, 금속박(102)을 에칭에 의해 제거할 때, 회로층(110) 밑에 베리어층(111)이 형성되어 있는 경우에는 내약품성을 가진 베리어층(111)이 에칭 용액으로부터 회로층(110)을 보호하게 된다.

물론, 금속박(102)을 제거하기 위한 에칭을 하는 경우, 반대 면에 외부로 노출된 비아(120)를 보호하기 위해 비아(120)가 노출된 해당 면에 에칭 레지스트를 라미네이션할 수도 있다.

이와 같이 형성된 제1층부터 제n층까지의 단층의 회로 기판(211, 212, 213, 214)을 적층함으로써, n층의 다층 회로 기판(201)을 제조하게 된다.

기타 설명하지 않은 과정은 앞선 실시예의 각 과정과 대응되므로, 중복적인 설명은 생략하기로 한다.

이상에서 설명한 본 발명의 바람직한 실시예들은 기술적 과제를 해결하기 위해 개시된 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(당업자)라면 본 발명의 사상 및 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

1: 내부 회로층 2: 외부 회로층
10: 내부 회로 기판 12: 외부 전도층
100: 베이스 기판 101: 수지층
102: 금속박 110: 회로층
111: 베리어층 120: 비아
130, 131: 패드부 140: 솔더 레지스트층
200, 201: 다층 회로 기판 210, 211: 제1층
220, 212: 제2층 213: 제3층
214: 제4층

Claims

다층 회로 기판의 제조방법에 있어서,
(a) 수지층 양면에 금속박이 형성된 베이스 기판을 준비하는 단계;
(b) 상기 베이스 기판의 일 면에 형성된 금속박을 회로층의 도체 패턴에 대응되도록 선택적으로 제거하는 제1 에칭 단계;
(c) 상기 제1 에칭된 상기 금속박을 마스크로 하여, 상기 수지층을 선택적으로 제거하는 수지 에칭 단계;
(d) 상기 수지 에칭에 의해 형성된 공간에 회로층이 형성되도록 도금하는 단계;
(e) 상기 회로층 위에 비아가 형성될 공간을 제외한 영역을 수지로 충진하는 단계;
(f) 상기 회로층 위에 상기 비아가 형성될 공간에 도금하는 단계;
(g) 상기 (a) 단계에서 상기 (f) 단계까지 거쳐 형성된 적어도 하나 이상의 단층 회로 기판을 적층하여 다층 회로 기판을 형성하는 단계; 및
(h) 상기 다층 회로 기판 중 적어도 일 면에 패드부가 형성되도록 표면에 형성된 금속박을 선택적으로 제거하는 제2 에칭 단계;
를 포함하는 패턴 매립형 다층 회로 기판의 제조방법.
제 1 항에 있어서,
상기 (d) 단계는,
상기 수지 에칭에 의해 형성된 공간에 베리어층이 형성되도록 제1 도금하는 단계; 및
상기 베리어층 위에 상기 회로층이 형성되도록 제2 도금하는 단계;
를 포함하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법.
제 2 항에 있어서,
상기 베리어층은,
타이타늄, 니켈, 크로뮴, 팔라듐, 금 및 백금으로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법.
제 1 항에 있어서,
상기 (e) 단계의 상기 비아는,
주석 또는 은을 포함하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법.
제 1 항에 있어서,
상기 (g) 단계는,
상기 적층되는 단층 회로 기판에서 상기 수지층은 반경화 상태인 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법.
제 1 항에 있어서,
상기 (g) 단계는,
(ga) 상기 다층 회로 기판 중 최외층에 적층되는 단층 회로 기판을 제외한 단층 회로 기판에 형성된 금속박을 제거하는 단계; 및
(gb) 2 이상의 상기 단층 회로 기판을 적층하는 단계;
를 더 포함하되,
상기 (gb) 단계는, 상기 다층 회로 기판 중 최외층에 적층되는 단층 회로 기판에 형성된 금속박이 상기 다층 회로 기판의 표면에 위치하도록 적층하는 것을 특징으로 하는 패턴 매립형 다층 회로 기판의 제조방법.
제 1 항 내지 제 6 항 중 어느 한 항의 방법에 의해 제조된 패턴 매립형 다층 회로 기판.