KR20130096723A - 다중 적층에 대한 전체 패키지 크기 감소를 위한 스티치 범프 적층 설계 - Google Patents

다중 적층에 대한 전체 패키지 크기 감소를 위한 스티치 범프 적층 설계 Download PDF

Info

Publication number
KR20130096723A
KR20130096723A KR1020137005998A KR20137005998A KR20130096723A KR 20130096723 A KR20130096723 A KR 20130096723A KR 1020137005998 A KR1020137005998 A KR 1020137005998A KR 20137005998 A KR20137005998 A KR 20137005998A KR 20130096723 A KR20130096723 A KR 20130096723A
Authority
KR
South Korea
Prior art keywords
die
bond
stitch
wire
bump
Prior art date
Application number
KR1020137005998A
Other languages
English (en)
Other versions
KR101925951B1 (ko
Inventor
라이 눅 친
풍 유에 호
옹 케트 남
쿠 엥 루온
살리 풍
케빈 구안
Original Assignee
스펜션 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스펜션 엘엘씨 filed Critical 스펜션 엘엘씨
Publication of KR20130096723A publication Critical patent/KR20130096723A/ko
Application granted granted Critical
Publication of KR101925951B1 publication Critical patent/KR101925951B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48455—Details of wedge bonds
    • H01L2224/48456—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48996—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/48997—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
    • H01L2224/49425—Wedge bonds
    • H01L2224/49427—Wedge bonds outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H01L2224/85207—Thermosonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

다이 적층을 위한 방법이 개시된다. 하나의 실시예에서, 제1 다이는 기판 위에 놓이도록 형성된다. 제1 와이어는 제1 다이와, 기판의 본드 핑거에 접착되고, 제1 와이어는 제1 본드에 의해 본드 핑거에 접착된다. 제1 스티치 범프는 제1 스티치 본드 위에 놓이도록 형성되고, 제1 스티치 범프는 도전성 물질의 용융 볼로부터 형성된다. 제2 다이는 제1 다이 위에 놓이도록 형성된다. 제2 와이어는 제2 다이와 제1 스티치 범프에 접착되고, 제2 와이어는 제2 본드에 의해 제1 스티치 범프에 접착된다.

Description

다중 적층에 대한 전체 패키지 크기 감소를 위한 스티치 범프 적층 설계{STITCH BUMP STACKING DESIGN FOR OVERALL PACKAGE SIZE REDUCTION FOR MULTIPLE STACK}
본 개시물은 일반적으로 반도체 제조의 분야에 관한 것으로, 보다 구체적으로, 적층된 다이 구성에서 반도체 소형화의 분야에 관한 것이다.
오늘날 반도체 산업에서 트렌드는, 컴포넌트 크기와 총 반도체 패키지 높이를 감소시키면서, 성능은 훨씬 더 좋은 반도체 컴포넌트들을 생산하는 것이다. 적층된 다이 구성은 증가된 반도체 디바이스 밀도를 실현하기에 인기있는 방법이다. 진행 중인 드라이버인 훨씬 더 작은 패키지 크기들 및 더 얇은 패키지 높이들을 달성하려는 필요성에 의해, 새로운 다이 적층 방법론들이 모색되고 있다.
도 1은 복수의 적층된 다이의 단면도이다. 도 1에 도시된 바와 같이, 복수의 집적 회로(IC) 칩(즉, 다이들)(120)이 기판(110) 위에 적층된 다이 구성으로 배열된다. 이 실시예에서, 적층된 다이 구성은 네 개의 다이(120)로 구성되어 있다. 그러나, 다른 수량의 다이들이 사용될 수도 있다. 다이들(120) 사이에는 다이 스페이서들(124)이 개재되어 있다. 다이 스페이서(124)는 두 개의 다이(120) 사이에 필요한 공간을 제공하여, 상부의 다이(120)가 아래에 있는 본딩 와이어들(130)을 터치(touching), 단락(shorting), 또는 손상(damaging)시키는 것을 방지한다. 하나의 실시예에서, 다이 스페이서들(124)은 실리콘 스페이서들이다. 다이들(120) 및 다이 스페이서들(124)은 접착층들(adhesive layers; 122)에 의해 서로 부착되어 있다. 하부의 다이(bottom die; 120)는 접착층(122)에 의해 기판(120)에 부착된다. 각각의 다이(120) 또는 스페이서(124)의 하부 표면(bottom surface)은, 흔히 웨이퍼 레벨에서, 제조 프로세스 동안 접착막(adhesive film)으로 라미네이트될 수 있다. 다른 실시예들에서, 접착층(122)은 부착 시에 도포되는(applied) 에폭시 또는 액체 페이스트(liquid paste)일 수 있다. 접착층(122)은 그 다음 다이 부착(die attachment)을 완성하기 위해 경화(cure)(예컨대, 베이크(bake))된다.
도 2는 탑-다운 뷰(top-down view)로 도시된 도 1의 D 부분을 도시한다. 각각의 다이(120)는 와이어 본딩 프로세스 동안 형성된 와이어들에 의해 기판(110)(예컨대, 인쇄 회로 기판 또는 다른 전자 시스템)에 전기적으로 접속되어 있다. 도 1 및 도 2에 도시된 바와 같이, 와이어 본딩 프로세스는, 각각의 다이(120) 상의 본딩 패드들(132)(도시되지 않음) 사이의 접속 본딩 와이어들(130)을, 기판(110) 위에 있는 본딩 핑거들(136) 상의 접점들(contact points; 134)에 부착한다. 도 2에서 탑-다운 뷰로 도시된 도 1의 D 부분은 복수의 접점(134) 및 부착된 본드 와이어들(130)을 갖춘 본드 핑거(136)로 구성되어 있다. 와이어 본딩 프로세스는 다이 상에 제1 본드를 형성함으로써 시작한다. 이러한 제1 본드는, 본딩 패드(132) 상에 용융 볼(molten ball; 138)을 형성하기 위해, 본드 와이어(130)의 단부를 용융시킴으로써 형성된다. 다이에 본드 와이어(130)를 부착하고 본드 와이어(130)에 충분한 양의 슬랙(slack)을 제공한 후에, 물고기-꼬리 형상의 스티치 본드(fish-tail shaped stitch bond; 140)를 형성하기 위해 접점(134) 위에 본드 와이어(130)를 누름으로써 와이어 본딩 프로세스가 끝난다. 도 2에 도시된 바와 같이, 복수의 적층된 다이에 의해, 각각의 본드 핑거(136)에 도포된 복수의 스티치 본드(140)를 위해 복수의 인-라인 접점(134)이 요구된다. 도 3에 더 도시된 바와 같이, 또한 각각의 다이(120) 상의 복수의 본딩 패드(132)와 대응하는 복수의 본드 핑거(136)가 존재할 수 있다.
와이어 본딩 프로세스 동안, 와이어 본드 머신(wire bond machine)은, 초음파, 열초음파 또는 열압축 본딩을 이용하여 본딩 패드들(132)과 접점들(134) 사이에 본드 와이어들(130)을 용접한다(weld). 도 1, 도 2 및 도 3에 도시된 바와 같이, 각각의 다이(120)는 본딩 패드들(132)로부터 접점들(134)로 연장되는 적어도 하나의 복수의 본드 와이어(130)를 갖는다. 각각의 본드 와이어(130)는 그 자신의 대응하는 본딩 패드(132) 및 접점(134)을 갖는다. 그러나, 도 2에 도시된 바와 같이, 다이 적층이 증가함에 따라(예컨대, 네 개의 다이), 추가의 접점들(134)에서 동일한 본드 핑거(136)에 접속하는 추가의 본드 와이어들을 수용하기 위해 본드 핑거 길이 또한 증가해야 한다. 총 본드 핑거 길이 요건은, 와이어 본딩 프로세스 동안 이미 설치된(emplaced) 본드 와이어들(130)에 대한 손상을 방지하기 위해 접점들(134) 사이에 최소 공간을 제공할 필요성에 의해 악화된다. 예를 들어, 예시적인 단일 접촉 본드 핑거 길이는 0.20㎜일 수 있지만, 예시적인 네 배의 본드(인-라인)는, 도 2에 도시된 바와 같이, 0.56㎜를 요구한다. 따라서, 다이 적층의 레벨들이 증가함에 따라 반도체 디바이스의 밀도를 증가시키게 되고, 그 결과 본드 핑거 길이가 증가하게 되어 반도체 디바이스 패키지 크기에 있어서의 증가를 요구한다.
이러한 본 발명은 적층된 다이로 구성된 반도체 디바이스들에 내재하는 과제들에 대한 솔루션을 제공한다. 본 발명의 하나의 실시예에 따른 방법에서, 다이 적층을 위한 방법이 개시된다. 제1 다이가 기판 위에 놓이도록 배치된다. 제1 다이와 기판의 본드 핑거에 제1 와이어가 접착되고, 제1 와이어는 제1 스티치 본드에 의해 본드 핑거에 접착된다. 제1 스티치 범프가 제1 스티치 본드 위에 놓이도록 형성된다. 제2 다이는 제1 다이 위에 놓이도록 배치된다. 제2 다이와 제1 스티치 범프에 제2 와이어가 접착되며, 제2 와이어는 제2 스티치 본드에 의해 제1 스티치 범프에 접착되고, 제2 와이어는 제1 스티치 범프 위에 놓인다. 마지막으로, 제2 스티치 범프는 제2 스티치 본드 위에 놓이도록 형성된다. 본 발명의 또 다른 실시예에서, 반도체 디바이스가 개시된다. 반도체는, 기판 및 기판 위에 놓인 복수의 다이를 포함하고, 복수의 다이는 적층된 구성이다. 반도체는 복수의 본드 와이어를 더 포함하고, 각각의 본드 와이어는 복수의 다이 중 하나와 기판의 본드 핑거에 부착된다. 복수의 본드 와이어는 본드 핑거에 부착되고, 복수의 본드 와이어의 각각의 본드 와이어는 스티치 본드에 의해 본드 핑거에 부착된다. 마지막으로, 복수의 스티치 본드는 각 스티치 본드 쌍(each pair of stitch bonds) 사이에 스티치 범프를 갖춘 적층된 구성이다.
본 발명은, 첨부된 도면들과 함께, 다음의 상세한 설명을 읽음으로써 더 잘 이해될 것이고, 같은 참조 문자들은 같은 요소들을 지정한다.
도 1은 증가된 본드 핑거 길이를 나타내는 종래 기술에 따른 반도체 디바이스의 개략적인 단면을 도시한다.
도 2는 증가된 본드 핑거 길이를 더 도시하는 도 1의 일부에 대한 탑-다운 뷰를 도시한다.
도 3은 복수의 본드 핑거를 더 도시하는 3D 뷰를 도시한다.
도 4a는 본 발명의 일 실시예에 따른 반도체 디바이스의 개략적인 단면을 도시한다.
도 4b는 본 발명의 일 실시예에 따른 반도체 디바이스의 일부의 개략적인 단면을 도시한다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 3D 뷰를 도시한다.
도 6은 본 발명의 일 실시예에 따른 반도체 디바이스의 개략적인 단면을 도시한다.
도 7은 본 발명의 일 실시예에 따른 방법에 대한 단계들을 도시하는 흐름도를 도시한다.
도 8a-8d는 본 발명의 일 실시예에 따른 반도체 디바이스의 개략적인 단면을 도시한다.
도 9는 본 발명의 일 실시예에 따른 방법에 대한 단계들을 도시하는 흐름도를 도시한다.
도 10a-10d는 본 발명의 일 실시예에 따른 반도체 디바이스의 개략적인 단면을 도시한다.
이하, 본 발명의 바람직한 실시예들에 대한 참조가 상세하게 이루어질 것이고, 이에 대한 예들은 첨부된 도면에 도시되어 있다. 본 발명은 바람직한 실시예들과 함께 설명될 것이지만, 본 발명을 이러한 실시예들로 한정하려는 의도는 아니라는 것이 이해될 것이다. 한편, 본 발명은, 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 사상 및 범위 내에 포함될 수 있는, 대안들, 수정들 및 등가물들을 커버하도록 의도된다. 더욱이, 본 발명의 실시예들에 대한 다음의 상세한 설명에서, 본 발명에 대한 철저한 이해를 제공하기 위해 많은 구체적인 상세가 명시된다. 그러나, 본 발명은 이러한 구체적인 상세들 없이 실시될 수 있다는 것을 당업자는 인식할 것이다. 본 발명의 실시예들의 양태들이 불필요하게 모호해지지 않도록 하기 위해, 경우에 따라, 잘 알려진 방법들, 절차들, 컴포넌트들, 및 회로들은 자세히 설명되지 않았다. 본 발명의 실시예들을 보여주는 도면들은 반-도식적(semi-diagrammatic)이고 일정한 비율로 그려진 것이 아니며, 특히, 치수들 중 일부는 표현을 명확하게 하기 위한 것으로 도면들에서 과장되어 도시된다. 유사하게, 설명을 용이하게 하기 위해 도면에서 뷰들은 일반적으로 유사한 방위들을 나타내지만, 도면에서 이러한 묘사는 대부분 임의적인 것이다. 일반적으로, 본 발명은 임의의 방위에서 동작될 수 있다.
표기법 및 명명법(NOTATION AND NOMENCLATURE):
다음에 오는 상세한 설명들의 일부는 절차들, 단계들, 논리 블록들, 처리, 및 컴퓨터 메모리 내의 데이터 비트들에 대한 동작들의 다른 심볼 표현들의 측면에서 제시된다. 이러한 설명들 및 표현들은, 다른 기술 분야의 당업자들에게 그들의 작업의 실체를 가장 효율적으로 전달하기 위해, 데이터 처리 기술의 당업자들이 사용하는 수단이다. 절차, 컴퓨터로 실행된 단계, 논리 블록, 프로세스 등이 여기에 존재하고, 이들은, 일반적으로, 원하는 결과로 이어지는 일관성 있는(self-consistent) 시퀀스의 단계들 또는 명령어들로 간주된다. 단계들은 물리량들(physical quantities)의 물리적 조작들을 요구하는 것들이다. 보통, 필수적인 것은 아니지만, 이러한 양들(quantities)은 컴퓨터 시스템에서 저장(stored), 전송(transferred), 결합(combined), 비교(compared), 및 그렇지 않으면 조작(manipulated)될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 이러한 신호들을 비트(bits), 값(values), 요소(elements), 심볼(symbols), 문자(characters), 용어(terms), 숫자(numbers) 등으로 지칭하는 것이 때때로, 주로 일반적인 사용을 위해, 편리하다는 것이 입증되었다.
그러나, 이들 및 유사한 용어들 모두는 적절한 물리량들과 관련될 것이고, 단순히 이러한 양들에 적용된 편리한 라벨들이라는 것을 명심해야 한다. 다음의 논의에서 명백한 바와 같이, 구체적으로 달리 명시되지 않는 한, 본 발명 전체에 걸쳐, "처리(processing)" 또는 "액세스(accessing)" 또는 "실행"(executing)" 또는 "저장(storing)" 또는 "렌더링(rendering)" 등과 같은 용어들을 이용하는 논의는, 컴퓨터 시스템의 레지스터들 및 메모리들 및 다른 컴퓨터 판독가능한 매체 내에서 물리(전자)량들로 표현된 데이터를, 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 그러한 정보 저장, 전송 혹은 표시 디바이스 내에서 물리량들로 유사하게 표현된 다른 데이터로 조작 및 변형하는, 컴퓨터 시스템(예컨대, 도 1의 멀티-노드 컴퓨터 시스템(10)), 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 지칭하는 것으로 인정된다. 컴포넌트가 여러 실시예들에 동작할 때, 동일한 참조 번호의 사용은, 그 컴포넌트가 원래의 실시예에 도시된 것과 동일한 컴포넌트라는 것을 뜻한다.
이러한 본 발명은 적층된-다이로 구성된 반도체 디바이스들에 내재하는 증가하는 과제들에 대한 솔루션을 제공한다. 본 개시물의 다양한 실시예들은 적층된 물고기-꼬리 형상의 스티치 본드들의 형성에 의해 감소된 핑거 길이를 제공한다. 아래 자세히 논의된 바와 같이, 제1 다이로부터의 제1 와이어가 본드 핑거에 스티치 본딩된(stitch bonded) 후에, 제1 스티치 본드 위에 놓인, 여기에서 제1 스티치 범프로 지칭되는, 도전성 물질의 용융 볼이 형성된다. 그 후에, 제1 다이 맨 위에 적층된 제2 다이로부터의 제2 와이어가 제1 스티치 범프에 스티치 본딩될 수 있어, 제1 스티치 범프 위에 놓인 제2 스티치 본드를 형성하고, 이어서, 제2 스티치 본드 상에 제2 스티치 범프가 형성되는 등이다.
도 4a는 본 발명의 일 실시예에 따른 복수의 적층된 다이의 단면 뷰이다. 도 4a에 도시된 바와 같이, 복수의 집적 회로(IC) 칩(즉, 다이들)(120)이 기판(110) 상에 적층된 다이 구성으로 배열된다. 이 실시예에서, 적층된 다이 구성은 네 개의 다이(120)로 구성되어 있다. 그러나, 다른 수량의 다이들이 사용될 수 있다. 다이들(120) 사이에는 다이 스페이서들(124)이 개재되어 있다. 다이 스페이서는, 상부의 다이가 아래의 본딩 와이어들을 터치, 단락, 또는 손상시키는 것을 방지하기 위해, 두 개의 다이 사이에 필요한 공간을 제공한다. 하나의 실시예에서, 다이 스페이서들(124)은 실리콘 스페이서들이다. 다이들(120) 및 다이 스페이서들(124)은 접착층들(122)에 의해 서로 부착된다. 하부의 다이(120)는 접착층(122)에 의해 기판(120)에 부착된다. 각각의 다이(120) 또는 스페이서(124)의 하부 표면은, 흔히 웨이퍼 레벨에서, 제조 프로세스 동안 접착막으로 라미네이트될 수 있다. 다른 실시예들에서, 접착층(122)은 에폭시 또는 액체 페이스트일 수 있다. 도 4a에 도시된 바와 같이, 각각의 다이(120) 및 스페이서(124)는 그것에 부착된 접착층(122)을 가질 것이다. 접착층(122)은 그 다음 다이 부착을 완성하기 위해 경화(예컨대, 베이크)된다.
각각의 다이(120)는, 와이어 본딩 프로세스 동안 형성된 와이어들에 의해 기판(110)(예컨대, 인쇄 회로 기판 또는 다른 전자 시스템)에 통신가능하게(communicatively) 결합된다. 와이어 본딩 스테이션에서 초음파, 열초음파 또는 열압축 본딩을 이용하는 와이어 본딩 프로세스는 본드 와이어(130)의 단부를 용융시켜 본딩 패드(132)(도시되지 않음) 상에 용융 볼(138)을 형성하는 것에 의해 시작된다. 본드 와이어(130)가 다이(120)에 부착되면, 메커니즘은 본딩 패드에서 떨어져 올라갈 것이고, 미리 결정된 양의 슬랙을 형성한 후에, 와이어(130)를 본드 핑거(136)로 내릴 것이다. 프로세스는, 납작해진 물고기-꼬리 형상의 스티치 본드(140)를 형성하기 위해 접점(134) 위에 와이어(130)를 누르는 것으로 진행한다. 도 5에 더 도시된 바와 같이, 또한 각각의 다이(120) 상의 복수의 본딩 패드(132)와 기판(110) 상에 있는 대응하는 복수의 본드 핑거(136)가 존재할 수 있어, 복수의 본드 와이어(130)는 복수의 본드 핑거(136) 각각에 결합된다.
그러나, 도 1에서 요구된 바와 같이, 복수의 스티치 본드(140)를 위해 각각의 본드 핑거(136) 상에 복수의 접점(134)을 요구하는 대신에, 아래 자세히 설명된 바와 같이, 도 4a 및 도 4b는 복수의 스티치 본드(140)를 위해 단지 단일 접점(134)만을 요구하는 적층된 다이 실시예를 도시한다. 각각의 다이(120)는 본딩 패드(132)로부터 접점(134)으로 연장되는 적어도 하나의 본드 와이어(130)를 갖는다. 그러나, 각각의 본드 와이어(130)가 그 자신의 대응하는 본딩 패드(132) 및 접점(134)을 갖는 대신에, 본 발명의 일 실시예에서는, 복수의 본드 와이어(130) 및 그들의 대응하는 접속 스티치 본드들(140)이 단일 접점(134) 맨 위에 적층된다. 이러한 스티치 본드들(140)의 적층은, 아래 논의된 바와 같이, 각 스티치 본드(140) 사이에 도전성 물질의 용융 볼을 개재하는 것에 의해 가능하게 된다. 도전성 물질의 용융 볼은 도전성 와이어의 단부를 가열하는 것으로 형성된다. 용융 볼들은 여기에서 스티치 범프들(402)로 지칭된다.
따라서, 도 4a에 도시되고, 도 4b에 더 도시된 바와 같이, 제1 본드 와이어(130)가 본드 핑거(136)의 접점(134)에 스티치 본딩된(140) 후에, 제1 스티치 범프(402)가 제1 스티치 본드(140) 위에 놓이도록 형성된다. 제1 스티치 범프(402)는, 와이어가 절단(cut off)되고, 단지 용융 볼만 남겨두어 스티치 범프(402)를 형성한다는 것을 제외하면, 접촉 패드(132) 상에 용융 볼(138)을 형성하는 것과 동일한 프로세스를 통해 형성된다. 제1 스티치 범프(402)가 형성된 후에, 제2 본드 와이어(130)가 제1 스티치 범프(402)의 상부 표면에 스티치 본딩되어(140) 제1 스티치 범프(402)의 위에 놓인다. 그 후에, 제3 스티치 범프(402)가 제2 스티치 본드(140) 위에 형성되고 프로세스가 계속된다. 다이 적층이 증가함에 따라 대응하는 본드 핑거 길이가 증가하는 것을 보여주는, 도 2에 도시된 바와 같은 실시예들과는 달리, 본드 핑거 길이는 본드 핑거(136)에 스티치 본딩된 본드 와이어들의 수에 관계없이 일정하게 유지된다. 다시 말해, 단일 다이가 존재하든 네 개의 다이의 적층이 존재하든, 본드 핑거 길이는 0.20㎜로 유지될 수 있다. 따라서, 다이 적층의 레벨들이 증가하여 반도체 디바이스의 밀도를 증가시킬 때조차, 일정한 본드 핑거 길이는 반도체 디바이스 패키지 크기 및 증가된 밀도의 감소를 더 돕는다.
도 6은 본 발명의 또 다른 실시예에 따른 복수의 적층된 다이의 단면 뷰이다. 도 6은, 스페이서들(124) 및 접착층들(122)이 F.O.W.(film over wire) 층들(624)로 대체된 것을 제외하면 도 4와 동일하다. 예시적인 실시예에서, FOW 층들(624)은 유기 접착제(organic adhesive)로 형성된다. FOW 층들(624)은 또한 다이들(120) 위에 미리-라미네이트(pre-laminated)될 수 있다. 라미네이트된 FOW 층과 다이의 배치 전에, FOW 층은 그것을 연화(soften)하기 위해 가열될 것이다. 도 6에 도시된 바와 같이, 연화된 FOW 층(624)이 다이(120) 위에 배치될 때, 연화된 FOW 층(624)이 하부 다이(120)의 상부 표면 위에 놓임에 따라, 다이(130)에 부착된 본드 와이어들(130)의 일부는 연화된 FOW 층(624)으로 가라앉는다. 그 결과, 본드 와이어(130)의 부분(630)뿐만 아니라 부착 본드(138)가 다이(120) 위에 놓인 FOW 층(624)에 매립(embed)되게 된다. 스페이서들(124)이 FOW 층들(624)로 대체되는 경우, 접착층들(122) 또한 제1 다이(120)를 제외한 다이들(120)로부터 제거될 수 있고, 여기서 접착층(112)은 여전히 기판(110)에 제1 다이(120)를 부착하는데 사용될 것이다. 스페이서들(124) 및 접착층들(122)의 제거를 허용하는, FOW 층들(624)의 사용은, 전체 패키지의 높이를 줄임으로써 반도체 디바이스의 밀도를 더 향상시킬 것이다.
도 7은 복수의 다이(120)와 그들의 복수의 본드 와이어(130)를 기판(110)에 부착하기 위한 프로세스에 대한 단계들을 도시한다. 도 8a-8d는 제조 프로세스의 단계들을 더 도시하고, 도 7의 단계들에 대한 추가의 상세를 제공한다.
도 7의 단계 702에서, 제1 다이가 부착된 다음 제1 와이어 본드들을 형성한다. 단계 702는 도 8a에 더 도시되고, 여기서 제1 다이(120)가 기판(110)에 부착된다. 제1 다이(120)는 접착층(122)에 의해 기판(110)에 부착된다. 위에서 언급한 바와 같이, 접착층(122)은 웨이퍼 레벨로 이전 단계에서 다이(120)에 라미네이트되거나, 부착 시에 다이(120) 또는 밑에 있는 표면(underlying surface) 중 어느 하나에 부착될 수 있다. 기판(110)에 제1 다이(120)를 부착한 후에, 복수의 본드 와이어(130)는 제1 다이(120)의 본딩 패드들(132) 및 기판(110) 상에 있는 본드 핑거들(136)의 대응하는 접점들(134)에 각각 접착된다. 본드 와이어들(130)은 임의의 적절한 도전성 물질(예컨대, 구리, 은, 및 금)로 형성될 수 있다. 도 8a는 제1 다이(120)와 기판(110) 사이에 접착된 두 개의 본드 와이어(130)를 도시하지만; 임의의 수의 본드 와이어가 이용될 수 있다. 다시 말해, 본드 와이어들(130)을 부착하기 위해 각각의 다이(120) 상에 하나 이상의 본딩 패드가 존재할 수 있다. 각각의 본드 와이어(130)는, "제1 본드"로도 알려진 용융 볼(138)에 의해 제1 다이(120)에, 그리고 "제2 본드"로도 알려진 스티치 본드(140)에 의해 접점(134)에 접착된다. 다시 말해, 각각의 본드 와이어는 제1 및 제2 본드에 의해 다이 및 본드 핑거에 접착된다.
도 7의 단계 704에서, 제1 스티치 범프가 형성된다. 단계 704는 도 8b에 더 도시되고, 여기서 제1 스티치 범프(402)가 제1 스티치 본드(140) 위에 놓이도록 형성된다. 위에서 언급된 바와 같이, 제1 스티치 범프(402)는 본딩 패드(132)(즉, "제1 본드") 상에 용융 볼(138)을 형성하는 것과 동일한 프로세스에 의해 형성된다. 그러나, 와이어의 일부를 용융시켜 용융 볼을 형성한 후에, 새로 배치된 용융 볼로부터 와이어가 절단(cut)되어 제1 스티치 범프(402)를 형성한다.
도 7의 단계 706에서, 제2 다이가 부착된 다음 제2 와이어 본드들을 형성한다. 단계 706은 도 8c에 더 도시되고, 여기서 FOW(film over wire) 층(624) 및 제2 다이(120)가 제1 다이(120) 위에 놓이도록 배치된다. FOW 층(624)은 별도의 단계에서 제1 다이(120)에 도포될 수 있거나, 또는 제2 다이(120)와 부착된 FOW 층(624)이 동시에 도포되도록 제2 다이(120)의 밑면(underside)에 미리 도포(preapply)될 수 있다. 제1 다이(120)에 제2 다이(120)와 FOW 층(624)을 부착한 후에, 제2 복수의 본드 와이어(130)는 제2 다이(120)의 본딩 패드들(132) 및 대응하는 제1 스티치 범프들(402)의 상부 표면에 각각 접착되어, 제2 스티치 본드들(140)이 제1 스티치 범프들(402) 위에 놓이도록 형성된다. 각각의 본드 와이어(130)는 용융 볼(138)에 의해 제2 다이(120) 상의 본딩 패드(132)에, 그리고 제2 스티치 본드(140)에 의해 제1 스티치 범프(402)에 접착되어, 제2 스티치 본드(140)는 제1 스티치 범프(402) 위에 놓인다. 도 8c는 제2 다이(120)와 기판(110) 사이에 접착된 두 개의 본드 와이어(130)를 더 도시하지만; 임의의 수의 본드 와이어가 이용될 수 있다. 다시 말해, 본드 와이어들(130)을 부착하기 위해 각각의 다이(120) 상에 하나 이상의 본딩 패드가 존재할 수 있다.
도 7의 단계 708에서, 제2 스티치 범프가 형성된다. 단계 708은 도 8d에 더 도시되고, 여기서 단계 706에 형성된 각각의 제2 스티치 본드(140) 위에 제2 스티치 범프(402)가 형성되어, 각각의 제2 스티치 범프(402)는 제2 스티치 본드(140) 위에 놓인다. 도 8b에 도시되고 위에 설명된 바와 같이, 제2 스티치 범프(402)는 또한 본딩 패드(132) 위에 용융 볼(138)을 형성하는 것과 동일한 프로세스에 의해 형성된다. 와이어의 일부를 용융시켜 용융 볼을 형성한 후에, 새로 배치된 용융 볼로부터 와이어가 절단되어 제2 스티치 범프(402)를 형성한다. 그 다음, 프로세스는, 추가의 다이들(120) 및 그들의 대응하는 본드 와이어들(130)을 부착하기 위해 반복될 수 있다.
도 9는 복수의 다이(120)와 그들의 복수의 본드 와이어(130)를 기판(110)에 부착하기 위한 또 다른 프로세스에 대한 단계들을 도시한다. 도 9에 도시된 프로세스의 단계들은 도 7에 도시된 프로세스의 단계들보다 선호된다. 아래 자세히 논의된 바와 같이, 다음 다이(next die)를 배치한 후에만 각각의 스티치 범프를 배치하는 것에 의해, 더욱 견고한 제조 프로세스가 달성된다. 스티치 범프는 다음 다이가 배치된 이후까지 배치되지 않기 때문에, 제조 프로세스 동안 스티치 범프 적층에 대한 손상의 위험이 적다.
도 10a-10d는 제조 프로세스의 단계들을 더 도시하고, 도 9의 단계들에 대한 추가의 상세를 제공한다. 도 9의 단계 902에서, 제1 다이가 부착된 다음, 제1 와이어 본드들을 형성한다. 단계 902는 도 10a에 더 도시되고, 여기서 제1 다이(120)가 기판(110)에 부착된다. 제1 다이(120)는 접착층(122)에 의해 기판(110)에 부착된다. 위에 언급된 바와 같이, 접착층(122)은 웨이퍼 레벨로 이전 단계에서 다이(120)에 라미네이트될 수 있거나, 또는 부착 시에 다이(120) 또는 밑에 있는 표면 중 어느 하나에 부착될 수 있다. 기판(110)에 제1 다이(120)를 부착한 후에, 복수의 본드 와이어(130)는 제1 다이(120)의 본딩 패드들(132)에 그리고 기판(110) 상에 있는 본드 핑거들(136)의 대응하는 접점들(134)에 각각 접착된다. 본드 와이어들(130)은 임의의 적절한 도전성 물질(예컨대, 구리, 은, 및 금)로 형성될 수 있다. 도 10a는 제1 다이(120)와 기판(110) 사이에 접착된 두 개의 본드 와이어(130)를 도시하지만; 임의의 수의 본드 와이어가 이용될 수 있다. 다시 말해, 본드 와이어들(130)을 부착하기 위해 각각의 다이(120) 상에 하나 이상의 본딩 패드가 존재할 수 있다. 각각의 본드 와이어(130)는, "제1 본드"로도 알려진 용융 볼(138)에 의해 제1 다이(120)에, 그리고 "제2 본드"로도 알려진 스티치 본드(140)에 의해 접점(134)에 접착된다. 다시 말해, 각각의 본드 와이어는 제1 및 제2 본드에 의해 다이 및 본드 핑거에 접착된다.
도 9의 단계 904에서, 제2 다이가 부착된 다음 제1 스티치 범프를 형성한다. 단계 904는 도 10b에 더 도시되고, 여기서 제1 FOW(film over wire) 층(624) 및 제2 다이(120)는 제1 다이(120) 위에 배치된다. 제1 FOW 층(624)은 별도의 단계에서 제1 다이(120)에 도포될 수 있거나, 또는 제2 다이(120)와 부착된 FOW 층(624)이 동시에 도포되도록 제2 다이(120)에 미리 도포될 수 있다. 제1 다이(120)에 제2 다이(120) 및 제1 FOW 층(624)을 부착한 후에, 제1 스티치 범프(402)가 제1 스티치 본드(140) 상에 형성된다. 위에서 언급된 바와 같이, 제1 스티치 범프(402)는 본딩 패드(132) 상에 용융 볼(138)을 형성하는 것과 동일한 프로세스에 의해 형성된다. 그러나, 와이어의 일부를 용융시켜 용융 볼을 형성한 후에, 와이어가 새로 배치된 용융 볼로부터 절단되어 제1 스티치 범프(402)를 형성한다.
도 9의 단계 906에서, 제2 와이어 본드들이 형성된다. 단계 906은 도 10c에 더 도시되고, 여기서 제2 복수의 본드 와이어(130)가 제2 다이(120)의 본딩 패드들(132)에 그리고 대응하는 제1 스티치 범프들(402)의 상부 표면에 각각 접착되어, 제2 스티치 본드들(140)은 제1 스티치 범프들(402) 위에 놓이도록 형성된다. 각각의 본드 와이어(130)는 용융 볼(138)에 의해 제2 다이(120) 상의 본딩 패드(132)에 그리고 제2 스티치 본드(140)에 의해 제1 스티치 범프(402)에 접착된다. 도 10c는 제2 다이(120)와 기판(110) 사이에 접착된 두 개의 본드 와이어(130)를 도시하지만; 임의의 수의 본드 와이어가 이용될 수 있다. 다시 말해, 본드 와이어들(130)을 부착하기 위해 각각의 다이(120) 상에 하나 이상의 본딩 패드가 존재할 수 있다.
도 9의 단계 908에서, 제3 다이가 부착된 다음 제2 스티치 범프를 형성한다. 단계 908은 도 10d에 더 도시되고, 여기서 제2 FOW 층(624) 및 제3 다이(120)가 제2 다이(120) 위에 배치된다. 제2 FOW 층(624)은 별도의 단계에서 제2 다이(120)에 도포될 수 있거나, 또는 제3 다이(120)와 부착된 FOW 층(624)이 동시에 도포되도록 제3 다이(120)에 미리 도포될 수 있다. 제2 다이(120)에 제3 다이(120)와 제2 FOW 층(624)을 부착한 후에, 제1 스티치 범프(402) 상에 형성된, 제2 스티치 본드(140) 상에 제2 스티치 범프(402)가 형성된다. 위에서 언급된 바와 같이, 제2 스티치 범프(402) 또한 본딩 패드(132) 상에 용융 볼(138)을 형성하는 것과 동일한 프로세스에 의해 형성된다. 와이어의 일부를 용융시켜 용융 볼을 형성한 후에, 와이어가 새로 배치된 용융 볼로부터 절단되어 제2 스티치 범프(402)를 형성한다. 그 다음, 프로세스는, 제3 다이(120)와 기판에 대응하는 본드 와이어들(130)을 부착하기 위해, 그리고 추가의 다이들(120) 및 그들의 대응하는 본드 와이어들(130)을 부착하기 위해 반복될 수 있다.
특정한 바람직한 실시예들 및 방법들이 여기에 개시되어 있지만, 그러한 실시예들 및 방법들의 변형들 및 수정들이 본 발명의 사상 및 범위에서 벗어나지 않고 실시될 수 있다는 것은 전술한 개시로부터 당업자에게 명백할 것이다. 본 발명은 첨부된 청구항들 및 적용가능한 법의 규칙들 및 원리들에 의해 요구된 범위로만 한정되도록 의도된다.

Claims (20)

  1. 다이 적층 방법으로서,
    기판 위에 놓이도록 제1 다이를 배치하는 단계;
    상기 제1 다이 및 상기 기판의 본드 핑거(bond finger)에 제1 와이어를 접착(bonding)하는 단계 - 상기 제1 와이어는 제1 본드를 사용하여 상기 본드 핑거에 접착됨 -;
    상기 제1 본드 위에 놓이도록 제1 스티치 범프(stitch bump)를 형성하는 단계 - 상기 제1 스티치 범프는 도전성 물질의 용융 볼(molten ball)로부터 형성됨 -;
    상기 제1 다이 위에 놓이도록 제2 다이를 배치하는 단계; 및
    상기 제2 다이 및 상기 제1 스티치 범프에 제2 와이어를 접착하는 단계 - 상기 제2 와이어는 제2 본드를 사용하여 상기 제1 스티치 범프에 접착되고, 상기 제2 본드는 상기 제1 스티치 범프 위에 놓임 -
    를 포함하는 다이 적층 방법.
  2. 제1항에 있어서,
    상기 제2 다이를 배치하는 단계 이전에, 상기 제1 다이 위에 놓이도록 다이 스페이서를 배치하는 단계를 더 포함하고, 상기 다이 스페이서는 상기 제1 다이와 상기 제2 다이 사이에 배치되는 다이 적층 방법.
  3. 제2항에 있어서,
    상기 제1 다이, 상기 다이 스페이서 및 상기 제2 다이의 밑면들(undersurfaces)은 접착층으로 라미네이트되는(laminated) 다이 적층 방법.
  4. 제1항에 있어서,
    상기 제2 다이를 배치하는 단계 이전에, 상기 제1 다이 위에 놓이도록 FOW(film over wire) 층을 배치하는 단계를 더 포함하고, 상기 FOW는 상기 제1 다이와 상기 제2 다이 사이에 배치되는 다이 적층 방법.
  5. 제4항에 있어서,
    상기 제1 다이의 밑면은 접착층으로 라미네이트되는 다이 적층 방법.
  6. 제1항에 있어서,
    상기 제1 본드 및 상기 제2 본드는 스티치 본드들이고, 스티치 본드들은 물고기-꼬리(fish-tail) 형상을 갖는 다이 적층 방법.
  7. 제1항에 있어서,
    상기 제1 와이어 및 상기 제2 와이어는, 도전성 물질의 용융 볼들을 형성함으로써 상기 제1 다이 및 상기 제2 다이에 각각 접착되는 다이 적층 방법.
  8. 다이 적층 방법으로서,
    기판 위에 놓이도록 제1 다이를 배치하는 단계;
    상기 제1 다이 및 상기 기판의 본드 핑거에 제1 와이어를 접착하는 단계 - 상기 제1 와이어는 제1 본드를 사용하여 상기 본드 핑거에 접착됨 -;
    상기 제1 다이 위에 놓이도록 제2 다이를 배치하는 단계;
    상기 제1 본드 위에 놓이도록 제1 스티치 범프를 형성하는 단계 - 상기 제1 스티치 범프는 도전성 물질의 용융 볼로부터 형성됨 -; 및
    상기 제2 다이 및 상기 제1 스티치 범프에 제2 와이어를 접착하는 단계 - 상기 제2 와이어는 제2 본드를 사용하여 상기 제1 스티치 범프에 접착되고, 상기 제2 본드는 상기 제1 스티치 범프 위에 놓임 -
    를 포함하는 다이 적층 방법.
  9. 제8항에 있어서,
    상기 제2 다이를 배치하는 단계 이전에, 상기 제1 다이 위에 놓이도록 다이 스페이서를 배치하는 단계를 더 포함하고, 상기 다이 스페이서는 상기 제1 다이와 상기 제2 다이 사이에 배치되는 다이 적층 방법.
  10. 제9항에 있어서, 상기 제1 다이, 상기 다이 스페이서 및 상기 제2 다이의 밑면들은 접착층으로 라미네이트되는 다이 적층 방법.
  11. 제8항에 있어서,
    상기 제2 다이를 배치하는 단계 이전에, 상기 제1 다이 위에 놓이도록 FOW(film over wire) 층을 배치하는 단계를 더 포함하고, 제1 FOW은 상기 제1 다이와 상기 제2 다이 사이에 배치되는 다이 적층 방법.
  12. 제11항에 있어서,
    상기 제1 다이의 밑면은 접착층으로 라미네이트되는 다이 적층 방법.
  13. 제8항에 있어서,
    상기 제1 본드 및 상기 제2 본드는 스티치 본드들이고, 스티치 본드들은 물고기-꼬리 형상을 갖는 다이 적층 방법.
  14. 제8항에 있어서,
    상기 제1 와이어 및 상기 제2 와이어는, 도전성 물질의 용융 볼들을 형성함으로써 상기 제1 다이 및 상기 제2 다이에 각각 접착되는 다이 적층 방법.
  15. 반도체 디바이스로서,
    기판;
    상기 기판 위에 놓인 복수의 다이 - 상기 복수의 다이는 적층된 구성으로 이루어짐 -; 및
    복수의 본드 와이어 - 각각의 본드 와이어는 상기 복수의 다이 중 하나의 다이 및 상기 기판의 본드 핑거에 부착되고, 복수의 본드 와이어는 상기 본드 핑거에 부착되고, 상기 복수의 본드 와이어의 각각의 본드 와이어는 본드를 사용하여 상기 본드 핑거에 부착되고, 복수의 본드는 각각의 본드 쌍 사이에 스티치 범프를 갖는 적층된 구성으로 이루어지며, 스티치 범프는 도전성 물질의 용융 볼로부터 형성됨 -
    를 포함하는 반도체 디바이스.
  16. 제15항에 있어서,
    상기 복수의 다이는 2개의 다이를 포함하고, 상기 복수의 본드는, 제1 본드와 제2 본드 사이에 스티치 범프를 갖는 2개의 본드를 포함하는 반도체 디바이스.
  17. 제16항에 있어서,
    제1 다이와 제2 다이 사이에 제1 다이 스페이서를 더 포함하는 반도체 디바이스.
  18. 제17항에 있어서,
    상기 제1 다이, 상기 제2 다이 및 상기 다이 스페이서의 밑면들은 접착층으로 라미네이트되는 반도체 디바이스.
  19. 제16항에 있어서,
    제1 다이와 제2 다이 사이에 FOW(film over wire) 층을 더 포함하고, 상기 제1 다이에 부착된 적어도 하나의 본드의 일부는 상기 FOW 층에 매립되는(embedded) 반도체 디바이스.
  20. 제19항에 있어서,
    상기 제1 다이의 밑면은 접착층으로 라미네이트되는 반도체 디바이스.
KR1020137005998A 2010-08-10 2011-08-10 다중 적층에 대한 전체 패키지 크기 감소를 위한 스티치 범프 적층 설계 KR101925951B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/853,856 US8357563B2 (en) 2010-08-10 2010-08-10 Stitch bump stacking design for overall package size reduction for multiple stack
US12/853,856 2010-08-10
PCT/US2011/047279 WO2012021641A2 (en) 2010-08-10 2011-08-10 Stitch bump stacking design for overall package size reduction for multiple stack

Publications (2)

Publication Number Publication Date
KR20130096723A true KR20130096723A (ko) 2013-08-30
KR101925951B1 KR101925951B1 (ko) 2018-12-06

Family

ID=45564241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137005998A KR101925951B1 (ko) 2010-08-10 2011-08-10 다중 적층에 대한 전체 패키지 크기 감소를 위한 스티치 범프 적층 설계

Country Status (6)

Country Link
US (1) US8357563B2 (ko)
EP (1) EP2603929A4 (ko)
JP (1) JP5816689B2 (ko)
KR (1) KR101925951B1 (ko)
CN (1) CN103329263B (ko)
WO (1) WO2012021641A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886253B2 (en) 2018-08-24 2021-01-05 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9449941B2 (en) * 2011-07-07 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting function chips to a package to form package-on-package
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
US20160064351A1 (en) * 2014-08-30 2016-03-03 Skyworks Solutions, Inc. Wire bonding using elevated bumps for securing bonds
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US11373974B2 (en) 2016-07-01 2022-06-28 Intel Corporation Electronic device packages and methods for maximizing electrical current to dies and minimizing bond finger size
US11552051B2 (en) * 2017-04-01 2023-01-10 Intel Corporation Electronic device package
JP2019153619A (ja) 2018-02-28 2019-09-12 東芝メモリ株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163026A (ja) * 1997-11-29 1999-06-18 New Japan Radio Co Ltd ワイヤボンディング方法
JP4014912B2 (ja) * 2001-09-28 2007-11-28 株式会社ルネサステクノロジ 半導体装置
KR20030095035A (ko) 2002-06-11 2003-12-18 주식회사 칩팩코리아 레진 스페이서를 사용한 칩 사이즈 스택 패키지
US20030230796A1 (en) 2002-06-12 2003-12-18 Aminuddin Ismail Stacked die semiconductor device
JP2005150294A (ja) * 2003-11-13 2005-06-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2005268497A (ja) * 2004-03-18 2005-09-29 Denso Corp 半導体装置及び半導体装置の製造方法
JP2007073803A (ja) * 2005-09-08 2007-03-22 Toshiba Corp 半導体装置及びその製造方法
TWI281245B (en) * 2005-12-30 2007-05-11 Advanced Semiconductor Eng Wiring bonding structure between a semiconductor chip and a substrate and its method
US8138080B2 (en) 2006-03-10 2012-03-20 Stats Chippac Ltd. Integrated circuit package system having interconnect stack and external interconnect
JP2008091734A (ja) * 2006-10-04 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20090001599A1 (en) * 2007-06-28 2009-01-01 Spansion Llc Die attachment, die stacking, and wire embedding using film
US7932131B2 (en) * 2007-11-05 2011-04-26 Spansion Llc Reduction of package height in a stacked die configuration
TWI355061B (en) 2007-12-06 2011-12-21 Nanya Technology Corp Stacked-type chip package structure and fabricatio

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886253B2 (en) 2018-08-24 2021-01-05 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
EP2603929A4 (en) 2017-05-03
US20120038059A1 (en) 2012-02-16
EP2603929A2 (en) 2013-06-19
CN103329263B (zh) 2017-02-15
KR101925951B1 (ko) 2018-12-06
WO2012021641A3 (en) 2012-05-24
US8357563B2 (en) 2013-01-22
CN103329263A (zh) 2013-09-25
WO2012021641A2 (en) 2012-02-16
JP5816689B2 (ja) 2015-11-18
JP2013539213A (ja) 2013-10-17

Similar Documents

Publication Publication Date Title
KR101925951B1 (ko) 다중 적층에 대한 전체 패키지 크기 감소를 위한 스티치 범프 적층 설계
US9224699B2 (en) Method of manufacturing semiconductor package having magnetic shield unit
JP5002533B2 (ja) スタック型チップパッケージ構造
JP5840479B2 (ja) 半導体装置およびその製造方法
CN101765911B (zh) 具有重新分布层的半导体芯片
JP2009212315A (ja) 半導体装置及びその製造方法
JP2009111392A (ja) スタック・パッケージ及びその製造方法
JP2005519471A (ja) 積層ダイ半導体装置
JP2002222914A (ja) 半導体装置及びその製造方法
JP2008078367A (ja) 半導体装置
CN110718544A (zh) 半导体装置
KR101934917B1 (ko) 반도체 패키지 및 그 제조 방법
US8603865B2 (en) Semiconductor storage device and manufacturing method thereof
US8217517B2 (en) Semiconductor device provided with wire that electrically connects printed wiring board and semiconductor chip each other
JP2008198909A (ja) 半導体パッケージ
KR101388423B1 (ko) 고용량 적층형 반도체 패키지 제조방법
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP2010087403A (ja) 半導体装置
US20100035380A1 (en) Method for fabricating package structure of stacked chips
US8105877B2 (en) Method of fabricating a stacked type chip package structure
CN112908984A (zh) 一种带有散热片的ssd堆叠封装结构及其制作方法
JP2007128953A (ja) 半導体装置とそれを用いたメモリカード
US20130069226A1 (en) Semiconductor package having interposer
US9289846B2 (en) Method for fabricating wire bonding structure
KR20110056768A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right