KR20130079979A - 반도체 패키징 방법 - Google Patents

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Abstract

본 발명의 반도체 패키징 방법은, 복수개의 접합부를 구비하고, 각 접합부는 제1 접합표면을 구비하며, 상기 제1 접합표면은 복수개의 제1 도전입자 접촉영역 및 복수개의 제1 비도전입자 접촉영역을 구비하는 기판을 제공하는 단계; 복수개의 도전입자 및 복수개의 이온화 방지재가 혼합되어 있는 도전 가능한 이온화 방지 콜로이드를 상기 기판 상에 형성하는 단계; 및 칩을 상기 기판에 플립칩 결합하되, 상기 칩은 복수개의 구리함유 범프를 구비하고, 상기 각 구리함유 범프는 제2 접합표면 및 링벽을 구비하고, 상기 제2 접합표면은 복수개의 제2 도전입자 접촉영역 및 복수개의 제2 비도전입자 접촉영역을 구비하고, 상기 복수개의 도전입자는 상기 복수개의 상기 제1 도전입자 접촉영역과 상기 복수개의 상기 제2 도전입자 접촉영역을 전기적으로 연결시키고, 상기 복수개의 이온화 방지재는 상기 복수개의 제2 비도전입자 접촉영역에 결합되며, 또한 상기 복수개의 이온화 방지재는 상기 복수개의 링벽을 덮는 단계를 포함한다.

Description

반도체 패키징 방법{SEMICONDUCTOR PACKAGING METHOD}
본 발명은 반도체 패키징 방법에 관한 것으로, 특히 구리 이온화를 방지하는 반도체 패키징 방법에 관한 것이다.
현재 전자제품의 부피는 갈수록 작아지고 얇아짐에 따라 내부 회로도 미세한 간격으로 배치된다. 그러나, 회로 배치 간격이 갈수록 미세해져 단락될 확률이 높아지고 있다.
본 발명은 전술한 문제를 해결하기 위한 반도체 패키징 방법을 제공하는 것을 목적으로 한다.
상기 문제를 해결하기 위하여 본 발명의 반도체 패키징 방법은,
상표면 및 상기 상표면 상에 설치된 복수개의 접합부를 구비하고, 상기 각 접합부는 제1 접합표면을 구비하며, 상기 제1 접합표면은 복수개의 제1 도전입자 접촉영역 및 복수개의 제1 비도전입자 접촉영역을 구비하는 기판을 제공하는 단계;
복수개의 도전입자 및 복수개의 이온화 방지재가 혼합되어 있는 도전 가능한 이온화 방지 콜로이드를 상기 기판의 상기 상표면 및 상기 복수개의 접합부에 형성하는 단계; 및
상기 기판의 상표면을 마주하는 능동면 및 상기 능동면에 설치된 복수개의 구리함유 범프를 구비하는 칩을 상기 기판에 플립칩 결합하되, 상기 도전 가능한 이온화 방지 콜로이드는 상기 복수개의 구리함유 범프를 덮고, 상기 각 구리함유 범프는 제2 접합표면 및 링벽을 구비하고, 상기 제2 접합표면은 복수개의 제2 도전입자 접촉영역 및 복수개의 제2 비도전입자 접촉영역을 구비하고, 상기 복수개의 구리함유 범프는 상기 복수개의 도전입자에 의해 상기 복수개의 접합부에 전기적으로 연결되고, 상기 복수개의 도전입자는 상기 복수개의 제1 접합표면과 상기 복수개의 제2 접합표면 사이에 위치하고, 또한 상기 복수개의 도전입자는 상기 복수개의 제1 접합표면의 상기 제1 도전입자 접촉영역과 상기 복수개의 제2 접합표면의 상기 제2 도전입자 접촉영역을 전기적으로 연결시키고, 상기 복수개의 이온화 방지재는 서로 인접한 도전입자 사이에 위치하고, 상기 복수개의 이온화 방지재는 상기 각 제1 접합표면과 상기 각 제2 접합표면 사이에 위치하고, 상기 복수개의 이온화 방지재는 상기 복수개의 제2 접합표면의 상기 제2 비도전입자 접촉영역에 결합되며, 또한 상기 복수개의 이온화 방지재는 상기 복수개의 구리함유 범프의 상기 링벽을 덮는 단계를 포함한다.
본 발명에 의하면 도전 가능한 이온화 방지 콜로이드에 포함된 복수개의 이온화 방지재가 복수개의 구리함유 범프의 상기 링벽을 덮고 있으므로, 복수개의 구리함유 범프의 구리 이온이 이온화될 경우, 이온화 방지재는 이온화된 구리 이온을 바로 포획하여 단락현상이 발생하지 않도록 방지한다.
도 1a ~ 도1c는 본 발명의 바람직한 실시예에 따른, 반도체 패키징 방법을 나타내는 단면 개략도이다.
도 1a ~ 도 1c는 본 발명의 바람직한 실시예를 나타낸다. 본 발명의 반도체 패키징 방법은 다음과 같은 단계를 포함한다.
먼저, 도 1a를 참고하면, 기판(110)을 제공하는 단계이다. 상기 기판(110)은 상표면(111) 및 상기 상표면(111)에 설치된 복수개의 접합부(112)을 구비하고 있으며, 상기 복수개의 접합부(112)는 기판(110) 상의 핀 또는 회로를 연결하는 범프 접속패드일 수 있으며, 상기 각 접합부(112)는 제1 접합표면(113) 및 측벽(114)을 갖고, 상기 제1 접합표면(113)은 복수개의 제1 도전입자 접촉영역(113a) 및 복수개의 제1 비도전입자 접촉영역(113b)을 구비한다. 그리고, 도 1b를 참고하면, 상기 기판(110)의 상기 상표면(111) 및 상기 복수개의 접합부(112)에 도전 가능한 이온화 방지 콜로이드(120)를 형성하는 단계이다. 상기 도전가능한 이온화 방지 콜로이드(120)는 복수개의 도전입자(121) 및 복수개의 이온화 방지재(122)가 혼합되어 있고, 본 실시예에서, 상기 복수개의 이온화 방지재(122)의 재질은 유기 솔더 보존제이며, 상기 유기 솔더 보존제의 재질은 이미다졸 화합물 또는 이미다졸 유도체 중에서 선택되는 1종이며, 상기 이미다졸 유도체는 벤조트리아졸, 벤조이미다졸, 치환성 벤조이미다졸 또는 방향족 하이드록시이미다졸 또는 이들의 혼합물 중의 하나일 수 있으며, 상기 이미다졸 화합물은 벤조트리아졸, 벤조이미다졸, 치환성 벤조이미다졸 또는 방향족 하이드록시이미다졸 또는 이들의 혼합물 중의 하나일 수 있다.
마지막으로, 도 1c를 참고하면, 상기 기판(110)에 칩(130)을 플립칩 결합하는 단계이다. 상기 칩(130)은 능동면(131) 및 상기 능동면(131)에 설치된 복수개의 구리함유 범프(132)를 구비하며, 본 실시예에서, 상기 복수개의 구리함유 범프(132)의 재질은 구리/니켈 또는 구리/니켈/금 중에서 선택되는 1종이며, 상기 능동면(131)은 상기 기판(110)의 상기 상표면(111)을 마주하고, 상기 도전 가능한 이온화 방지 콜로이드(120)는 상기 복수개의 구리함유 범프(132)를 덮으며, 상기 각 구리함유 범프(132)는 제2 접합표면(133) 및 링벽(134)을 구비하고, 상기 제2 접합표면(133)은 복수개의 제2 도전입자 접촉영역(133a) 및 복수개의 제2 비도전입자 접촉영역(133b)을 구비하며, 상기 복수개의 구리함유 범프(132)는 상기 복수개의 도전입자(121)에 의해 상기 복수개의 접합부(112)에 전기적으로 연결되고, 상기 복수개의 도전입자(121)는 상기 복수개의 제1 접합표면(113)과 상기 복수개의 제2접합표면(133) 사이에 위치하고, 또한 상기 복수개의 도전입자(121)는 상기 복수개의 제1 접합표면(113)의 상기 제1 도전입자 접촉영역(113a)과 상기 복수개의 제2 접합표면(133)의 상기 제2 도전입자 접촉영역(133a)을 전기적으로 연결시키며, 상기 복수개의 이온화 방지재(122)는 서로 인접한 도전입자(121) 사이에 위치하고, 또한 상기 복수개의 이온화 방지재(122)는 각 제1 접합표면(113)과 각 제2 접합표면(133) 사이에 위치하며, 상기 복수개의 이온화 방지재(122)는 상기 복수개의 제2 접합표면(133)의 상기 제2 비도전입자 접촉영역(133b)에 결합되고, 또한 상기 복수개의 이온화 방지재(122)는 상기 복수개의 구리함유 범프(132)의 상기 링벽(134)를 덮는다. 그밖에, 상기 복수개의 이온화 방지재(122)는 상기 복수개의 제1 접합표면(113)의 상기 제1 비도전 입자 접촉영역(113b)에도 결합되고, 또한 상기 복수개의 이온화 방지재(122)는 상기 복수개의 접합부(112)의 상기 측벽(114)을 덮음으로써 반도체 패키지 구조(100)를 형성한다. 상기 도전 가능한 이온화 방지 콜로이드(120)에 포함된 상기 복수개의 이온화 방지재(122)가 상기 복수개의 구리함유 범프(132)의 상기 링벽(134)을 덮고 있으므로, 상기 복수개의 구리함유 범프(132)의 구리 이온이 이온화 될 경우, 상기 복수개의 이온화 방지재(122)는 이온화된 구리 이온을 바로 포획하여 단락 현상이 발생하는 것을 방지하므로, 상기 반도체 패키지 구조(100)의 양품율을 높인다.
다시 도 1c를 참고하면, 도 1c는 본 발명의 바람직한 실시예의 반도체 패키지 구조(100)를 나타낸다. 상기 반도체 패키지 구조(100)는 기판(110), 도전 가능한 이온화 방지 콜로이드(120) 및 칩(130)을 포함하고, 상기 기판(110)은 상표면(111) 및 상기 상표면(111)에 설치된 복수개의 접합부(112)를 구비하며, 상기 각 접합부(112)는 제1 접합표면(113)을 구비하며, 또한 상기 제1 접합표면(113)은 복수개의 제1 도전입자 접촉영역(113a) 및 복수개의 제1 비도전입자 접촉영역(113b)을 구비하고, 상기 도전 가능한 이온화 방지 콜로이드(120)는 상기 기판(110)의 상기 상표면(111) 및 상기 복수개의 접합부(112)에 형성되며, 상기 도전 가능한 이온화 방지 콜로이드(120)는 복수개의 도전입자(121) 및 복수개의 이온화 방지재(122)가 혼합되어 있고, 상기 칩(130)은 상기 기판(110)에 플립칩 결합되고, 상기 칩(130)은 능동면(131) 및 상기 능동면(131)에 설치된 복수개의 구리함유 범프(132)를 구비하며, 상기 능동면(131)은 상기 기판(110)의 상기 상표면(111)을 마주하고, 상기 도전 가능한 이온화 방지 콜로이드(120)는 상기 복수개의 구리함유 범프(132)를 덮고 있으며, 상기 각 구리함유 범프(132)는 제2 접합표면(133) 및 링벽(134)을 구비하고 있다. 상기 제2 접합표면(133)은 복수개의 제2 도전입자 접촉영역(133a) 및 복수개의 제2 비도전입자 접촉영역(133b)을 구비하고 있으며, 상기 복수개의 구리함유 범프(132)는 상기 복수개의 도전입자(121)에 의해 상기 복수개의 접합부(112)에 전기적으로 연결되며, 상기 복수개의 도전입자(121)는 상기 복수개의 제1 접합표면(113)과 상기 복수개의 제2 접합표면(133) 사이에 위치하며, 또한 상기 복수개의 도전입자(121)는 상기 복수개의 제1 접합표면(113)의 상기 제1 도전입자 접촉영역(113a) 및 상기 복수개의 제2 접합표면(133)의 상기 제2 도전입자 접촉영역(133a)을 전기적으로 연결시키며, 상기 복수개의 이온화 방지재(122)는 서로 인접한 도전입자(121) 사이에 위치하고, 또한 상기 복수개의 이온화 방지재(122)는 상기 각 제1 접합표면(113)과 상기 각 제2 접합표면(133) 사이에 위치한다. 또한 상기 복수개의 이온화재(122)는 상기 복수개의 제2 접합표면(133)의 상기 제2 비도전입자 접촉영역(133b) 및 상기 복수개의 제1 접합표면(113)의 상기 제1 비도전입자 접촉영역(113b)에 결합되며, 상기 복수개의 이온화 방지재(122)는 상기 복수개의 구리함유 범프(132)의 상기 링벽(134) 및 상기 복수개의 접합부(112)의 상기 측벽(114)을 덮는다.
본 발명의 보호범위는 후술하는 특허청구범위를 기준으로 하고, 해당 기술분야의 당업자가 본 발명의 정신 및 범위 내에서 한 수정 및 변경은 모두 본 발명의 보호범위에 속한다.
110: 기판
111: 상표면
112: 접합부
113: 제1 접합표면
114: 측벽
113a: 제1 도전입자 접촉영역
113b: 제1 비도전입자 접촉영역
120: 이온화 방지 콜로이드
121: 도전입자
122: 이온화 방지재
130: 칩
131: 능동면
132: 구리함유 범프
133: 제2 접합표면
133b: 제2 비도전입자 접촉영역
134: 링벽

Claims (7)

  1. 상표면 및 상기 상표면 상에 설치된 복수개의 접합부를 구비하고, 각 상기 접합부는 제1 접합표면을 구비하며, 상기 제1 접합표면은 복수개의 제1 도전입자 접촉영역 및 복수개의 제1 비도전입자 접촉영역을 구비하는 기판을 제공하는 단계;
    복수개의 도전입자 및 복수개의 이온화 방지재가 혼합되어 있는 도전 가능한 이온화 방지 콜로이드를 상기 기판의 상기 상표면 및 상기 복수개의 접합부에 형성하는 단계; 및
    상기 기판의 상표면을 마주하는 능동면 및 상기 능동면에 설치된 복수개의 구리함유 범프를 구비하는 칩을 상기 기판에 플립칩 결합하되, 상기 도전 가능한 이온화 방지 콜로이드는 상기 복수개의 구리함유 범프를 덮고, 각 구리함유 범프는 제2 접합표면 및 링벽을 구비하고, 상기 제2 접합표면은 복수개의 제2 도전입자 접촉영역 및 복수개의 제2 비도전입자 접촉영역을 구비하고, 상기 복수개의 구리함유 범프는 상기 복수개의 도전입자에 의해 상기 복수개의 접합부에 전기적으로 연결되고, 상기 복수개의 도전입자는 상기 복수개의 제1 접합표면과 상기 복수개의 제2 접합표면 사이에 위치하고, 또한 상기 복수개의 도전입자는 상기 복수개의 제1 접합표면의 상기 제1 도전입자 접촉영역과 상기 복수개의 제2 접합표면의 상기 제2 도전입자 접촉영역을 전기적으로 연결시키고, 상기 복수개의 이온화 방지재는 서로 인접한 도전입자 사이에 위치하고, 또한 상기 복수개의 이온화 방지재는 상기 각 제1 접합표면과 상기 각 제2 접합표면 사이에 위치하고, 상기 복수개의 이온화 방지재는 상기 복수개의 제2 접합표면의 상기 제2 비도전입자 접촉영역에 결합되며, 또한 상기 복수개의 이온화 방지재는 상기 복수개의 구리함유 범프의 상기 링벽을 덮는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키징 방법.
  2. 제1항에 있어서,
    상기 복수개의 이온화 방지재는 상기 복수개의 제1 접합표면의 상기 제1 비도전입자 접촉영역에 결합되는 것을 특징으로 하는 반도체 패키징 방법.
  3. 제1항에 있어서,
    각 상기 접합부는 측벽을 구비하고, 상기 복수개의 이온화 방지재는 각 상기 측벽을 덮는 것을 특징으로 하는 반도체 패키징 방법.
  4. 제1항에 있어서,
    상기 복수개의 이온화 방지재의 재질은 유기 솔더 보존제인 것을 특징으로 하는 반도체 패키징 방법.
  5. 제4항에 있어서,
    상기 유기 솔더 보존제의 재질은 이미다졸 화합물(imidazole compounds) 또는 이미다졸 유도체(imidazole derivative) 중에서 선택되는 1종인 것을 특징으로 하는 반도체 패키징 방법.
  6. 제5항에 있어서,
    상기 이미다졸 유도체는 벤조트리아졸(benzotriazol), 벤조이미다졸(benzoimidazole), 치환성 벤조이미다졸(exchangeable benzoimidazole) 또는 방향족 하이드록시이미다졸(Aromatic hydroxyimidazol) 또는 이들의 혼합물 중의 하나일 수 있으며, 상기 이미다졸 화합물은 벤조트리아졸, 벤조이미다졸, 치환성 벤조이미다졸, 또는 방향족 하이드록시이미다졸 또는 이들의 혼합물 중의 하나인 것을 특징으로 하는 반도체 패키징 방법.
  7. 제1항에 있어서,
    상기 복수개의 구리함유 범프의 재질은 구리/니켈 또는 구리/니켈/금 중에서 선택되는 1종인 것을 특징으로 하는 반도체 패키징 방법.
KR1020120083789A 2012-01-03 2012-07-31 반도체 패키징 방법 및 반도체 패키지 구조 KR101395175B1 (ko)

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