KR20130079595A - 칩 내에 능동 및 수동 디바이스들의 배치를 위한 기법들 - Google Patents

칩 내에 능동 및 수동 디바이스들의 배치를 위한 기법들 Download PDF

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Abstract

반도체 다이(300)는 제1 측 및 제2 측을 가진 반도체 기판 층(302), 상기 반도체 기판 층의 상기 제2 측에 인접한 금속 층, 상기 반도체 기판 층의 상기 제1 측 상에 능동(active) 층(306)에서의 하나 이상의 능동 디바이스들(305) 및 상기 능동 층과 전기적 통신하는 상기 금속 층에서의 수동 디바이스(410)를 포함한다. 상기 수동 디바이스는 스루 실리콘 비아(TSV)들을 통해 상기 능동 층과 전기적으로 커플링될 수 있다.

Description

칩 내에 능동 및 수동 디바이스들의 배치를 위한 기법들{TECHNIQUES FOR PLACEMENT OF ACTIVE AND PASSIVE DEVICES WITHIN A CHIP}
본 개시물은 집적 회로(IC)들에 관한 것이다. 보다 구체적으로, 본 개시물은 반도체 칩 내에 능동 및 수동 디바이스들을 배치(arranging)하기 위한 기법들을 제공한다.
도 1은 종래의 CMOS 디자인(100)의 실례이다. 종래의 디자인(100)은 기판과 상승된 금속 층들(raised metal layers)(M1 내지 Mn)을 포함한다. 이 같은 예시에서, 재분산 디자인 층(Redistributed Design Layer:RDL)(101)은 금속 산화물(metal oxide)을 포함하며, 그리하여 금속 층으로 또한 지칭될 수 있다. 상승된 금속 층들(M1 내지 Mn)은 후 공정(back end of the line process)들 동안에 제조되며 BEOL(Back End of the Line) 층들(103)로 지칭된다.
능동 층(106)은 기판(102) 상에 제작되고 NMOS 트랜지스터(107)와 PMOS 트랜지스터(108)와 같은 능동 디바이스들을 포함한다. 기판 공정 및 능동 디바이스 제작은 전 공정(front end of the line process)들 동안에 발생하며 FEOL(Front End of the Line) 층들로 지칭된다.
또한 디자인(100)은 인덕터(110)를 포함하고, 상기 인덕터는 상승된 금속 층들(M1 내지 Mn) 중 하나에서 제작된다. 그러므로 상기 인덕터(110)는 능동 층(106) 바로 위(directly above)에 BEOL 금속 층 스택에 놓인다. 도 2는 BEOL 금속 층 스택 내에 인덕터(110)의 배치를 도시하는 디자인(100)의 간략화된 버전을 도시한다. 능동 층(106) 내에서, 영역(105)은 인덕터(110)의 바로 아래에 있는 영역이다. 여기에서 사용되는 바와 같이 "위에(above)" 및 "아래에(below)"은 위(up)/아래(down) 방향 관계를 나타내지 않고 오히려 상기 스택에서 배치를 지칭함에 주목해야 한다. 예를 들어, BEOL 컴포넌트들은 기판(102) 위에 또는 능동 층(106) 위에로 지칭되고, 반면에 RDL(101)은 기판 아래에로 지칭된다.
종래의 디자인(100)에서, 영역(105)은 인덕터(110)로부터 높은 수준의 전자기적 간섭을 겪기 때문에 상기 영역(105)은 능동 디바이스들에 부적당하다. 상기 영역(105)은 그렇지 않을 경우 능동 디바이스들이 제작될 수 있는 기판(102) 상의 넓은 공간의 부분을 나타낸다. 사실 몇몇 종래의 디자인들에서, 능동 층(106)에서의 A×B(도 1 참조)와 같은 영역은 쓸 수 없고, 현재 디자인들에서, A×B은 300 마이크론 ― 대략 1,000,000 트랜지스터들을 수용하기에 충분히 넓은 영역 ― 범위 내일 수 있다. 종래의 디자인들은 종종 인덕터들의 배치로 인하여 많은 양의 낭비되는 공간 손실을 충당하기 위하여 다이(die) 크기들을 증가시켰다. 낭비되는 다이 공간은 증가하는 비용들로 전환된다. 현재에, 수동 디바이스들의 사용을 제한하는 것 이외에 인덕터들와 같은 수동 디바이들에 의해 원인이 되는 낭비되는 공간의 양을 제한하기 위한 효율적이고 이용가능한 기법은 존재하지 않는다.
본 발명의 다양한 실시예들은 능동 디바이스들(예컨대, 트랜지스터들)과 기판의 상이한 측면(side) 상에 수동 디바이스(예컨대, 인덕터)를 배치하는 시스템들 및 방법들로 인도된다. 일 실시예에서, 반도체 다이는 제1 측 및 제2 측을 가진 반도체 기판 층, 상기 반도체 기판 층의 상기 제2 측에 인접한 금속 층, 능동(active) 층에서의 하나 이상의 능동 디바이스들 ― 능동 층은 상기 반도체 기판 층의 상기 제1 측의 층임 ―, 및 상기 능동 층과 전기적으로 통신하는 금속 층에서의 수동(passive) 디바이스를 포함한다.
다른 예시에서, 다이는 반도체 기판의 제1 측 상의 능동 층, 상기 반도체 기판 층의 제2 측 상의 금속 층, 상기 금속 층에서의 수동 디바이스 및 상기 반도체 기판을 통하여 상기 능동 층과 상기 수동 디바이스 사이에 전기적 통신을 제공하기 위한 수단 ― 전기적 통신을 제공하기 위한 수단은 하나 이상의 스루 실리콘 비아(TSV)들을 포함할 수 있음 ― 를 포함한다.
다른 예시는 반도체 디바이스를 제조하기 위한 방법을 포함한다. 반도체 기판의 제1 측 상에 금속 층 및 상기 반도체 기판의 제2 측 상에 배치된 능동 층이 존재하도록 층들이 배치된다. 능동 디바이스들은 능동 층 내에 배치되고, 하나 이상의 수동 디바이스들은 금속 층에 배치된다. 하나 이상의 수동 디바이스들과 하나 이상의 능동 디바이스들 사이에 전기적 연결들이 형성된다.
상기 내용은 뒤따르는 본 발명의 상세한 설명이 보다 잘 이해될 수 있도록 본 발명의 특징들 및 기술적 장점들을 다소 광범위하게 개괄하였다. 본 발명의 청구범위의 청구 대상을 형성하는 본 발명의 추가적인 특징들 및 장점들이 이제부터 기술될 것이다. 개시된 개념 및 특정 실시예들은 본 발명의 동일한 목적들을 수행하기 위한 다른 구조들을 수정 또는 설계하기 위한 기초로서 손쉽게 이용될 수 있음을 당업자는 인식해야 한다. 또한 이러한 균등한 구조들은 첨부된 청구범위에서 제시되는 것과 같은 본 발명의 사상 및 범위를 벗어나지 않음을 당업자는 인식해야 한다. 추가적인 목적들 및 장점들과 함께, 본 발명의 특징이라고 여겨지는 신규한 특징들은, 본 발명의 조직 및 동작의 방법에 관해, 첨부되는 도면들과 함께 고려될 때 다음의 설명으로부터 보다 잘 이해될 것이다. 그러나, 각각의 도면들은 예시 및 설명의 목적으로만 제공된 것이고 본 발명의 제한들을 규정하는 것으로 의도되지는 않음이 명백히 이해되어야 한다.
본 발명에 대한 보다 완전한 이해를 위해, 이제 첨부된 도면들과 관련하여 취해지는 다음 설명들에 대한 참조가 이루어지고, 도면에서:
도 1은 종래의 CMOS 디자인의 실례이다.
도 2는 BEOL 금속 스택 내에 인덕터(inductor)의 배치를 도시하는 종래의 디자인의 간략화한 버전을 도시하는 실례이다.
도 3은 본 발명의 일 실시예에 따라 적응된 예시적인 디자인의 실례이다.
도 4는 본 발명의 일 실시예에 따라 적응된 예시적인 디자인의 실례이다.
도 5는 본 발명의 일 실시예에 따라 적응된 예시적인 방법의 실례이다.
도 6은 본 발명의 일 실시예가 유리하게 포함될 수 있는 예시적인 무선 통신 시스템을 도시한다.
스루 실리콘 비아(TSV:Through Silicon Via)들은 매우 새로운 기술이고 현재 다양한 애플리케이션들에서 사용되고 있다. 그것들의 이름이 암시하는 바와 같이, TSV들은 일반적으로 대체로 반도체를 관통하여 전기적 연결들을 형성하는데 사용되는 수직 상호연결(interconnect)들이다. TSV들은 동일한 다이 내에서 또는 인접하나 (예를 들어, 스택된) 상이한 다이들에서 디바이스들을 연결하는데 사용될 수 있다. 본 발명의 다양한 실시예들은 다이 내에 능동 및 수동 디바이스들의 새로운 어레인지먼트(arrangement)를 용이하게 하도록 TSV들(및/또는 다른 구조들)을 사용한다.
도 3은 본 발명의 일 실시예에 따라 적응된 예시적인 디자인(300)의 실례이고, 그것은 다이의 단면을 도시한다. 디자인(300)은 RDL(301), 기판(302)(예를 들면 실리콘 기판), 및 BEOL 상승된 금속 층들(303)을 포함한다. 능동 층(306)은 기판의 상면에 증착되고 다수의 능동 디바이스를 포함하며, 그러한 능동 디바이스들 중 하나가 디바이스(305)로서 도시된다. 또한 디자인(300)은 수동 디바이스들(307)을 포함하고, 수동 디바이스들은 상승된 금속 층들(303)에 배치된다.
디자인(300)은 이 예시에서는 온-칩 인덕터(310)와 같은 수동 디바이스를 추가적으로 포함한다. 온-칩 인덕터(310)는 RDL(301)에서 제작되고 TSV들(321 및 322)에 의해 능동 디바이스(305)에 전기적으로 연결된다. 디자인(300)은 인덕터(310)를 구현하기 위하여 BEOL 금속 층들이 아니라 RDL(301)을 사용하는 점에서 디자인(100)(도 1 및 도 2)과 상이하다. 결과적으로, 능동 층(306)은 기판(302)에 의해 인덕터(310)로부터 차폐(shield)된다. 디자인(300)에서, 인덕터(310)의 존재는 능동 층 내에 어디든지, 심지어 인덕터(310) 바로 위에 있는 능동 층(306)의 영역(308)에서조차 능동 디바이스(305)의 배치를 방해하지 않아야 한다.
일 실시예에서 상기 인덕터(310)는 대략 300 마이크론 × 300 마이크론의 크기를 가지고, 능동 디바이스들의 몇몇은 약 1 마이크론 × 1 마이크론만큼 크며 다른 것들은 약 0.3 마이크론 × 0.3 마이크론만큼 작은 경우에, 디자인(300)은 능동 층(306)의 다른 경우라면 사용할 수 없는 영역(308) 내에 대략 1,000,000 개의 능동 디바이스들을 구현할 수 있다. 사실 능동 층(306)은 트랜지스터들, 메모리 컴포넌트들 및 이와 유사한 것과 같은 임의의 다양한 디바이스들을 호스팅할 수 있다.
일 실시예에서 인턱터(310)와 능동 층(306) 사이의 거리가 50 마이크론과 200 마이크론 사이인 경우, 및 기판(302)이 일 옴/센티미터(ohm/centimeter)의 저항을 가지는 경우에, 기판에 의한 실딩의 양은 상당할 수 있다. 비교하여, (도 1 및 도 2의 그것들과 같은) 종래 기술의 디자인들은 능동 층으로부터 약 2 내지 5 마이크론 내에서 BEOL 금속 층들에 인덕터를 배치한다.
디자인(300)은 인덕터(310)를 능동 디바이스(305)에 연결하기 위하여 TSV들(321 및 322)을 사용한다. 디자인(300)의 특성은 TSV들(321 및 322)의 길이들( 또는 적어도 그것의 부분)이 인덕터(310)의 부분으로서 전기적으로 동작하고, 그것에 의하여 인덕터(310)의 인덕턴스의 값에 기여한다는 것이다. 그러므로, 엔지니어는 인덕턴스의 값을 계산할 때 TSV들(321 및 322)의 길이들을 고려한다. 몇몇 실시예의 이점은 TSV들(321 및 322)의 길이들이 더 작은 영역을 가진 인덕터가 주어진 인덕턴스 값으로 사용되도록 허용한다는 점이다.
또한 디바이스들(307)은 TSV들(321 및 322)를 사용하여 인덕터(310)와 커플링될 수 있다. 예를 들면, 디바이스들(307)은 TSV들(321 및 322)과의 연결들을 포함하는, 능동 층에서의 전도 패드(conductive pad)들에 커플링될 수 있다.
위에 예시들은 몇몇 물리적 특성들에 대한 특정한 값들을 제공하지만, 본 발명이 그렇게 제한되지 않는다. 사실, 몇몇 실시예들은 상이한 재료들(예컨대, FEOL 층에 SiO2 층을 포함하는 실리콘 온 절연체(Silico On Insulator) 기술) 뿐만 아니라, 상이한 크기 값들을 가지는 임의의 다양한 애플리케이션들에 적응될 수 있다. 유사하게, 몇몇 실시예에서, 커패시터들과 같은 다른 수동 디바이스들이 인덕터들에 부가하여, 또는 그 대신에 사용될 수 있다.
도 4는 본 발명의 일 실시예에 따라 적응된 예시적인 디자인(400)의 실례이다. 디자인(400)은 BEOL 상승된 금속 층들(403), 기판(402), RDL(401), 능동 층(406), (능동 층(406)에서의) 능동 디바이스들(405), (BEOL 상승된 금속 층들(403)에서의) 디바이스(407), 및 인덕터(410)를 포함한다. 다시 한번, 인덕터(401)는 BEOL 상승된 금속 층들(403)보다는 오히려 RDL(401)에서 제조된다. 디자인(400)은 인덕터(401)를 능동 디바이스(405)에 연결하기 위해 금속 트레이스(trace)들(421 및 422)을 사용한다. 금속 트레이스들(421 및 422)은 기판을 관통하지는 않으나, 다이의 외부로 기판(402) 주위의 경로를 따라 능동 층(406)에서 연결들을 형성한다. 트레이스들(421 및 422)와 같은, 트레이스들은 또한 디바이스들(407)을 능동 층(406) 상의 트레이스들과 연결하는 것에 의해 디바이스들(407)에의 연결들을 형성하도록 이용될 수 있다. 다양한 실시예들은 RDL 금속 층에서의 수동 디바이스를 능동 층으로 연결하기 위하여 TSV들(도 3에서와 같이), 측면 트레이스들(도 4에서와 같이), 다른 기술 및 그것들의 조합을 이용할 수 있다.
도 5는 본 발명의 일 실시예에 따라 적응된 예시적인 방법(500)의 실례이다. 방법(500)은 도 3 및 도 4의 디자인들에서 다이들과 같이, 다이를 제작하기 위한 하나의 기법이다.
블록(501)에서, 능동 층은 반도체 기판의 제1 측 상에 제작되고, 상기 능동 층은 하나 이상의 능동 디바이스들을 포함한다. 능동 디바이스들은 트랜지스터들을 포함하나 여기에 제한되는 것은 아니다. 능동 층 및 능동 디바이스들은 현재 공지되거나 이후에 개발될 임의의 방법을 사용하여 기판상에서 제작될 수 있고, 본 발명의 다양한 실시예들은 능동 디바이스들 및 능동 층을 제작하는 임의의 기법에 제한되는 것은 아니다.
블록(502)에서, 금속 층은 반도체 기판의 제2 측 상에 제작되고, 여기서 금속 층은 수동 디바이스를 포함한다. 일 예시에서, 금속 층은 금속 산화물 RDL이고, 수동 디바이스는 인덕터이다. 그러나 본 발명이 그렇게 제한되지는 않는다. 예를 들어, 수동 디바이스는 커패시터 또는 저항과 같은 다른 디바이스일 수 있다. 게다가, 금속 층 및 수동 디바이스는 현재 공지되거나 이후에 개발될 임의의 방법을 사용하여 제작될 수 있고, 본 발명의 다양한 실시예들은 수동 디바이스 및 금속 층을 제조하는 임의의 기법에 제한되지 않는다.
블록(503)에서, 수동 디바이스와 하나 이상의 능동 디바이스들 간에 전기적 연결이 제공된다. 일 예시에서, TSV들이 기판을 관통하여 전기적 연결들을 형성하도록 사용될 수 있다. 다른 예시에서, 다이의 외부로의 금속 트레이스들이 전기적 연결들을 제공한다. 실시예들의 범위가 전기적 연결들을 제공하기 위하여 임의의 특정한 기술에 제한되지 않고, 몇몇 예시적 기술들은 아래에서 논의된다.
블록(504)에서, 하나 이상의 BEOL 상승된 금속 층들이 능동 층 위에 증착된다. 이 같은 예시에서, 하나 이상의 BEOL 상승된 금속 층들은 능동 층 내에 다양한 능동 디바이스들 사이에 연결들을 제공한다. BEOL 금속 층들은 현재 공지되거나 이후에 개발될 임의의 방법을 사용하여 제작될 수 있고 본 발명의 다양한 실시예들은 BEOL 금속 층들을 제작하는 임의의 기법에 제한되지 않는다. 실시예가 또한 기판의 다른 측면(예컨대, RDL) 상에 금속 층에서의 수동 디바이스 뿐만 아니라 BEOL 금속 층들에서의 수동 디바이스들을 포함할 수 있으므로, 본 발명의 다양한 실시예들이 BEOL 금속 층들에 수동 디바이스들을 두는 것을 배제하지 않는다. 예를 들어, 주어진 수동 디바이스가 RDL에서 제작될 수 없을 때, BEOL 금속 층들 중 하나 이상에서 제작될 수 있다.
방법(500)이 일련의 개별 블록들로서 도시되고 있으나, 본 발명이 그렇게 제한되는 것은 아니다. 다양한 실시예들이 추가, 생략, 수정 또는 블록들(510-504)의 동작들을 재배열할 수 있다. 예를 들면, 금속 층에서 수동 디바이스를 제작하는 것은 금속 층 그 자체를 제작하는 것과 상이한 단계에서 수행될 수 있다. 사실, 도 3 및 도 4의 디자인들에 따라 다이들을 제작하기 위한 임의의 방법, 예컨대 비아 우선 기법(via first technique) 및 비아 최후 기법(via last technique)을 포함하여 사용될 수 있다.
비아 우선 방법은 회로의 다른 제작이 발생하기 이전에 기판에 TSV들을 형성하는 것을 포함한다. 비아들의 패턴은 베이스 기판의 일부 깊이로 에칭 또는 드릴링(drill)된다. 이후, 비아들은 절연 층과 전도 물질로 채워지고, 회로 제작이 뒤따른다. TSV들을 포함하는 기판의 뒤면은 TSV들을 노출하도록 연마된다.
비아 최후 방법에서, 회로 제작은 TSV들이 형성되기 이전에 일어난다. 회로는 TSV들을 위한 커플링 포인트(coupling point)들이 될 상호연결 패드(interconnect pad)들을 포함한다. TSV들은 기판의 깊이를 관통하여 패드로 에칭 또는 드릴링되거나 기판의 뒤면으로부터 패드까지 에칭 또는 드릴링하는 것에 의해 생성된다. 이후 TSV는 절연 배리어 및 전도 물질로 채워진다.
비아 우선 기술을 사용하면, 전 공정이 처음에 수행되고, 이후에 비아들이 제작되며, 후 공정이 뒤따른다. 상기 비아 최후 접근법을 사용하면, 전 공정이 처음에 수행되고, 이후에 후 공정이 수행되며, 이후에 비아들이 스택들을 관통하여 형성된다. 본 발명의 다양한 실시예들이 TSV들을 제작하기 위하여 현재 공지되거나 이후에 개발될 임의의 방법이 사용될 수 있는 것과 같이, TSV들을 제작하기 위한 임의의 특정한 방법에 제한되지 않는다. 게다가, 용어 "스루 실리콘 비아(through silicon via)"은 단어 실리콘을 포함할지라도, 스루 실리콘 비아가 필연적으로 실리콘에서 형성되는 것은 아니다. 오히려, 상기 물질은 임의의 디바이스 기판 물질일 수 있다.
도 6은 본 발명의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(600)을 도시한다. 실례의 목적을 위하여, 도 6은 3개의 원격 유니트들(620, 630 및 640) 및 2개의 기지국들(650 및 660)을 도시한다. 일반적인 무선 통신 시스템들은 더 많은 원격 유니트들과 기지국들을 가질 수 있음이 인식될 수 있다. 원격 유니트들(620, 630 및 640)은 메모리 유니트들, 아날로그 대 디지털 컨버터(ADC)들, 디지털 대 아날로그 컨버터(DAC)들, 프로세서들, 델타 시그마 데이터 컨버터들 등과 같은 임의의 다양한 컴포넌트들을 포함할 수 있다. 본 발명의 실시예들은 스택 다이들을 사용하는 무선 주파수(RF) 회로들 및 반도체 칩들과 같은 다양한 반도체 칩-베이스 컴포넌트들에서 이용을 발견할 수 있다. 도 6은 기지국들(650 및 660)에서 원격 유니트들(620, 630, 및 640)로의 순방향 링크 시그널들(680)과 원격 유니트들(620, 630 및 640)에서 기지국들(650 및 660)로의 역방향 링크 시그널들(690)을 도시한다.
일반적으로, 원격 유니트들은 셀 폰들, 핸드-헬드 개인용 통신 시스템(PCS) 유니트들, 개인 데이터 보조기들과 같은 휴대용 데이터 유니트들, 검침(meter reading) 장비와 같은 고정된 위치 데이터 유니트들 및/또는 이와 유사한 것들일 수 있다. 도 6에서, 원격 유니트(620)는 모바일 텔레폰으로서 도시되고, 원격 유니트(630)는 휴대용 컴퓨터로서 도시되며, 원격 유니트(640)는 무선 로컬 루프 시스템에서의 고정된 위치 원격 유니트로서 도시된다. 기지국들(650 및 660)은 셀룰러 텔레폰 기지국들, 무선 네트워크 액세스 포인트들(예컨대, IEEE 802.11 호환 액세스 포인트들) 및 이와 유사한 것을 포함하는 임의의 다양한 무선 기지국들일 수 있다. 도 6은 본 개시내용의 교시들에 따라 원격 유니트들을 도시하지만, 본 개시내용은 이러한 예시적인 도시된 유니트들로 제한되지 않는다.
특정 회로가 제시되었지만, 당업자는 개시된 회로 모두가 본 개시내용을 실시하기 위해 요구되는 것은 아님을 인식할 것이다. 게다가 본 발명에 대한 집중을 유지하기 위해 특정 공지된 회로들은 기술되지 않았다. 유사하게, 기술(description)이 특정 위치들에서 로직 "0" 및 로직 "1"로 지칭하더라도 당업자는 본 발명의 동작에 영향 없이 상기 로직 값들이 스위칭될 수 있는 회로의 나머지(remainder)가 그에 따라 조정됨을 인식할 것이다.
몇몇 실시예의 일 장점은 RDL의 두께가 변경될 수 있기 때문에 RDL에서 디바이스를 제조하는 것은 향상된 자유도를 제공한다는 것이다. 그러므로 많은 실시예들에서, RDL의 두께가 1 마이크로부터 10 마이크로까지 변경될 수 있고 몇몇 실시예들에서 더 두껍게 변경될 수 있고, 이를 통해 수동 디바이스들의 두께들을 디자인할 때 더 큰 유연성을 제공한다. 다시 말해서, RDL에서 두께에 대한 더 적은 제약들 때문에 디자인의 더 큰 유연성이 얻어진다.
몇몇 실시예의 또 다른 장점은 비용 절감이다. 예를 들어, RDL에서 수동 디바이스를 제조하는 것에 기인하는 증가된 비용의 일부 또는 전부는 덜 낭비되는 공간에 의해 가능하게 되는, 더 작은 다이의 사용에 의해 상쇄(offset)될 수 있다. 특히 다이 상에 10개 이상의 인덕터들을 가질 수 있는 무선 주파수(RF) 회로들과 같은 다수의 수동 디바이스들을 사용하는 디자인들에서, 낭비되는 공간은 관심사이다. 그러한 디바이들은 본 발명의 다양한 실시예들로부터 이익을 얻을 수 있다.
비록 본 발명 및 그 장점들이 상세하게 설명되었더라도, 다양한 변경들, 대체들 및 변형들이 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위로부터 벗어남 없이 이루어질 수 있다는 것이 이해되어야 한다. 게다가, 본 출원의 범위는 명세서 내에 기술된 프로세스, 머신, 제조, 사건(matter)의 컴포지션, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되는 것으로 의도되지 않는다. 당업자가 본 발명의 기재로부터 용이하게 알 수 있을 것이므로, 본 명세서에 기술된 대응하는 실시예들과 사실상 동일한 결과를 달성하거나 사실상 동일한 기능을 수행하는 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조, 사건의 컴포지션들, 수단, 방법들, 또는 단계들은 본 발명에 따라서 사용될 수 있다. 따라서, 첨부된 청구범위는 각자의 범위 내에 이러한 프로세스들, 머신들, 제조, 사건의 컴포지션들, 수단, 방법들, 또는 단계들을 포함하는 것으로 의도된다.

Claims (18)

  1. 반도체 다이(die)로서,
    제1 측(side) 및 제2 측을 가진 반도체 기판 층;
    상기 반도체 기판 층의 상기 제2 측에 인접한 금속 층;
    상기 반도체 기판 층의 상기 제1 측 상에 배치된 능동(active) 층;
    상기 능동 층에 커플링되도록 적응된 상기 금속 층 내에 내장되는(embedded) 수동(passive) 디바이스; 및
    상기 수동 디바이스와 상기 능동 층 사이의 전기적 커플링을 제공하는 스루 기판 비아(through substrate via)를 더 포함하며,
    상기 스루 기판 비아는 적어도 50 마이크론의 기판 물질을 관통하여 연장(extend)되는,
    반도체 다이.
  2. 제 1 항에 있어서,
    상기 수동 디바이스는 인덕터를 포함하는,
    반도체 다이.
  3. 제 1 항에 있어서,
    상기 수동 디바이스는 커패시터를 포함하는,
    반도체 다이.
  4. 제 1 항에 있어서,
    상기 능동 층은 능동 디바이스를 포함하는,
    반도체 다이.
  5. 제 1 항에 있어서,
    상기 수동 디바이스와 상기 능동 층 사이의 전기적 커플링을 제공하는 상기 다이의 외부 표면상의 트레이스(trace)를 더 포함하는,
    반도체 다이.
  6. 제 1 항에 있어서,
    상기 능동 층 위에 배열된 복수의 상승된 금속 층(raised metal layer)들을 더 포함하는,
    반도체 다이.
  7. 제 1 항에 있어서,
    상기 능동 층에 있는, 상기 수동 디바이스의 영역 바로 위의(directly above), 영역 내에 배치되는 하나 이상의 능동 디바이스를 더 포함하는,
    반도체 다이.
  8. 제 1 항에 있어서,
    상기 반도체 다이는 셀 폰, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 휴대용 데이터 유닛 및 고정된 위치 데이터 유닛 중 적어도 하나 내에 집적되는,
    반도체 다이.
  9. 다이(die)로서,
    반도체 기판의 제1 측 상의 능동 층;
    상기 반도체 기판 층의 제2 측 상의 금속 층;
    상기 금속 층 내에 내장되는 수동 디바이스; 및
    상기 반도체 기판을 관통하여 상기 능동 층과 상기 수동 디바이스 사이에 전기적 통신을 제공하기 위한 수단을 포함하며,
    상기 전기적 통신을 제공하기 위한 수단은 적어도 50 마이크론의 기판 물질을 관통하여 연장되는,
    다이.
  10. 제 9 항에 있어서,
    상기 수동 디바이스는 인덕터를 포함하는,
    다이.
  11. 제 9 항에 있어서,
    상기 수동 디바이스는 커패시터를 포함하는,
    다이.
  12. 제 9 항에 있어서,
    상기 능동 층은 능동 디바이스를 포함하는,
    다이.
  13. 제 9 항에 있어서,
    상기 수동 디바이스와 상기 능동 층 사이의 전기적 커플링을 제공하는 상기 다이의 외부 표면상의 트레이스를 더 포함하는,
    다이.
  14. 제 9 항에 있어서,
    상기 능동 층 위에 배열된 복수의 상승된 금속 층들을 더 포함하는,
    다이.
  15. 제 9 항에 있어서,
    상기 능동 층에 있는, 상기 수동 디바이스의 영역 바로 위의, 영역 내에 배치되는 하나 이상의 능동 디바이스를 더 포함하는,
    다이.
  16. 제 9 항에 있어서,
    상기 금속 층은 금속 산화물을 포함하는,
    다이.
  17. 제 9 항에 있어서,
    상기 능동 층의 능동 디바이스들 사이에 전기적 커플링을 제공하는 상기 능동 층 위의 상승된 금속 층을 더 포함하는,
    다이.
  18. 제 9 항에 있어서,
    상기 다이는 셀 폰, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 휴대용 데이터 유닛 및 고정된 위치 데이터 유닛 중 적어도 하나 내에 집적되는,
    다이.
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