KR20130075715A - 반도체 장치, 접합 기판 및 이들의 제조 방법 - Google Patents

반도체 장치, 접합 기판 및 이들의 제조 방법 Download PDF

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히로무 시오미
히데토 다마소
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스미토모덴키고교가부시키가이샤
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Abstract

저비용으로 고품질의 반도체 장치, 및 이 반도체 장치의 제조에 이용하는 접합 기판, 및 이들의 제조 방법을 얻을 수 있다. 반도체 소자의 제조 방법은, 단결정 반도체 부재를 준비하는 공정(S10)과, 지지 기재를 준비하는 공정(S20)과, 지지 기재와 단결정 반도체 부재를, 탄소를 포함하는 접합층을 개재시켜 접합하는 공정(S30)과, 단결정 반도체 부재의 표면에 에피택셜층을 형성하는 공정(S40)과, 에피택셜층을 이용하여 반도체 소자를 형성하는 공정(S50)과, 반도체 소자를 형성하는 공정(S50) 후, 접합층을 산화시킴으로써 분해하여 지지 기재로부터 단결정 반도체 부재를 분리하는 공정(S60)과, 지지 기재로부터 분리된 단결정 반도체 부재를 분할하는 공정(S80)을 포함한다.

Description

반도체 장치, 접합 기판 및 이들의 제조 방법{SEMICONDUCTOR DEVICE, BONDED SUBSTRATE, AND MANUFACTURING METHODS THEREFOR}
본 발명은 반도체 장치, 접합 기판 및 이들의 제조 방법에 관한 것으로, 보다 특정적으로는, 지지 기재에 단결정 반도체 부재를 접착하여 구성되는 접합 기판과, 그 접합 기판을 이용하여 제조된 반도체 장치, 및 이들의 제조 방법에 관한 것이다.
종래, 소자 구조가 형성된 반도체층에 별도의 지지 기체를 접합하여 구성되는 반도체 장치나(예컨대, 일본 특허 공개 제2007-158133호 공보(이하, 특허문헌 1이라고 부름) 참조), 반도체 장치의 제조 공정에 있어서 별도의 지지 기체를 반도체층에 접속하고, 반도체층이 형성된 성장용 기판을 반도체층으로부터 제거한다고 하는 반도체 장치의 제조 방법(예컨대, 일본 특허 공개 제2006-173582호 공보(이하, 특허문헌 2라고 부름) 참조)이 제안되어 있다. 특허문헌 1에서는, 사파이어 기판 상에 발광 소자 구조를 구성하는 질화물 반도체층을 형성하고, 그 질화물 반도체층에 다른 지지 기체인 실리콘 기판을 땜납에 의해 접합한 후, 사파이어 기판을 제거함으로써 광의 추출 효율을 향상시키고 있다. 또한, 특허문헌 2에서는, 사파이어 기판 상에 버퍼층을 개재시켜 횡형 디바이스인 GaN-HEMT를 형성하고, GaN-HEMT측에 지지 기판을 접합하고 나서 사파이어 기판의 박리 및 버퍼층의 제거를 행하여, GaN-HEMT의 캐리어 주행층의 이면을 노출시키고, 그 이면에 홀 배출용의 전극을 형성함으로써, 소자의 내압을 향상시키고 있다.
특허문헌 1: 일본 특허 공개 제2007-158133호 공보 특허문헌 2: 일본 특허 공개 제2006-173582호 공보
전술한 특허문헌 1, 2에 개시된 질화물 반도체를 이용한 반도체 장치로서는, 종형의 파워 디바이스도 생각되지만, 이러한 종형 파워 디바이스에 대해서는 온 저항을 저감하는 것이 요구되고 있다. 그러나, 전술한 특허문헌 1, 2에 있어서는 그 온 저항의 저감에 관해서는 특별히 언급되어 있지 않다. 본 발명자는, 종형의 파워 디바이스에 있어서의 온 저항의 저감에 관해서, 디바이스의 형성 후에 소자 구조가 형성된 기판의 두께를 저감하는(예컨대 기판을 이면측으로부터 깎는) 것도 검토하였지만, 기판의 가공 시에 소자 구조에 손상이 발생할 가능성이 있다고 하는 문제가 있었다.
또한, 전술한 질화물 반도체 등의 화합물 반도체에 대해서는, 고품질의 단결정 기판으로서 입수 가능한 기판의 사이즈가 실리콘 기판에 비해서 작기 때문에, 한번에 제조할 수 있는 디바이스의 수가 한정된다. 이 때문에, 결과적으로 제조 비용의 저감이 어렵다고 하는 문제도 있었다.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 저비용으로 고품질의 반도체 장치, 및 이 반도체 장치의 제조에 이용하는 접합 기판, 및 이들의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 단결정 반도체 부재를 준비하는 공정과, 지지 기재를 준비하는 공정과, 지지 기재와 단결정 반도체 부재를, 탄소를 포함하는 접합층을 개재시켜 접합하는 공정과, 단결정 반도체 부재의 표면에 에피택셜층을 형성하는 공정과, 에피택셜층을 이용하여 반도체 소자를 형성하는 공정과, 반도체 소자를 형성하는 공정 후, 접합층을 산화시킴으로써 분해하여 지지 기재로부터 단결정 반도체 부재를 분리하는 공정과, 지지 기재로부터 분리된 단결정 반도체 부재를 분할하는 공정을 구비한다.
이 경우, 단결정 반도체 부재를 지지 기재에 접합한 형태의 접합 기판을 이용하여 반도체 소자를 형성하는 공정을 실시할 수 있기 때문에, 이 공정에서의 단결정 반도체 부재의 핸들링성을 향상시킬 수 있다. 또한, 반도체 소자를 형성하는 공정에서는, 지지 기재에 단결정 반도체 부재를 접속한 상태로 처리를 행하기 때문에, 단결정 반도체 부재의 두께로서는 자립 가능한 두께를 반드시 확보할 필요는 없고, 최종적인 반도체 소자의 특성(예컨대 온 저항 등)을 고려하여 결정할 수 있다. 그 때문에, 예컨대 온 저항을 저감하기 위해 단결정 반도체 부재의 두께를 자립 가능한 두께의 하한을 하회하는 것과 같은 얇은 두께로 설정하는 것이 가능하게 된다. 그 결과, 특성이 우수한(예컨대 온 저항이 충분히 낮은) 반도체 장치를 실현할 수 있다.
또한, 단결정 반도체 부재를 지지 기재에 접합하기 위한 접합층은 탄소를 포함하는 것이기 때문에, 이 접합층을 산화시킴으로써 용이하게 분해할 수 있다. 이 때문에, 단결정 반도체 부재 상에 반도체 소자를 형성한 후, 지지 기재로부터 단결정 반도체 부재를 용이하게 분리할 수 있다.
또한, 상기 탄소를 포함하는 접합층은, 탄소를 주성분으로 하는 접합층인 것이 바람직하다. 예컨대, 접합층으로서는, 포토레지스트나 수지 등을 열처리하여(탄화하여) 고화하며, 거의 고체인 탄소로 한 층을 이용할 수 있다. 이러한 탄소를 주성분으로 하는 접합층은, 반도체 소자를 형성하는 공정에서의 열처리 온도(예컨대 1000℃ 정도)에 있어서도 산화성 분위기에 접합층이 노출되지 않으면, 충분히 단결정 반도체 부재와 지지 기재의 접속 상태를 유지할 수 있다.
본 발명에 따른 접합 기판의 제조 방법은, 단결정 반도체 부재를 준비하는 공정과, 지지 기재를 준비하는 공정과, 지지 기재와 단결정 반도체 부재를, 탄소를 포함하는 접합층을 개재시켜 접합하는 공정을 포함한다.
이와 같이 하면, 지지 기재가 해당 단결정 반도체 부재에 접합되어 있기 때문에, 단결정 반도체 부재의 두께 등을 얇게 하여도 접합 기판으로서의 핸들링성을 양호하게 유지할 수 있다. 또한, 상기 접합 기판의 단결정 반도체 부재 상에 반도체 소자를 형성하는 경우, 지지 기재에 그 단결정 반도체 부재를 접속한 상태로 처리를 행하기 때문에, 단결정 반도체 부재의 두께로서는 자립 가능한 두께를 반드시 확보할 필요는 없고, 최종적인 반도체 소자의 특성(예컨대 온 저항 등)을 고려하여 결정할 수 있다. 그 때문에, 예컨대 온 저항을 저감하기 위해 단결정 반도체 부재의 두께를, 자립 가능한 두께의 하한을 하회하는 것과 같은 얇은 두께로 설정하는 것이 가능하게 된다. 그 결과, 본 발명에 따르면, 특성이 우수한(예컨대 온 저항이 충분히 낮은) 반도체 장치를 제조할 수 있는 접합 기판을 얻을 수 있다.
또한, 단결정 반도체 부재를 지지 기재에 접합하기 위한 접합층은 탄소를 포함하는 것이기 때문에, 그 접합층을 산화시킴으로써 용이하게 분해할 수 있다. 이 때문에, 지지 기재로부터 단결정 반도체 부재를 용이하게 분리할 수 있다.
본 발명에 따른 반도체 장치는, 지지 기재와, 단결정 반도체층과, 전극을 구비한다. 단결정 반도체층은, 지지 기재의 표면 상에, 탄소를 포함하는 접합층을 개재시켜 접합된다. 전극은, 단결정 반도체층 상에 형성된다. 이와 같이 하면, 강도 부재로서 지지 기재를 이용할 수 있기 때문에, 고품질의 단결정 반도체층의 두께를 디바이스의 동작에 필요한 두께만큼만 최저한 확보하면 되어, 단결정 반도체만으로 반도체 장치를 형성하는 경우보다 단결정 반도체층의 두께를 얇게 할 수 있다. 이 때문에, 반도체 장치의 제조 비용을 저감할 수 있다. 또한, 단결정 반도체층은, 예컨대 지지 기재의 표면에 상기 접합층을 개재시켜 접합된 단결정 반도체 부재와, 이 단결정 반도체 부재의 표면에 형성된 에피택셜층을 포함하고 있어도 좋다.
본 발명에 따른 접합 기판은, 지지 기재와, 단결정 반도체 부재를 구비한다. 단결정 반도체 부재는, 지지 기재의 표면 상에, 탄소를 포함하는 접합층을 개재시켜 접합된다.
이와 같이 하면, 지지 기재가 해당 단결정 반도체 부재에 접합되어 있기 때문에, 단결정 반도체 부재의 두께 등을 얇게 하여도 접합 기판으로서의 핸들링성을 양호하게 유지할 수 있다. 또한, 상기 접합 기판의 단결정 반도체 부재 상에 반도체 소자를 형성하는 경우, 지지 기재에 그 단결정 반도체 부재를 접속한 상태로 처리를 행하기 때문에, 단결정 반도체 부재의 두께로서는 자립 가능한 두께를 반드시 확보할 필요는 없고, 최종적인 반도체 소자의 특성(예컨대 온 저항 등)을 고려하여 결정할 수 있다. 그 때문에, 예컨대 온 저항을 저감하기 위해 단결정 반도체 부재의 두께를, 자립 가능한 두께의 하한을 하회하는 것과 같은 얇은 두께로 설정하는 것이 가능하게 된다. 그 결과, 본 발명에 따른 접합 기판을 이용하면, 특성이 우수한(예컨대 온 저항이 충분히 낮은) 반도체 장치를 실현할 수 있다.
또한, 단결정 반도체 부재를 지지 기재에 접합하기 위한 접합층은 탄소를 포함하는 것이기 때문에, 그 접합층을 산화시킴으로써 용이하게 분해할 수 있다. 이 때문에, 지지 기재로부터 단결정 반도체 부재를 용이하게 분리할 수 있다.
본 발명에 따르면, 저비용으로 고품질의 반도체 장치 및 이 반도체 장치의 제조에 알맞은 접합 기판을 얻을 수 있다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 1을 설명하기 위한 흐름도이다.
도 2는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 3은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 4는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 5는 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 6은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 7은 도 1에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 8은 도 1에 나타낸 반도체 장치의 제조 방법의 제1 변형예를 나타내기 위한 모식도이다.
도 9는 도 1에 나타낸 반도체 장치의 제조 방법의 제2 변형예를 나타내기 위한 모식도이다.
도 10은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2를 나타내는 모식도이다.
도 11은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2를 나타내는 모식도이다.
도 12는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2를 나타내는 모식도이다.
도 13은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2를 나타내는 모식도이다.
도 14는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2를 나타내는 모식도이다.
도 15는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2를 나타내는 모식도이다.
도 16은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2의 제1 변형예를 설명하기 위한 모식도이다.
도 17은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2의 제2 변형예를 설명하기 위한 모식도이다.
도 18은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 19는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 20은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 21은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 22는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 23은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 24는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 25는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 26은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명하기 위한 모식도이다.
도 27은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 4를 설명하기 위한 흐름도이다.
도 28은 도 27에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 29는 도 27에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 모식도이다.
도 30은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 5에 따라 얻어지는 반도체 장치를 나타내는 단면 모식도이다.
도 31은 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 5를 설명하기 위한 흐름도이다.
도 32는 본 발명에 따른 반도체 장치의 제조 방법에 따라 얻어지는 반도체 장치를 나타내는 단면 모식도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에 있어서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
도 1∼도 7을 참조하여, 본 발명에 따른 반도체 장치의 제조 방법을 설명한다.
도 1에 나타내는 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법에서는, 단결정 반도체 부재를 준비하는 공정(S10)을 실시한다. 구체적으로는, 도 2에 나타내는 바와 같이, 단결정 반도체 부재의 일례인 탄화규소(SiC) 단결정 기판(1)을 준비한다. 도 2에 나타낸 SiC 단결정 기판(1)은 평면 형상이 원형상이지만, 이 평면 형상은 임의의 형상으로 할 수 있다. 또한, 단결정 반도체 부재로서는, 전술한 SiC 단결정 기판(1) 이외에도, 예컨대 질화갈륨(GaN) 단결정 기판 등을 이용할 수 있다.
다음에, 도 1에 나타내는 바와 같이, 지지 기재를 준비하는 공정(S20)을 실시한다. 구체적으로는, 도 3에 나타내는 바와 같이, 지지 기재(20)를 준비한다. 도 3에 나타낸 지지 기재(20)의 평면 형상은, 도 2에 나타낸 SiC 단결정 기판(1)의 평면 형상과 동일하며, 예컨대 원형상이다. 또한, 지지 기재(20)의 상부 표면의 사이즈는, 도 2에 나타낸 SiC 단결정 기판(1)의 바닥면의 사이즈와 동일하여도 좋지만, 바람직하게는 SiC 단결정 기판(1)의 바닥면 사이즈보다 큰 사이즈로 하여도 좋다. 또한, 지지 기재(20)의 재료로서는, 상기 SiC 단결정 기판(1)에 대하여 행하는 처리에서의 프로세스 온도에 견디는 것이 가능한 재료이면, 임의의 재료를 이용할 수 있지만, 예컨대 SiC를 이용할 수 있다.
다음에, 도 1에 나타내는 바와 같이, 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)을 실시한다. 구체적으로는, 도 4에 나타내는 바와 같이, 지지 기재(20)의 상부 표면과 SiC 단결정 기판(1)의 이면을 접합층(22)에 의해 접합한다. 접합층(22)은 탄소를 포함하는 접착층이다. 접합층(22)의 형성 방법으로서는, 예컨대 지지 기재(20)의 상부 표면에 탄소를 함유하는 재료(예컨대 레지스트 등의 수지제 재료)를 배치한다. 그리고, 그 탄소를 함유하는 재료를 배치한 면 상에 SiC 단결정 기판(1)을 탑재한다. 그 상태로 열처리를 행함으로써, 그 탄소를 함유하는 재료를, 탄소를 주성분으로 하는 고체가 되도록 고화한다. 예컨대, 이 열처리로서는, 그 재료로서 레지스트를 이용한 경우에는, 이하와 같은 처리를 적용할 수 있다. 우선, 정해진 온도(예컨대 100℃)에서 해당 레지스트를 고화한다. 그리고, 진공로 안에서 정해진 압력 및 상하 방향으로부터 하중을 가한 상태로 고온 열처리(예컨대 800℃ 정도의 온도에서의 열처리)를 행함으로써, 레지스트로부터 탄소를 주성분으로 하는 고체형의 접합층(22)을 형성할 수 있다. 그 결과, 도 4에 나타내는 바와 같은 접합 기판(21)을 얻는다.
다음에, 도 1에 나타내는 바와 같이, 에피택셜층을 형성하는 공정(S40)을 실시한다. 구체적으로는, 도 4에 나타낸 접합 기판(21)의 SiC 단결정 기판(1)의 표면 상에 에피택셜 성장법을 이용하여 에피택셜층을 형성한다.
다음에, 도 1에 나타내는 바와 같이, 반도체 소자를 형성하는 공정(S50)을 실시한다. 구체적으로는, 전술한 에피택셜층을 이용하여, 정해진 구조의 반도체 소자를 상기 SiC 단결정 기판(1)의 표면 상에 형성한다. 그 결과, 도 5에 나타내는 바와 같이, SiC 단결정 기판(1)의 표면 상에 소자(30)가 형성된다. 이 소자(30)는 복수개 형성되는 것이 바람직하다.
다음에, 도 1에 나타내는 바와 같이, 지지 기재로부터 단결정 반도체 부재를 분리하는 공정(S60)을 실시한다. 구체적으로는, 도 6에 나타내는 바와 같이, SiC 단결정 기판(1)의 소자(30)가 형성된 면 상에 제2 지지 기재(25)를 접합한다. 이 제2 지지 기재(25)의 접합 방법으로서는 임의의 방법을 이용할 수 있지만, 예컨대 내열 테이프를 이용하여 제2 지지 기재(25)를 SiC 단결정 기판(1)에 접합할 수 있다. 그 상태로, 접합층(22)을 선택적으로 제거할 수 있는 처리를 실시한다. 구체적으로는, 예컨대 산소 플라즈마 중에 상기 제2 지지 기재(25)가 접합된 접합 기판(21)을 배치함으로써, 탄소를 포함하는 접합층(22)이 분해 제거된다. 그 결과, 도 6에 나타내는 바와 같이, SiC 단결정 기판(1)을 지지 기재(20)로부터 분리할 수 있다.
다음에, 도 1에 나타내는 바와 같이, 단결정 반도체 부재의 이면에 전극을 형성하는 공정(S70)을 실시한다. 구체적으로는, 도 7에 나타내는 바와 같이, SiC 단결정 기판(1)의 이면측에 이면 전극(26)을 형성한다. 이면 전극(26)의 형성 방법으로서는 임의의 방법을 이용할 수 있지만, 예컨대 스퍼터링법 등을 이용할 수 있다. 또한, 이면 전극(26)의 재료로서는 임의의 재료를 이용할 수 있지만, 예컨대 금속 등의 도전체를 이용할 수 있다. 또한, 이면 전극(26)을 형성하기 전에, 미리 SiC 단결정 기판(1)의 이면에 도전성 불순물을 주입하는 공정이나, 활성화 열처리 공정을 실시해 두어도 좋다.
다음에, 도 1에 나타내는 바와 같이 단결정 반도체 부재를 분할하는 공정(S80)을 실시한다. 구체적으로는, SiC 단결정 기판(1)의 표면에 형성된 소자(30)를 각각 분리하기 위해, 예컨대 다이싱 장치 등을 이용하여 SiC 단결정 기판(1)을 정해진 사이즈로 분할한다. 그 결과, 개개의 소자(30)를 분리할 수 있다. 이와 같이 하여, 본 발명에 따른 반도체 장치를 얻을 수 있다.
전술한 반도체 장치의 제조 방법에 있어서, 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)에서는, 지지 기재(20)의 상부 표면을 덮도록 탄소를 함유하는 접합층(22)이 되어야 하는 재료를 배치하였지만, 그 재료의 배치는 다른 형태로 하여도 좋다. 즉, SiC 단결정 기판(1)과 지지 기재(20)를 접속 고정할 수 있으면, 접합층(22)을 지지 기재(20)와 SiC 단결정 기판(1)의 접합 계면의 일부에만 배치하여도 좋다. 예컨대, 도 8에 나타내는 바와 같이, SiC 단결정 기판(1)의 외주부에만 접합층(22)을 배치하도록 하여도 좋다. 도 8은 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)에 있어서의 접합층의 다른 배치의 예를 나타내는 평면 모식도이다.
도 8은 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)에 있어서의 접합층의 다른 배치의 예를 나타내는 평면 모식도로서, 도 4에 나타낸 접합 기판(21)의 다른 예를 상방에서 본 평면 투시도이다. 도 8을 참조하여, 접합층(22)은 접합 기판(21)의 외주부(지지 기재(20)와 SiC 단결정 기판(1)의 접합 계면의 외주부)에만 배치되어 있다. 이 경우, 도 1에 나타낸 지지 기재로부터 단결정 반도체 부재를 분리하는 공정(S60)에 있어서, 산소 플라즈마 등의 접합층(22)을 제거하기 위해 이용하는 플라즈마 분위기나 다른 반응성 분위기가 접합층(22)과 용이하게 접촉할 수 있기 때문에, 이 공정(S60)에 있어서 지지 기재(20)로부터 SiC 단결정 기판(1)을 보다 조기에 분리할 수 있다.
도 9를 참조하여, 도 1에 나타낸 단결정 반도체 부재를 준비하는 공정(S10)에 있어서는, SiC 단결정 기판(1)의 이면측(지지 기재(20)와 접합되는 측)에 화살표(27)로 나타내는 바와 같이 이온 주입을 행하여도 좋다. 이러한 이온 주입을 행함으로써, 단결정 반도체 부재의 이면 전극을 형성하는 공정(S70)에 있어서 형성하는 이면 전극(26)과 SiC 단결정 기판(1)의 이면을 보다 확실하게 오믹 접속할 수 있다. 또한, 이 이온 주입 후, 주입된 이온을 활성화하기 위한 활성화 열처리를 행하는 것이 바람직하다. 그리고, 이 활성화 열처리를 행한 후에 도 1에 나타낸 공정(S30) 이하의 공정을 실시한다.
(실시형태 2)
도 10∼도 15를 참조하여, 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2를 설명한다.
도 10∼도 15에 나타낸 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2는, 기본적으로는 도 1∼도 7에 나타낸 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 1과 동일하지만, SiC 단결정 기판(1) 및 지지 기재(20)의 형상, 또한 이들을 조합한 접합 기판(21)의 형상이 상이하다. 구체적으로는, 단결정 반도체 부재를 준비하는 공정(S10)(도 1 참조)에 있어서는, 도 10에 나타내는 바와 같이 평면 형상이 사각 형상인 SiC 단결정 기판(1)을 복수개 준비한다. 여기서는, SiC 단결정 기판(1)을 4개 준비하고 있다.
다음에, 지지 기재를 준비하는 공정(S20)에 있어서는, 도 11에 나타내는 바와 같이 평면 형상이 사각 형상으로서, 상기 SiC 단결정 기판(1)을 복수개 탑재하는 것이 가능한, 상대적으로 SiC 단결정 기판(1)의 평면 사이즈보다 큰 평면 사이즈를 갖는 지지 기재(20)를 준비한다. 지지 기재(20)의 재료로서는, 도 3에 나타낸 지지 기재(20)와 동일한 재료를 이용할 수 있다. 또한, 지지 기재(20)의 형상으로서 도 3에 나타낸 지지 기재(20)와 동일한 형상을 채용하여도 좋다.
다음에, 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)을 실시한다. 구체적으로는, 도 12에 나타내는 바와 같이, 지지 기재(20)의 상부 표면 상에 탄소를 포함하는 접합층(22)이 되어야 하는 층을 형성한다. 그리고, 그 층 상에 복수의 SiC 단결정 기판(1)을 탑재하고, 정해진 열처리를 행함으로써 그 층으로부터 접합층(22)을 형성한다. 그 결과, 접합층(22)에 의해 SiC 단결정 기판(1)이 복수매 접합된 지지 기재(20)를 포함하는 접합 기판을 얻을 수 있다. 이때, 도 12에 나타내는 바와 같이, 지지 기재(20)의 상부 표면 상에 배열되어 배치된 SiC 단결정 기판(1)은, 서로 간격을 이격하여 배치되어도 좋지만, 서로 단면(端面)이 접촉한 상태로 배치되어도 좋다. 또한, 도 12에 나타내는 바와 같이 SiC 단결정 기판(1)이 서로 분리된 상태로 배치되어 있으면, 후술하는 지지 기재로부터 단결정 반도체 부재를 분리하는 공정(S60)에 있어서, 개개의 SiC 단결정 기판(1)과 지지 기재(20)의 접합 계면에 위치하는 접합층(22)에 산소 플라즈마 등의 반응 분위기가 용이하게 도달할 수 있다. 이 때문에, 지지 기재(20)로부터 SiC 단결정 기판(1)을 용이하게 박리할 수 있다.
다음에, 에피택셜층을 형성하는 공정(S40)을 실시한다. 그 결과, 도 13에 나타내는 바와 같이, SiC 단결정 기판의 상부 표면 상 및 지지 기재(20)의 상부 표면 상의 접합층(22) 상에도 에피택셜층(23)이 형성된다. 그 결과, SiC 단결정 기판(1)과 지지 기재(20)의 접속부에 위치하는 접합층(22)의 표면이 이 에피택셜층(23)에 의해 덮힌 상태가 된다.
그 후, 전술한 실시형태 1과 마찬가지로, 반도체 소자를 형성하는 공정(S50)을 실시한다. 이 공정(S50)에서는, 전술한 실시형태 1에 있어서의 공정(S50)과 동일한 처리 조건을 이용할 수 있다.
그리고, 도 1에 나타낸 지지 기재로부터 단결정 반도체 부재를 분리하는 공정(S60)을 실시한다. 구체적으로는, 도 14에 나타내는 바와 같이, 전술한 실시형태 1의 경우와 마찬가지로, SiC 단결정 기판(1)의 상부 표면 상에 내열 테이프 등의 임의의 방법에 의해 제2 지지 기재(25)를 접합한다. 그 후, 산소 플라즈마 등의 분위기 중에 이 접합 기판(21)을 배치함으로써, SiC 단결정 기판(1)과 지지 기재(20) 사이에 위치하는 접합층(22)을 분해 제거한다. 또한, 전술한 바와 같이 접합층(22)을 덮는 에피택셜층(23)(도 13 참조)이 형성되어 있기 때문에, 제2 지지 기재(25)를 SiC 단결정 기판(1)의 상부 표면 상에 접합시키기 전에, 미리 SiC 단결정 기판(1)과 지지 기재(20)의 접합부 근방 상으로부터 이 에피택셜층(23)을 제거하는 공정을 실시한다. 이 공정에 있어서는, 예컨대 상기 접합부 근방만을 노출하도록 마스크층(예컨대 패턴을 갖는 레지스트막)을 형성한 후, 리액티브 이온 에칭(RIE) 등 임의의 방법을 이용하여 에피택셜층(23)을 제거한다.
다음에, 도 1에 나타낸 단결정 반도체 부재의 이면에 전극을 형성하는 공정(S70)을 실시한다. 이 공정(S70)은, 기본적으로는 전술한 실시형태 1에 있어서의 공정(S70)과 동일하다. 그 결과, 도 15에 나타내는 바와 같이, SiC 단결정 기판(1)의 이면측에 이면 전극(26)을 형성할 수 있다.
그 후, 전술한 실시형태 1과 마찬가지로, 단결정 반도체 부재를 분할하는 공정(S80)을 실시함으로써, 본 발명에 따른 반도체 장치를 얻을 수 있다.
다음에, 도 16을 참조하여, 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2의 제1 변형예를 설명한다. 또한, 도 16은 도 8에 대응한다.
도 16에 나타내는 바와 같이, 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)에 있어서는, SiC 단결정 기판(1)과 지지 기재(20)의 접합 계면의 외주부에만 접합층(22)을 형성하여도 좋다. 이 경우도, 도 8에 나타낸 접합층(22)의 배치를 채용한 경우와 동일한 효과를 얻을 수 있다.
다음에, 도 17을 참조하여, 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2의 제2 변형예를 설명한다. 또한, 도 17은 도 9에 대응한다.
도 1에 나타낸 단결정 반도체 부재를 준비하는 공정(S10)에 있어서는, 도 17에 나타내는 바와 같이, SiC 단결정 기판(1)의 이면에, 화살표(27)로 나타내는 바와 같이 이온 주입을 미리 행하여도 좋다. 또한, 이 이온 주입 후, 활성화 어닐링 처리를 실시하는 것이 바람직하다. 이와 같이 하여도, 도 9에 있어서 설명한 공정을 실시한 경우와 동일한 효과를 얻을 수 있다.
(실시형태 3)
도 18∼도 26을 참조하여, 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 3을 설명한다.
도 18∼도 26에 나타낸 반도체 장치의 제조 방법은, 기본적으로는 도 1∼도 7에 나타낸 본 발명에 따른 반도체 장치의 실시형태 1과 동일한 공정을 포함하지만, SiC 단결정 기판(1)(도 18 참조)의 형상 및 지지 기재(20)의 형상이 상이하다. 또한, 그 결과, 접합 기판(21)의 형상도 상이하다. 이하, 구체적으로 설명한다.
우선, 도 1에 나타낸 단결정 반도체 부재를 준비하는 공정(S10)을 실시한다. 구체적인 처리 내용으로서는 도 2에 있어서 설명한 공정과 동일하지만, 준비하는 SiC 단결정 기판(1)의 사이즈 및 형상이 도 1에 나타낸 반도체 장치의 제조 방법의 경우와는 상이하다. 즉, 도 18에 나타내는 바와 같이, 여기서는 평면 형상이 사각 형상인 판형의 SiC 단결정 기판(1)을 단결정 반도체 부재로서 준비한다.
다음에, 지지 기재를 준비하는 공정(S20)을 실시한다. 구체적으로는, 도 19에 나타내는 바와 같은 평면 형상이 원형상으로서, 내부에 개구부(41)가 형성된 지지 기재(20)를 준비한다. 지지 기재(20)에 형성된 개구부(41)의 평면 형상은, 도 18에 나타낸 SiC 단결정 기판(1)의 평면 형상과 상사형으로 되어 있다. 또한, 이 개구부(41)의 상방에는, 개구부(41)보다 상대적으로 넓은 폭을 갖는 단차부(42)가 형성되어 있다. 이 단차부(42)의 사이즈는, 내부에 SiC 단결정 기판(1)을 배치하는 것이 가능한 사이즈로 설정되어 있다. 즉, 단차부(42)의 평면 형상의 치수는, SiC 단결정 기판(1)의 평면 형상의 치수에, 접합층(22)(도 22 참조)의 두께를 부가한 치수로 되어 있다.
이 개구부의 형성 방법으로서는, 도 20 및 도 21에 나타내는 바와 같이, 우선 지지 기재(20)를 관통하도록 개구부(41)를 형성한다. 개구부(41)의 평면 형상은, 예컨대 사각 형상으로 할 수 있다. 그 후, 도 21에 나타내는 바와 같이, 개구부(41)의 상단에 대해서, 보다 넓은 개구부가 되는 단차부(42)를 형성한다. 이 단차부(42)의 평면 형상은 사각 형상으로서, 도 18에 나타낸 SiC 단결정 기판(1)의 평면 형상과 동일하다. 이러한 개구부(41)를 지지 기재(20)에 복수개 형성한다. 또한, 도 19에 나타낸 지지 기재(20)에서는, 이 개구부(41)가 4개 형성되어 있다.
다음에, 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)을 실시한다. 구체적으로는, 도 22 및 도 23에 나타내는 바와 같이, 전술한 지지 기재(20)의 개구부(41)의 상방에 형성된 단차부(42)에, SiC 단결정 기판(1)을 감입한다. 이때, 도 22에 나타내는 바와 같이, 단차부(42)의 내주측에는 탄소를 포함하는 접합층(22)이 되어야 하는 층(예컨대 레지스트)을 미리 배치하고, 그 후 단차부(42)에 SiC 단결정 기판(1)을 감입한다. 접합층(22)이 되어야 하는 층으로서는, 예컨대 액형의 재료를 이용할 수 있다. 그리고, 정해진 열처리를 행함으로써, 접합층(22)이 되어야 하는 층을, 고체형의 층인 탄소를 함유하는 접합층(22)으로 한다. 그 결과, 도 22에 나타내는 바와 같은 구조를 얻는다. 또한, 도 19에 나타낸 지지 기재(20)의 모든 개구부에 대해서, 마찬가지로 SiC 단결정 기판(1)을 설치한다. 또한, 단차부(42)의 깊이는, SiC 단결정 기판(1)의 두께보다 작게 되어 있다.
그 후, 도 23에 나타내는 바와 같이, 예컨대 연마 가공을 행함으로써, SiC 단결정 기판(1)의 표면층을 제거한다. 그 결과, 도 23에 나타내는 바와 같이 지지 기재(20)의 표면과 SiC 단결정 기판(1)의 표면이 동일 평면 상에 위치하는 구조를 얻는다. 이와 같이 하여, 도 24에 나타내는 접합 기판(21)을 얻을 수 있다. 또한, 상기 도 20∼도 23은, 도 19의 선분 XX-XX에 있어서의 단면 모식도로 되어 있다.
그 후, 도 1에 나타낸 에피택셜층을 형성하는 공정(S40) 및 반도체 소자를 형성하는 공정(S50)을 실시한다. 그 결과, 도 25에 나타내는 바와 같이, SiC 단결정 기판(1)의 표면 상에, 전술한 에피택셜층을 이용한 소자(30)가 복수개 형성된다.
이 후, 도 1에 나타낸 지지 기재로부터 단결정 반도체 부재를 분리하는 공정(S60)을 실시한다. 구체적으로는, 복수의 소자(30)가 형성된 SiC 단결정 기판(1)의 상부 표면에 제2 지지 기재(25)를 접합하고, 그 후 산소 플라즈마 처리 등을 행함으로써, 탄소를 포함하는 접합층(22)을 분해 제거한다. 그 결과, 도 26에 나타내는 바와 같이, 지지 기재(20)로부터 제2 지지 기재(25) 및 SiC 단결정 기판(1)을 분리할 수 있다.
이 후, 도 1에 나타낸 단결정 반도체 부재의 이면 전극을 형성하는 공정(S70) 및 단결정 반도체 부재를 분할하는 공정(S80)을 실시함으로써, 본 발명에 따른 반도체 장치를 얻을 수 있다.
또한, 도 18에 나타낸 SiC 단결정 기판(1)에 대해서, 지지 기재(20)와 접합하기 전에 도 17에 나타내는 바와 같이 미리 이면측에 이온 주입 공정을 행하여도 좋다. 또한 이때 계속해서 활성화 어닐링 처리를 행하여도 좋다.
(실시형태 4)
도 27∼도 29를 참조하여, 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 4를 설명한다.
도 27에 나타낸 단결정 반도체 부재를 준비하는 공정(S10)은, 기본적으로는 본 발명에 따른 반도체 장치의 제조 방법의 실시형태 2에 있어서의 공정(S10)과 동일하다. 또한, 여기서는 단결정 반도체 부재인 SiC 단결정 기판(1)의 이면측에 이온 주입 및 활성화 어닐링 처리를 행한다. 그 후, 도 27에 나타내는 바와 같이, 단결정 반도체 부재의 이면 전극을 형성하는 공정(S70)을 실시한다. 구체적으로는, 도 28에 나타내는 바와 같이, SiC 단결정 기판(1)의 이면측에 이면 전극(26)을 형성한다. 단, 이 이면 전극(26)의 평면 사이즈는, SiC 단결정 기판(1)의 이면의 평면 사이즈보다 작게 되어 있다. 이러한 이면 전극(26)은, 예컨대 이하와 같은 공정에 의해 형성할 수 있다. 우선, 포토리소그래피법 등을 이용하여, SiC 단결정 기판(1)의 이면에 있어서 이면 전극(26)이 형성되어야 하는 영역이 개구부로 되어 있는 레지스트 마스크를 형성한다. 그 후 스퍼터링법 등을 이용하여 이면 전극이 되어야 하는 도전체막(예컨대 금속막)을 그 이면 상에 형성한다. 그리고, 레지스트 마스크와 함께 레지스트 마스크 상에 형성된 도전체막의 일부를 제거한다(리프트 오프). 이와 같이 하여, 이면 전극(26)을 형성할 수 있다. 그 결과, 도 28에 나타내는 바와 같은 구조를 얻는다.
다음에, 도 27에 나타내는 바와 같이 지지 기재를 준비하는 공정(S20)을 실시한다. 이 공정은, 기본적으로는 본 발명의 실시형태 2에 있어서의 공정(S20)과 동일하다.
다음에, 도 27에 나타내는 바와 같이, 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30)을 실시한다. 구체적으로는, SiC 단결정 기판(1)의 이면측에 있어서 이면 전극(26)이 형성되어 있지 않은 외주부에, 탄소를 함유하는 접합층(22)이 되어야 하는 막을 형성하고, 이 막에 의해 지지 기재의 표면과 SiC 단결정 기판(1)을 접합한다. 그 후, 정해진 열처리를 행함으로써, 이 막으로부터 탄소를 함유하는 접합층(22)을 형성한다. 그 결과, 지지 기재(20)의 표면 상에 도 29에 나타내는 바와 같이 SiC 단결정 기판(1)이 접합된 접합 기판을 얻을 수 있다. 또한, 이때 도 29에 나타내는 바와 같이, 이면 전극(26)의 외주가 접합층(22)에 의해 둘러싸인 상태가 되기 때문에, 이 이면 전극(26)은, 그 후의 프로세스에 있어서 성막 분위기나 에칭 분위기 등에 노출되는 일이 없다. 또한, 접합층(22)은, 이면 전극(26)을 내부에 매설한 상태로 되어 있으면, 이면 전극(26)과 지지 기재(20) 사이의 영역에 배치되어 있어도 좋다.
그 후, 에피택셜층을 형성하는 공정(S40), 반도체 소자를 형성하는 공정(S50), 지지 기재로부터 단결정 반도체 부재를 분리하는 공정(S60), 단결정 반도체 부재를 분할하는 공정(S80)을, 본 발명의 실시형태 2에 있어서의 반도체 장치의 제조 방법과 동일하게 실시한다. 이와 같이 하여도, 본 발명에 따른 반도체 장치를 얻을 수 있다.
(실시형태 5)
도 30 및 도 31을 참조하여, 본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법의 실시형태 5를 설명한다. 또한, 도 31은 도 30에 나타낸 반도체 장치를 제조하는 방법을 설명하기 위한 흐름도이다.
도 30을 참조하여, 본 발명에 따른 반도체 장치는, 횡형 JFET로서, 본 발명에 따른 접합 기판을 이용하여 형성되어 있다. 구체적으로는, 반도체 기판으로서, 지지 기재(20), 접합층(22), SiC 단결정 기판(1)을 포함하는 접합 기판을 이용한다. SiC 단결정 기판(1)의 도전형은 불문한다. 이 SiC 단결정 기판(1) 상에는, 도 30에 나타내는 바와 같이, 제1 도전형의 불순물을 포함하는 제1 반도체층으로서의 두께(h)의 p-형 에피택셜층(2)이 마련된다. 이 p-형 에피택셜층(2)의 위에는, p-형 에피택셜층(2)보다 불순물 농도가 높은 농도의 제2 도전형의 불순물을 포함하는 제2 반도체층으로서의 두께(d2)의 n형 에피택셜층(3)이 마련되어 있다. 이 n형 에피택셜층(3)의 위에는, 제3 반도체층으로서의 p형 에피택셜층(6)이 마련되어 있다.
이 p형 에피택셜층(6) 중에는, 정해진 간격을 이격하여, n형 에피택셜층(3)의 불순물 농도보다 높은 농도의 제2 도전형의 불순물을 포함하고, 두께(d1)의 n+형의 소스 영역층(5), 및 n+형의 드레인 영역층(9)이 마련되어 있다. 또한, 소스 영역층(5), 및 드레인 영역층(9)의 사이에 있어서, 하면이 n형 에피택셜층(3)의 안까지 연장되도록, n형 에피택셜층(3)의 불순물 농도보다 높은 농도의 제1 도전형의 불순물을 포함하는 p+형 게이트 영역층(7)이 설치되어 있다.
n+형의 소스 영역층(5), n+형의 드레인 영역층(9), 및 p+형 게이트 영역층(7)의 표면에는, 각각 소스 전극(10), 게이트 전극(11), 드레인 전극(12)이 마련되어 있다. 또한, 소스 영역층(5)의 옆에는, p-형 에피택셜층(2)에 도달하는 p+형의 반도체층(4)이 형성되어 있다.
다음에, 도 30에 나타낸 반도체 장치의 제조 방법을, 도 31을 참조하면서 설명한다. 도 31에 나타내는 바와 같이, 단결정 반도체 부재를 준비하는 공정(S10), 지지 기재를 준비하는 공정(S20), 지지 기재와 단결정 반도체 부재를 접합하는 공정(S30), 에피택셜층을 형성하는 공정(S40), 반도체 소자를 형성하는 공정(S50)을 각각 실시한다. 이들 공정(S10)∼공정(S50)은, 기본적으로는 본 발명의 실시형태 1 또는 실시형태 2에 있어서의 반도체 장치의 제조 방법에 있어서의 대응하는 공정과 동일한 공정을 실시한다.
그 후, 본 실시형태에 있어서는 지지 기재(20)로부터 SiC 단결정 기판(1)을 분리하지 않고, 단결정 반도체 부재를 분할하는 공정(S80)을 실시한다. 이 공정(S80)에 있어서는, SiC 단결정 기판(1)과 함께 접합층(22) 및 지지 기재(20)도 함께 분할한다. 그 결과, 도 30에 나타내는 바와 같은 반도체 장치를 얻을 수 있다.
또한, 전술한 실시형태에서는, 단결정 반도체 부재의 예로서 SiC 단결정 기판(1)을 이용하여 설명하였지만, SiC 단결정 기판(1) 대신에 질화물 반도체의 기판(예컨대 질화갈륨(GaN) 기판 등) 등의 다른 화합물 반도체 기판을 이용하여도 좋다.
(실시예 1)
이하, 전술한 실시형태 1에 대응하는 실시예로서의 반도체 장치의 제조 방법에 대해서 설명한다. 우선, 승화법에 의해 성장된 2인치 탄화규소 단결정 잉곳을, 두께 100 ㎛로 슬라이스함으로써, SiC 단결정 기판(1)이 되어야 하는 기판을 절취한다. 이 기판의 주표면 중 하나(편면)를 기계 연마에 의해 경면 마무리를 행한 후, 이 경면 마무리면 상에 TiAlSi막을 스퍼터링법에 의해 형성한다.
다음에, 탄화규소 다결정의 기판을 두께 약 400 ㎛로 연삭으로 마무리한다. 그리고, 이 기판의 편면을 기계 연마에 의해 경면 마무리를 하여, 제1 지지 기재를 준비한다. 제1 지지 기재의 경면 마무리면에 레지스트를 도포하고, 제1 지지 기재의 그 레지스트를 도포한 면에, 상기 SiC 단결정 기판의, TiAlSi막이 형성된 면을 접착한다. 이 상태로 가열 온도를 100℃로 한 가열 처리로 레지스트를 굳힌다. 또한, 진공로에서 10-3 Torr 이하의 압력으로 제1 지지 기재와 SiC 단결정 기판을 서로 누르도록 500 g중의 하중을 부가하여, 가열 온도를 800℃로 한 가열 처리를 행함으로써, 레지스트로부터 탄소를 주성분으로 하는 접합층(22)을 형성한다. 그 결과, 접합층(22)에 의해 SiC 단결정 기판과 지지 기재가 접합된다.
전술한 바와 같은 접합 상태로 SiC 단결정 기판의 랩핑, 폴리싱을 행하고, 이 SiC 단결정 기판을 50 ㎛의 두께까지 얇게 한다. 그리고, 마지막으로 콜로이달 실리카를 이용하여 화학적 기계 연마(CMP)법에 의해 SiC 단결정 기판의 마무리 연마를 행한다. 이와 같이 하여, 본 발명에 따른 접합 기판을 얻을 수 있다.
다음에, 접합 기판의 SiC 단결정 기판측의 표면에, CVD 장치를 이용하여, 두께가 10 ㎛, 캐리어 농도가 1×1016 ㎝-3인 에피택셜층을 형성하였다. 에피택셜 성장 조건에 대해서, 기판 온도를 1550℃, 사용 가스에 대해서 수소 유량을 150 SLM, SiH4의 유량을 50 sc㎝, C2H6의 유량을 50 sc㎝, 2 ppm 질소의 유량을 6 sc㎝, 성장 시간을 90분으로 하였다.
다음에, 에피택셜층에 이온 주입법에 의해 알루미늄(Al) 이온을 주입하여, 활성화 어닐링에 의해 가드링을 형성하였다. 다음에, 에피택셜층의 전체면에 티탄(Ti)을 진공 증착하고, 그 후 포토리소그래피법에 의해 마스크 패턴을 형성한 후 에칭을 행함으로써 2.4 ㎜□의 쇼트키 전극을 형성한다. 500℃의 쇼트키 어닐링 후, SiO2의 패시베이션막을 형성한다. 그리고, 이 패시베이션막의 상기 쇼트키 전극 상의 영역에 개구부를 형성한다. 그리고, 이 개구부의 내부에 있어서 쇼트키 전극에 접촉하며 패시베이션막 상으로 연장되는 Al/Si로 이루어지는 전극 패드를 형성한다.
다음에, 내열 테이프로 상기 전극 패드가 형성된 표면을 제2 지지 기재에 고정한다. 그리고, 제2 지지 기재가 고정된 접합 기판을 산소 플라즈마 중에 배치함으로써, 접합층을 분해 제거하는 것에 의해, 제1 지지 기재를 SiC 단결정 기판으로부터 박리한다. 다음에, 접합층이 제거된 TiAlSi막의 표면에 대하여 아르곤 플라즈마에 의해 스퍼터링을 행하여, 그 표면을 청정화한다. 그 후, 제2 지지 기재를 SiC 단결정 기판으로부터 제거한다.
마지막으로, 전술한 바와 같이 쇼트키 배리어 다이오드(SBD)가 형성된 SiC 단결정 기판의 다이싱을 행하고, 상기 SDB를 칩화한다. 이와 같이 하여, 본 발명에 따른 반도체 장치로서 SBD를 얻을 수 있다. 또한, 상기 제1 지지 기재는, 재차 별도의 SiC 단결정 기판에 접속·고정시킴으로써, 재이용할 수 있다.
(실시예 2)
이하, 전술한 실시형태 2에 대응하는 실시예로서의 반도체 장치의 제조 방법에 대해서 설명한다. 우선, 승화법에 의해 성장한 탄화규소 단결정 잉곳을 정형하여, 세로 20 ㎜, 가로 40 ㎜, 두께 100 ㎛의 직사각형 단결정재인 SiC 단결정 기판을 절취한다. 이 SiC 단결정 기판의 편면을 기계 연마에 의해 경면 마무리로 한다. 그 경면 마무리된 표면(이면)에, TiAlSi막을 스퍼터링에 의해 형성한다.
다음에, 별도 제1 지지 기재로서 종횡 150 ㎜의 직사각형의 탄화규소 다결정판을 준비한다. 이 제1 지지 기재의 한쪽의 주표면을 기계 연마에 의해 경면 마무리로 한다. 제1 지지 기재의 경면 마무리면에 레지스트를 도포하고, 제1 지지 기재에 SiC 단결정 기판의 연마면(TAlSi막이 형성된 면)측을 접착하여, 가열 온도가 100℃인 열처리를 행함으로써 레지스트를 굳힌다. 이와 같이 하여, 도 12에 나타내는 바와 같은 본 발명에 따른 접합 기판을 얻는다. 또한, 지지 기재의 표면 상에는, 3행×7열의 매트릭스형으로 복수의 SiC 단결정 기판을 배치하였다.
다음에, 본 접합 기판의 SiC 단결정 기판측의 표면에, CVD 장치를 이용하여, 10 ㎛ 두께, 캐리어 농도 1×1016 ㎝-3의 에피택셜층을 형성하였다. 에피택셜 성장 조건에 대해서, 기판 온도를 1550℃, 사용 가스에 대해서 수소 유량을 150 SLM, SiH4의 유량을 50 sc㎝, C2H6의 유량을 50 sc㎝, 2 ppm 질소의 유량을 6 sc㎝, 성장 시간을 90분으로 하였다. 본 공정에 의해 SiC 단결정 기판과 제1 지지 기재의 접합 경계부에(즉 접합층의 표면에) 에피택셜층(SiC)이 피복된다.
다음에 에피택셜층에, 개구 패턴을 갖는 SiO2층을 마스크로 하여 인(P)의 이온 주입을 행하고, 트랜지스터의 도전형이 n+형인 소스부를 형성한다. 다음에, 에피택셜층 상에 형성된 W층을 마스크로서 이용한 자기 정렬(self-alignment)에 의해, Al 이온 주입하여, 도전형이 p형인 보디부를 형성한다. 그리고, 마지막으로, 소스부의 p+ 영역과 가드링을 Al의 이온 주입에 의해 형성한다. 그 후, 주입한 이온의 활성화 어닐링을 행한다.
다음에, 희생 산화에 의해 에피택셜층의 최외측 표면층을 제거하고 나서 열산화에 의해 게이트 산화막을 형성한다. 이 게이트 산화막 상에 폴리 실리콘으로 이루어지는 게이트 전극을 형성한다. 또한, TiAlSi로 이루어지는 소스 전극을 형성한 후, SiN으로 이루어지는 배리어층을 갖는 SiO2의 층간 절연막을 형성한다. 그리고, Al/Si라고 하는 적층 구조의 상층 배선을 층간 절연막 상에 형성한다. 이 상층 배선을 덮도록, 보호막을 형성한다.
다음에 지지 기재와 SiC 단결정 기판의 접합 계면의 단부(보다 구체적으로는 이 단부에 위치하는 접합층의 표면)를 덮는 탄화규소부(에피택셜층)를 드라이 에칭으로 제거한다. 그 후, 내열 테이프로 상기 보호막이 형성된 표면을 제2 지지 기재에 고정시킨다. 제2 지지 기재가 고정된 접합 기판을 산소 플라즈마 중에 배치함으로써, 상기 드라이 에칭에서 노출된 부분으로부터 접합층을 분해 제거함으로써, 제1 지지 기재를 SiC 단결정 기판으로부터 박리한다.
다음에, 접합층이 제거된 TiAlSi막의 표면에 대하여 아르곤 플라즈마에 의해 스퍼터링을 행하고, 그 표면을 청정화한다. 그 후, 제2 지지 기재를 SiC 단결정 기판으로부터 제거한다. 마지막으로, SiC 단결정 기판의 다이싱을 행하여 칩화한다. 제1 지지 기재는, 재이용할 수 있다.
(실시예 3)
이하, 전술한 실시형태 3에 대응하는 실시예로서의 반도체 장치의 제조 방법에 대해서 설명한다. 우선, 승화법에 의해 성장한 탄화규소 단결정 잉곳을 정형하여, 세로 20 ㎜, 가로 40 ㎜, 두께 100 ㎛의 직사각형 단결정재인 SiC 단결정 기판을 절취한다. 절취하는 면은 (0001)면으로부터 54.7도 경사진 면인 {03-38}면이다.
다음에, 별도 제1 지지 기재로서 직경이 6 인치, 두께 600 ㎛의 소결체 SiC 기판을 준비한다. 이 SiC 기판에는, 다수의 구멍이 형성되어 있다(즉, 여기서의 SiC 기판은 다공질체라고도 말할 수 있다). 또한, SiC 기판에는 SiC 단결정 기판을 고정할 수 있도록, 이 SiC 단결정 기판을 설치하는 위치에 깊이가 70 ㎛인 단차부(42)(도 21 참조)와, 개구부(41)가 형성되어 있다. 이 단차부(42)에는 직사각 형상의 SiC 단결정 기판이 감입되도록 되어 있다. 단차부(42) 및 개구부(41)는, 매트릭스형으로 9개 형성되어 있다.
SiC 단결정 기판은, 도 22에 나타내는 바와 같이 포토레지스트를 이용하여 단차부(42)에 접착된다. 그 후, 질소 분위기 속에서 가열 온도를 600℃로 한 가열 처리를 행함으로써 포토레지스트를 탄화하여, 탄소를 포함하는(탄소를 주성분으로 하는) 접합층(22)(도 22 참조)을 형성한다. 이 접합층(22)에 의해 SiC 단결정 기판을 지지 기재에 고착시킨다.
다음에, SiC 단결정 기판을 지지 기재에 접합한 상태로, SiC 단결정 기판의 미연마면을 연삭과 기계 연마에 의해, 지지 기재의 표면과 동일한 높이가 될 때까지 랩핑, 폴리싱을 행한다. 그리고, 마지막으로 콜로이달 실리카를 이용하여 화학적 기계 연마(CMP)법에 의해 그 연마면에 대하여 마무리 연마를 행한다. 그 결과, 도 23에 나타내는 바와 같은 구조를 얻는다.
다음에, 본 접합 기판의 SiC 단결정 기판측의 표면에, CVD 장치를 이용하여, 12 ㎛ 두께, 캐리어 농도 8×1015 ㎝-3의 에피택셜층을 형성하였다. 에피택셜 성장 조건에 대해서, 기판 온도를 1550℃, 사용 가스에 대해서 수소 유량을 150 SLM, SiH4의 유량을 50 sc㎝, C2H6의 유량을 50 sc㎝, 2 ppm 질소의 유량을 5 sc㎝, 성장 시간을 90분으로 하였다. 본 공정에 의해 SiC 단결정 기판과 제1 지지 기재의 접합 경계부에(즉 단차부(42)의 외주부에 있어서 노출하고 있던 접합층의 표면에) 에피택셜층(SiC)이 피복된다.
다음에, 실시예 2와 마찬가지로, 에피택셜층에, 개구 패턴을 갖는 SiO2층을 마스크로 하여 인(P)의 이온 주입을 행하고, 트랜지스터의 도전형이 n+형인 소스부를 형성한다. 다음에, 에피택셜층 상에 형성된 SiO2층을 마스크로서 이용한 자기 정렬에 의해, Al 이온 주입하여, 도전형이 p형인 보디부를 형성한다. 그리고, 마지막으로, 소스부의 p+ 영역과 가드링을 Al의 이온 주입에 의해 형성한다. 그 후, 주입한 이온의 활성화 어닐링을 행한다.
다음에, 희생 산화에 의해 에피택셜층의 최외측 표면층을 제거하고 나서 열산화에 의해 게이트 산화막을 형성한다. 이 게이트 산화막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성한다. 또한, TiAlSi로 이루어지는 소스 전극을 형성한다. 그 후, SiC 단결정 기판의 이면측에 대해서도, 지지 기재의 개구부(41)를 개재시켜, TiAlSi로 이루어지는 드레인 전극을 형성한다. 그 후, 얼로이 열처리를 행한다.
다음에, SiN으로 이루어지는 배리어층을 갖는 SiO2의 층간 절연막을 형성한다. 그리고, Al/Si라고 하는 적층 구조의 상층 배선을 층간 절연막 상에 형성한다. 이 상층 배선을 덮도록, 보호막을 형성한다.
다음에, 지지 기재와 SiC 단결정 기판의 접합 계면의 단부(보다 구체적으로는 단차부(42)의 외주단부)를 덮는 탄화규소부(에피택셜층)를 드라이 에칭으로 제거한다. 그 후, 내열 테이프로 상기 보호막이 형성된 표면을 제2 지지 기재에 고정한다. 그리고, 전술한 희생 산화의 공정이, 접합층인 레지스트 유래의 탄화물을 제거하는 공정을 겸하고 있다(즉, 개구부(41)측으로부터 희생 산화 공정에 있어서 접합층이 산화·제거되어 있다). 그 때문에, 제2 지지 기재에 SiC 단결정 기판을 고정하고, 그 제2 지지 기재마다 제1 지지 기재로부터 SiC 단결정 기판을 분리할 수 있다. 마지막으로, SiC 단결정 기판의 다이싱을 행하여 칩화한다. 제1 지지 기재는, 재이용할 수 있다.
또한, 전술한 바와 같이 SiC 단결정 기판으로부터 제1 지지 기재를 제거하는 공정의 직전에는, 제1 지지 기재의 두께는 70 ㎛ 정도로 되어 있다. 그 때문에, 상기한 바와 같이 제1 지지 기재를 SiC 단결정 기판으로부터 제거하지 않고 제1 지지 기재마다(예컨대 레이저에 의해) 용이하게 칩화 가능하다.
또한, 전술한 본 발명의 실시형태 1∼4에 나타낸 반도체 장치의 제조 방법에서는, 도 32에 나타내는 바와 같은 종형 디바이스를 형성할 수 있다. 여기서, 상기 본 발명의 SiC 단결정 기판(탄화규소로 이루어지는 단결정 기판)을 이용하여 제작되는 반도체 장치의 다른 일례를 설명한다. 도 32를 참조하여, 본 발명에 따른 반도체 장치(101)는, 종형 DiMOSFET(Double Implanted MOSFET)으로서, 단결정 기판(1), 버퍼층(121), 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125), 산화막(126), 소스 전극(111) 및 상부 소스 전극(127), 게이트 전극(110) 및 단결정 기판(1)의 이면측에 형성된 드레인 전극(112)을 구비한다. 구체적으로는, 도전형이 n형인 탄화규소로 이루어지는 단결정 기판(1)의 표면 상에, 탄화규소로 이루어지는 버퍼층(121)이 형성되어 있다. 단결정 기판(1)으로서는, 상기 실시형태 1∼4에 있어서 설명한 단결정 기판(1)을 포함하는 본 발명의 탄화규소 기판이 채용된다. 그리고, 상기 실시형태 1∼4의 단결정 기판(1)이 채용되는 경우, 버퍼층(121)은, 단결정 기판(1)의 주표면 상에 형성된다. 버퍼층(121)은 도전형이 n형이고, 그 두께는, 예컨대 0.5 ㎛이다. 또한, 버퍼층(121)에 있어서의 n형의 도전성 불순물의 농도는, 예컨대 5×1017 ㎝-3으로 할 수 있다. 이 버퍼층(121) 상에는 내압 유지층(122)이 형성되어 있다. 이 내압 유지층(122)은, 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께는 10 ㎛이다. 또한, 내압 유지층(122)에 있어서의 n형의 도전성 불순물의 농도로서는, 예컨대 5×1015 ㎝-3이라고 하는 값을 이용할 수 있다.
이 내압 유지층(122)의 표면에는, 도전형이 p형인 p 영역(123)이 서로 간격을 이격하여 형성되어 있다. p 영역(123)의 내부에 있어서는, p 영역(123)의 표면층에 n+ 영역(124)이 형성되어 있다. 또한, 이 n+ 영역(124)에 인접하는 위치에는, p+ 영역(125)이 형성되어 있다. 한쪽의 p 영역(123)에 있어서의 n+ 영역(124) 상으로부터, p 영역(123), 2개의 p 영역(123)의 사이에 있어서 노출하는 내압 유지층(122), 다른 쪽의 p 영역(123) 및 이 다른 쪽의 p 영역(123)에 있어서의 n+ 영역(124) 상까지 연장되도록, 산화막(126)이 형성되어 있다. 산화막(126) 상에는 게이트 전극(110)이 형성되어 있다. 또한, n+ 영역(124) 및 p+ 영역(125) 상에는 소스 전극(111)이 형성되어 있다. 이 소스 전극(111) 상에는 상부 소스 전극(127)이 형성되어 있다. 그리고, 기판(102)에 있어서, 버퍼층(121)이 형성된 측의 표면과는 반대측의 면인 이면에 드레인 전극(112)이 형성되어 있다.
도 32에 나타낸 반도체 장치(101)에 있어서는, 단결정 기판(1)으로서 상기 실시형태 1∼4에 있어서 설명한 단결정 기판(1) 등의 본 발명의 탄화규소 기판이 채용된다. 즉, 반도체 장치(101)는, 탄화규소 기판으로서의 단결정 기판(1)과, 단결정 기판(1) 상에 형성된 에피택셜층으로서의 버퍼층(121) 및 내압 유지층(122)과, 내압 유지층(122) 상에 형성된 소스 전극(111)을 구비하고 있다. 그리고, 이 단결정 기판(1)은 본 발명의 탄화규소 기판이다. 여기서, 본 발명의 탄화규소 기판은, 에피택셜층의 형성 공정 등에 있어서 지지 기재(20)(예컨대 도 4나 도 13 등 참조)에 접합되어 있기 때문에, 그 두께를 충분히 얇게 해 둘 수 있다. 그 때문에, 반도체 장치(101)는, 온 저항이 저감된 반도체 장치로 되어 있다.
다음에, 도 32에 나타낸 반도체 장치(101)의 제조 방법을 간단하게 설명한다. 우선, 도 1 등에 나타낸 단결정 반도체 부재를 준비하는 공정(S10)을 실시한다. 여기서는, 예컨대 (03-38)면이 주면으로 된 탄화규소로 이루어지는 단결정 기판(1)(예컨대 도 2 참조)을 준비한다. 이 단결정 기판(1)으로서는, 상기 실시형태 1∼4에 있어서 설명한 단결정 기판(1)을 포함하는 상기 본 발명의 탄화규소 기판이 준비된다.
또한, 이 단결정 기판(1)으로서는, 예컨대 도전형이 n형이고, 기판 저항이 0.02 Ω㎝라고 하는 기판을 이용하여도 좋다.
다음에, 예컨대 도 1에 나타낸 공정(S20) 및 공정(S30)을 실시한 후, 에피택셜층을 형성하는 공정(S40)을 실시한다. 구체적으로는, 단결정 기판(1)의 표면 상에 버퍼층(121)을 형성한다. 이 버퍼층(121)은, 단결정 기판(1)의 주표면 상에 형성된다. 버퍼층(121)으로서는, 도전형이 n형인 탄화규소로 이루어지고, 예컨대 그 두께가 0.5 ㎛인 에피택셜층을 형성한다. 버퍼층(121)에 있어서의 도전형 불순물의 농도는, 예컨대 5×1017 ㎝-3이라고 하는 값을 이용할 수 있다. 그리고, 이 버퍼층(121) 상에, 내압 유지층(122)을 형성한다. 이 내압 유지층(122)으로서는, 도전형이 n형인 탄화규소로 이루어지는 층을 에피택셜 성장법에 의해 형성한다. 이 내압 유지층(122)의 두께로서는, 예컨대 10 ㎛라고 하는 값을 이용할 수 있다. 또한, 이 내압 유지층(122)에 있어서의 n형의 도전성 불순물의 농도로서는, 예컨대 5×1015 ㎝-3이라고 하는 값을 이용할 수 있다.
다음에, 도 1 등에 나타낸 반도체 소자를 형성하는 공정(S60)을 실시한다. 구체적으로는, 우선 주입 공정을 실시한다. 보다 구체적으로는, 포토리소그래피 및 에칭을 이용하여 형성한 산화막을 마스크로서 이용하여, 도전형이 p형인 불순물을 내압 유지층(122)에 주입함으로써, p 영역(123)을 형성한다. 또한, 이용한 산화막을 제거한 후, 재차 새로운 패턴을 갖는 산화막을, 포토리소그래피 및 에칭을 이용하여 형성한다. 그리고, 이 산화막을 마스크로 하여, n형의 도전성 불순물을 정해진 영역에 주입함으로써, n+ 영역(124)을 형성한다. 또한, 동일한 방법에 의해, 도전형이 p형인 도전성 불순물을 주입함으로써, p+ 영역(125)을 형성한다.
이러한 주입 공정 후, 활성화 어닐링 처리를 행한다. 이 활성화 어닐링 처리로서는, 예컨대 아르곤 가스를 분위기 가스로서 이용하며, 가열 온도 1700℃, 가열 시간 30분이라고 하는 조건을 이용할 수 있다.
다음에, 게이트 절연막 형성 공정을 실시한다. 구체적으로는, 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 상을 덮도록 산화막(126)을 형성한다. 이 산화막(126)을 형성하기 위한 조건으로서는, 예컨대 드라이 산화(열산화)를 행하여도 좋다. 이 드라이 산화의 조건으로서는, 가열 온도를 1200℃, 가열 시간을 30분이라고 하는 조건을 이용할 수 있다.
그 후, 질소 어닐링 공정(S150)을 실시한다. 구체적으로는, 분위기 가스를 일산화질소(NO)로 하여, 어닐링 처리를 행한다. 어닐링 처리의 온도 조건으로서는, 예컨대 가열 온도를 1100℃, 가열 시간을 120분으로 한다. 그 결과, 산화막(126)과 하층의 내압 유지층(122), p 영역(123), n+ 영역(124), p+ 영역(125) 사이의 계면 근방에 질소 원자가 도입된다. 또한, 이 일산화질소를 분위기 가스로서 이용한 어닐링 공정 후, 또한 불활성 가스인 아르곤(Ar) 가스를 이용한 어닐링을 행하여도 좋다. 구체적으로는, 아르곤 가스를 분위기 가스로서 이용하여, 가열 온도를 1100℃, 가열 시간을 60분이라고 하는 조건을 이용하여도 좋다.
다음에, 전극 형성 공정을 실시한다. 구체적으로는, 산화막(126) 상에 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로서 이용하여, n+ 영역(124) 및 p+ 영역(125) 상에 위치하는 산화막의 부분을 에칭에 의해 제거한다. 이 후, 레지스트막 상 및 그 산화막(126)에 있어서 형성된 개구부 내부에 있어서 n+ 영역(124) 및 p+ 영역(125)과 접촉하도록, 금속 등의 도전체막을 형성한다. 그 후, 레지스트막을 제거함으로써, 그 레지스트막 상에 위치하고 있던 도전체막을 제거(리프트 오프)한다. 여기서, 도전체로서는, 예컨대 니켈(Ni)을 이용할 수 있다. 그 결과, 소스 전극(111)을 얻을 수 있다. 또한, 여기서 얼로이화를 위한 열처리를 행하는 것이 바람직하다. 구체적으로는, 예컨대 분위기 가스로서 불활성 가스인 아르곤(Ar) 가스를 이용하여, 가열 온도를 950℃, 가열 시간을 2분이라고 하는 열처리(얼로이화 처리)를 행한다. 그 후, 소스 전극(111) 상에 상부 소스 전극(127)을 형성한다. 또한, 산화막(126) 상에 게이트 전극(110)을 형성한다.
그리고, 도 1의 공정(S60)을 실시한 후, 공정(S70)을 실시한다. 구체적으로는, 단결정 기판(1)의 이면측에 드레인 전극(112)을 형성한다. 이와 같이 하여, 도 32에 나타내는 반도체 장치(101)를 얻을 수 있다. 즉, 반도체 장치(101)는, 단결정 기판(1)의 주표면 상에 에피택셜층 및 전극을 형성함으로써 제작된다.
또한, 전술한 반도체 장치에 있어서는, (03-38)면을 주면으로 하는 탄화규소 기판 상에 동작층으로서 기능하는 에피택셜층을 형성하여, 반도체 장치가 제작되는 경우에 대해서 설명하였지만, 상기 주면으로서 채용 가능한 결정면은 이에 한정되지 않고, (0001)면을 포함하여 용도에 따른 임의의 결정면을 상기 주면으로서 채용할 수 있다.
전술한 실시형태 또는 실시예와 일부 중복하는 부분도 있지만, 본 발명의 특징적인 구성을 이하에 열거한다.
본 발명에 따른 반도체 장치로서의 반도체 소자(30)의 제조 방법은, 단결정 반도체 부재(예컨대 SiC 단결정 기판(1))를 준비하는 공정(S10)과, 지지 기재(20)를 준비하는 공정(S20)과, 지지 기재(20)와 단결정 반도체 부재(SiC 단결정 기판(1))를, 탄소를 포함하는 접합층(22)을 개재시켜 접합하는 공정(S30)과, SiC 단결정 기판(1)의 표면에 에피택셜층(23)을 형성하는 공정(S40)과, 에피택셜층(23)을 이용하여 반도체 소자를 형성하는 공정(S50)과, 반도체 소자를 형성하는 공정(S50) 후, 접합층(22)을 산화시킴으로써 분해하여 지지 기재(20)로부터 SiC 단결정 기판(1)을 분리하는 공정(S60)과, 지지 기재(20)로부터 분리된 SiC 단결정 기판(1)을 분할하는 공정(S80)을 포함한다.
이 경우, SiC 단결정 기판(1)을 지지 기재(20)에 접합한 형태의 접합 기판(21)을 이용하여 반도체 소자를 형성하는 공정(S50)을 실시할 수 있기 때문에, 이 공정(S50)에서의 SiC 단결정 기판(1)의 핸들링성을 향상시킬 수 있다. 또한, 반도체 소자를 형성하는 공정(S50)에서는 지지 기재(20)에 SiC 단결정 기판(1)을 접속한 상태로 처리를 행하기 때문에, SiC 단결정 기판(1)의 두께로서는 자립 가능한 두께를 반드시 확보할 필요는 없고, 최종적인 반도체 소자(소자(30))의 특성(예컨대 온 저항 등)을 고려하여, 그 두께를 결정할 수 있다. 그 때문에, 예컨대 온 저항을 저감하기 위해 SiC 단결정 기판(1)의 두께를 자립 가능한 두께의 하한을 하회하는 것과 같은 얇은 두께로 설정하는 것이 가능하게 된다. 그 결과, 특성이 우수한(예컨대 온 저항이 충분히 낮은) 반도체 장치를 실현할 수 있다.
또한, SiC 단결정 기판(1)을 지지 기재(20)에 접합하기 위한 접합층(22)은 탄소를 포함하는 것이기 때문에, 이 접합층(22)을 산화시킴으로써 용이하게 분해할 수 있다. 이 때문에, SiC 단결정 기판(1) 상에 반도체 소자(소자(30))를 형성한 후, 지지 기재(20)로부터 SiC 단결정 기판(1)을 용이하게 분리할 수 있다.
또한, 상기 탄소를 포함하는 접합층(22)은, 탄소를 주성분으로 하는 접합층인 것이 바람직하다. 예컨대, 접합층(22)으로서는, 포토레지스트나 수지 등을 열처리하여(탄화하여) 고화하며, 거의 고체인 탄소로 한 층을 이용할 수 있다. 이러한 탄소를 주성분으로 하는 접합층(22)은, 반도체 소자를 형성하는 공정(S50)에서의 열처리 온도(예컨대 1000℃ 정도)에 있어서도, 산화성 분위기에 노출되지 않으면 충분히 SiC 단결정 기판(1)과 지지 기재(20)의 접속 상태를 유지할 수 있다.
또한, 열처리에 의해 접합층(22)이 되는 재료로서는, 예컨대 상기 포토레지스트 이외에, 페놀 수지, 글루코오스 등을 이용할 수 있다. 또한, 열처리에 의해 접합층(22)이 되는 재료로서는, 상기 포토레지스트와 같은 액형의 재료를 이용하여도 좋지만, 예컨대 점성이 높은 겔형의 재료나, 테이프형, 필름형 등의 고체형 재료를 이용하여도 좋다. 이러한 고체형 재료를 이용하는 경우, 그 재료는 점착성을 갖는 것이 바람직하다. 또한, 접합층(22)을 형성하기 위한 열처리로서는, 접합층(22)이 되어야 하는 층을 탄화하는(예컨대 탄소가 주성분이 되는 층으로 하는) 열처리인 것이 바람직하다. 예컨대, 진공 중 혹은 불활성 가스 분위기 중에서, 500℃ 이상, 바람직하게는 700℃ 이상의 가열 온도에서 정해진 시간(예컨대 30분 이상 90분 이하) 열처리한다고 하는 조건을 이용할 수 있다.
상기 반도체 장치의 제조 방법은, 접합하는 공정(S30) 후이며, 반도체 소자를 형성하는 공정(S50) 전에, 접합층(22)의 노출면을 덮도록 보호막(접합층(22)의 노출면을 덮도록 형성되는 에피택셜층(23))을 형성하는 공정(S40)(예컨대, 도 12 및 도 13에서 설명되는 에피택셜층(23)을 형성하는 공정)을 포함하고 있어도 좋다. 또한, 상기 반도체 장치의 제조 방법은, 반도체 소자를 형성하는 공정(S50) 후이며, 분리하는 공정(S60) 전에, 보호막을 제거하는 공정(예컨대 도 14에서 설명한 미리 SiC 단결정 기판(1)과 지지 기재(20)의 접합부 근방 상으로부터 그 에피택셜층(23)을 제거하는 공정)을 포함하고 있어도 좋다. 보호막은, 접합층(22)보다 산화성 분위기에 대한 내성이 높은 재료를 이용하는 것이 바람직하고, 예컨대 내산화성의 재료에 의해 구성되어 있는 것이 바람직하다. 예컨대, 보호막으로서 상기와 같은 SiC 에피택셜막을 이용할 수 있지만, 다른 재료로서 산화규소(SiO2 등), 질화규소(SiN), 산화알루미늄(Al2O3) 등을 이용할 수 있다. 또한, 보호막의 형성은, 전술한 실시형태 2 등에서 설명한 바와 같이, SiC 단결정 기판(1) 상에 형성하는 에피택셜막의 형성과 동시에 행하여도 좋지만, 보호막만을 형성하는 독립된 공정을 실시하여도 좋다. 예컨대, 접합층(22)의 표면만을 노출시키는 개구 패턴을 갖는 마스크층을 형성하고, 보호막이 되는 막을 형성한다고 하는 공정을 실시하여도 좋다.
이 경우, 보호막이 존재하기 때문에, 반도체 소자를 형성하는 공정(S50)에 있어서의 처리 분위기가 직접 접합층(22)에 닿는 것을 방지할 수 있다. 그 때문에, 반도체 소자를 형성하는 공정(S50)에 있어서 접합층(22)을 분해하는 것과 같은 분위기를 이용하여도, 접합층(22)이 손상을 받는 것을 방지할 수 있다. 또한, 분리하는 공정 전에는 보호막을 제거하고 있기 때문에, 이 분리하는 공정(S60)에서는 접합층(22)을 확실하게 분해 제거할 수 있다.
상기 반도체 장치의 제조 방법에 있어서, 반도체 소자를 형성하는 공정(S50)은, 에피택셜층(23) 상에 포토레지스트를 도포하는 공정을 포함하고 있어도 좋다. 포토레지스트를 도포하는 공정에서는, 롤러 도포 방법 및 노즐 분사 도포 방법 중 어느 것을 이용하여도 좋다.
여기서, 전술한 실시형태 2∼실시형태 5와 같이, 복수의 SiC 단결정 기판(1)이 지지 기재(20)에 접합층(22)을 개재시켜 접속된 경우를 생각한다. 이때, 지지 기재(20) 상에 있어서 복수의 SiC 단결정 기판(1) 사이에 간극이 형성된 경우라도, 상기와 같은 롤러 도포 방법이나 노즐 분사 도포 방법이면, 스핀코트법을 이용하는 경우보다, SiC 단결정 기판(1)의 상부 표면(주표면) 상에 형성된 에피택셜층 상에 포토레지스트를 확실하게 또한 균일하게 배치할 수 있다. 이 때문에, 포토레지스트를 이용하여 포토리소그래피법에 의해 형성되는 패턴의 형상 정밀도의 열화를 억제할 수 있기 때문에, 결과적으로 이 형상 정밀도의 열화에 기인하는 소자(30)의 불량의 발생을 억제할 수 있다. 그 결과, 반도체 장치(소자(30))의 제조 수율의 저하를 억제할 수 있다.
상기 반도체 장치의 제조 방법에서는, 분리하는 공정(S60)에 있어서 SiC 단결정 기판(1)이 분리된 지지 기재(20)는, 지지 기재를 준비하는 공정(S20)에 있어서 준비되는 지지 기재로서 재이용되어도 좋다. 이 경우, 지지 기재(20)를 재이용할 수 있기 때문에, 지지 기재(20)를 일회용으로 하는 경우보다, 반도체 장치의 제조 비용의 저감을 도모할 수 있다.
본 발명에 따른 접합 기판의 제조 방법은, 단결정 반도체 부재(SiC 단결정 기판(1))를 준비하는 공정(S10)과, 지지 기재(20)를 준비하는 공정(S20)과, 지지 기재(20)와 SiC 단결정 기판(1)을, 탄소를 포함하는 접합층(22)을 개재시켜 접합하는 공정(S30)을 포함한다.
이와 같이 하면, 지지 기재(20)가 그 SiC 단결정 기판(1)에 접합되어 있기 때문에, SiC 단결정 기판(1)의 두께 등을 얇게 하여도 접합 기판(21)으로서의 핸들링성을 양호하게 유지할 수 있다. 또한, 상기 접합 기판(21)의 SiC 단결정 기판(1) 상에 반도체 소자(소자(30))를 형성하는 경우, 지지 기재(20)에 이 SiC 단결정 기판(1)을 접속한 상태로 처리를 행하기 때문에, SiC 단결정 기판(1)의 두께로서는 자립 가능한 두께를 반드시 확보할 필요는 없고, 최종적인 반도체 소자의 특성(예컨대 온 저항 등)을 고려하여 SiC 단결정 기판(1)의 두께를 결정할 수 있다. 그 때문에, 예컨대 온 저항을 저감하기 위해 SiC 단결정 기판(1)의 두께를, 자립 가능한 두께의 하한을 하회하는 것과 같은 얇은 두께로 설정하는 것이 가능하게 된다. 그 결과, 본 발명에 따르면, 특성이 우수한(예컨대 온 저항이 충분히 낮은) 반도체 장치를 제조할 수 있는 접합 기판(21)을 얻을 수 있다.
또한, SiC 단결정 기판(1) 등의 단결정 반도체 부재를 지지 기재(20)에 접합하기 위한 접합층(22)은 탄소를 포함하는 것이기 때문에, 이 접합층(22)을 산화시킴으로써 용이하게 분해할 수 있다. 이 때문에, 지지 기재(20)로부터 SiC 단결정 기판(1) 등을 용이하게 분리할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 접합 기판의 제조 방법에 있어서, 단결정 반도체 부재(SiC 단결정 기판(1))의 두께는 100 ㎛ 이하여도 좋고, 그 SiC 단결정 기판(1)의 캐리어 농도는 1×1018 ㎝-3 이상이어도 좋다. 또한, SiC 단결정 기판(1)의 두께는 바람직하게는 50 ㎛ 이하이다. 이 경우, SiC 단결정 기판(1)에 반도체 소자를 형성하였을 때에, 상기와 같은 캐리어 농도에 의해 SiC 단결정 기판(1) 중에서의 이동도가 떨어지는(예컨대 100 ㎝V/s) 것이 생각된다. 그러나, 상기한 바와 같이 SiC 단결정 기판(1)의 두께를 규정해 둠으로써, 이 SiC 단결정 기판(1)의 두께 방향에서의 전기 저항을 충분히 낮게(예컨대 0.5 mΩ㎠ 이하) 유지할 수 있다. 이 때문에, 그 접합 기판(21)을 이용한 반도체 장치의 제조 방법에 의해, 세로 방향에서의 전기 저항을 충분히 낮게 할 수 있고, 결과적으로 손실을 충분히 저감할 수 있는 반도체 장치를 실현할 수 있다.
상기 접합 기판의 제조 방법은, 도 13에 나타내는 바와 같이, 접합층(22)의 노출면을 덮도록 보호막(SiC 단결정 기판(1)의 단면 하부와 지지 기재(20)의 상부 표면의 경계부 상에 형성되는 에피택셜층(23))을 형성하는 공정을 더 포함하고 있어도 좋다. 보호막(SiC의 에피택셜층(23))은, 접합층(22)보다 산화성 분위기에 대한 내성이 높은 재료를 이용하는 것이 바람직하고, 예컨대 내산화성의 재료에 의해 구성되어 있는 것이 바람직하다. 이 경우, 보호막을 형성하고 있기 때문에, 이 접합 기판(21)을 이용하여 반도체 장치를 형성할 때에, 처리 분위기가 직접 접합층(22)에 닿는 것을 방지할 수 있다. 그 때문에, 반도체 장치를 형성하는 공정에 있어서 접합층(22)을 분해하는 것과 같은 분위기(예컨대 산화성 분위기)를 이용하여도 접합층(22)이 손상을 받는 것을 방지할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 접합 기판의 제조 방법에 있어서, 보호막을 구성하는 재료는, 탄화규소(SiC), 산화규소, 질화규소, 산화알루미늄(Al2O3)을 포함하는 군에서 선택되는 적어도 하나를 포함하고 있어도 좋다. 이 경우, 전술한 재료는 모두 비교적 고온(예컨대 약 1000℃ 정도)에도 견디는, 내산화성의 재료이고, 상기 접합 기판(21)을 이용하여 반도체 장치를 형성하는 경우에, 충분한 내구성을 나타낸다. 따라서, 접합층(22)을 확실하게 보호할 수 있다.
또한, 보호막으로서, 전술한 실시형태 2에서 설명한 바와 같이, 단결정 반도체 부재(SiC 단결정 기판(1))를 구성하는 재료와 동일한 재료(SiC)를 이용하여도 좋다. 예컨대, 단결정 반도체 부재를 구성하는 재료로서 전술한 바와 같이 탄화규소(SiC)를 이용하는 경우, 보호막으로서도 탄화규소를 이용할 수 있다. 이 경우, 반도체 장치의 제조 공정에 있어서, 공정(S40)에서 단결정 반도체 부재(SiC 단결정 기판(1))의 표면에 탄화규소로 이루어지는 에피택셜층을 형성할 때에, 동시에 탄화규소로 이루어지는 상기 보호막을 형성할 수 있다. 따라서, 상기 에피택셜층을 형성하는 공정(S40)과는 별도로, 보호막만을 형성하는 공정을 실시할 필요가 없기 때문에, 반도체 장치를 제조하는 경우에는 제조 공정수의 증가를 억제할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 접합 기판의 제조 방법에 있어서, 단결정 반도체 부재를 준비하는 공정(S10)은, 단결정 반도체 부재(SiC 단결정 기판(1))에 있어서 지지 기재(20)와 접합층(22)을 개재시켜 접합되는 면 상에 금속층(이면 전극(26)이 되는 도전체층)을 형성하는 공정(도 27의 공정(S70))을 포함하고 있어도 좋다.
이 경우, SiC 단결정 기판(1)의 지지 기재(20)와 접합되는 면(이면) 상에 미리 금속층(도 28 및 도 29에 나타내는 이면 전극(26)이 되는 금속층)을 형성해 두게 되기 때문에, 상기 접합 기판(21)을 이용하여 반도체 장치의 제조 방법을 실시할 때에, 이 제조 방법에서의 열처리에 의해 SiC 단결정 기판(1)과 금속층이 접촉한 부분에서 오믹 접합이 형성된다. 이 때문에, 접합 기판(21)을 이용하여 형성되는 반도체 장치에 있어서, 그 금속층을 이면 전극(26)으로서 이용할 수 있다.
또한, 상기 접합 기판(21)을 이용하여 반도체 장치를 제조하는 경우, SiC 단결정 기판(1) 상에 디바이스 구조를 형성하고, 그 후 지지 기재(20)를 SiC 단결정 기판(1)으로부터 제거하고 나서 상기 이면에 전극(이면 전극(26))을 형성할 때와 같이, 이 전극이 되는 금속층을 형성한 후에 오믹 접합을 형성하기 위한 열처리를 별도로 행할 필요가 없다(혹은, 열처리가 별도로 필요하게 된 경우라도, 이 열처리의 처리 온도를 저감할 수 있다).
상기 반도체 장치의 제조 방법 또는 상기 접합 기판의 제조 방법에 있어서, 단결정 반도체 부재를 준비하는 공정(S10)에서는, 도 10이나 도 18 등에 나타내는 바와 같이, 단결정 반도체 부재(SiC 단결정 기판(1))를 복수 준비하여도 좋다. 또한, 상기 반도체 장치의 제조 방법에 있어서, 접합하는 공정(S30)에서는, 복수의 단결정 반도체 부재(SiC 단결정 기판(1))를 지지 기재(20)에 접합층(22)을 개재시켜 접합하여도 좋다. 또한, 이때 복수의 단결정 반도체 부재(SiC 단결정 기판(1))를 지지 기재(20)의 표면에 배열하여 배치하여도 좋다. 또한, 인접하여 배치되는 2개의 단결정 반도체 부재(SiC 단결정 기판(1)) 사이에는, 도 12 등에 나타내는 바와 같이 간극을 형성해 두는 것이 바람직하다. 이 경우, 반도체 장치의 제조 방법에 있어서의 단결정 반도체 부재를 분리하는 공정(S60)에 있어서, 산소 플라즈마 등의 산화성 분위기가 상기 간극을 통해 접합층(22)에 확실하게 도달할 수 있다. 이 때문에, 분리하는 공정(S60)에 있어서 지지 기재(20)로부터 단결정 반도체 부재(SiC 단결정 기판(1))를 확실하게 분리할 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 접합 기판의 제조 방법에 있어서, 지지 기재(20)의 평면 형상은 전술한 실시형태 2에서 나타내는 바와 같이 사각 형상이어도 좋다. 또한, 단결정 반도체 부재(SiC 단결정 기판(1))의 평면 형상도 사각 형상으로 하는 것이 바람직하다. 또한, 지지 기재(20)의 평면 형상은, 원형상이나 사각형 이외의 삼각형이나 오각형 등, 다각형이어도 좋다. 또한, 이 지지 기재(20)에는, 전술한 실시형태 2, 3 등에 나타내는 바와 같이 복수의 단결정 반도체 부재(SiC 단결정 기판(1))를, 접합층(22)을 개재시켜 접합하는 것이 바람직하다. 또한, 지지 기재(20)의 평면 형상과 단결정 반도체 부재(SiC 단결정 기판(1))의 평면 형상은 상사형이어도 좋고, 혹은 동일한 각수의 다각형이어도 좋다. 이 경우, 1장의 지지 기재(20)에 복수의 단결정 반도체 부재(SiC 단결정 기판(1))를 접합할 때에, 지지 기재(20)의 코너까지 단결정 반도체 부재(SiC 단결정 기판(1))를 배열하여 접합하는 것이 가능하게 된다. 이 때문에, 한번에 처리할 수 있는 SiC 단결정 기판(1)의 수를 늘릴 수 있기 때문에, 효율적으로 반도체 장치를 제조할 수 있다(혹은, 효율적으로 반도체 장치를 제조하는 것이 가능한 접합 기판(21)을 얻을 수 있다). 또한, 상기한 바와 같이 지지 기재(20)나 단결정 반도체 부재(SiC 단결정 기판(1))의 평면 형상을 사각 형상으로 하면, 제조되는 반도체 장치의 평면 형상도 사각 형상인 경우가 많기 때문에, 단결정 반도체 부재(SiC 단결정 기판(1))의 평면 형상이 원형상으로서 면적이 거의 동일한 경우보다, 하나의 단결정 반도체 부재(SiC 단결정 기판(1))로부터 얻어지는 반도체 장치의 수를 늘릴 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 접합 기판의 제조 방법에 있어서, SiC 단결정 기판(1)으로 예시되는 단결정 반도체 부재를 구성하는 재료는, 탄화규소(SiC) 및 질화물 반도체 중 어느 하나를 포함하고 있어도 좋다. 지지 기재(20)를 구성하는 재료는, 탄화규소(SiC), 알루미나(Al2O3), 사파이어, 규소(Si), 질화규소를 포함하는 군에서 선택되는 적어도 하나를 포함하고 있어도 좋다. 이러한 재료를 이용하는 경우, 비교적 고온 환경 하에서도 탄소를 함유하는 접합층(22)과 접속 상태를 유지할 수 있으며, 고온의 프로세스에도 견딜 수 있다.
상기 반도체 장치의 제조 방법 또는 상기 접합 기판의 제조 방법에서는, 지지 기재(20)에는, 단결정 반도체 부재(SiC 단결정 기판(1))를 내부에 배치하는 것이 가능한 관통 구멍(개구부(41))이 형성되어 있어도 좋다. 이 경우, 지지 기재(20)의 개구부(41)의 내부(예컨대 도 22나 도 23에 나타낸 단차부(42))에 단결정 반도체 부재(SiC 단결정 기판(1))를 배치하기 때문에, 단결정 반도체 부재(SiC 단결정 기판(1))의 외주(개구부(41)의 단차부(42)의 내벽과 대향하는 부분)에 접합층(22)이 배치되게 된다. 그 때문에, 반도체 장치의 제조 방법에 있어서의 분리하는 공정(S60)에 있어서는, 접합층(22)에 산화성 분위기가 용이하게 도달할 수 있기 때문에, 이 접합층(22)의 분해를 확실하게 행할 수 있다. 따라서, 분리하는 공정(S60)에 있어서 지지 기재(20)로부터 단결정 반도체 부재(SiC 단결정 기판(1))를 확실하게 분리할 수 있다.
본 발명에 따른 반도체 장치는, 도 30에 예시하는 바와 같이, 지지 기재(20)와, 단결정 반도체층(SiC 단결정 기판(1) 및 SiC 단결정 기판(1)의 표면 상에 형성되며, SiC 단결정 기판(1)과 게이트 전극(11) 사이에 위치하는 에피택셜층)과, 전극(소스 전극(10), 게이트 전극(11), 드레인 전극(12))을 구비한다. 단결정 반도체층(SiC 단결정 기판(1) 및 상기 에피택셜층)은, 지지 기재(20)의 표면 상에, 탄소를 포함하는 접합층(22)을 개재시켜 접합된다. 전극은, 단결정 반도체층(SiC 단결정 기판(1) 및 상기 에피택셜층) 상에 형성된다. 이와 같이 하면, 강도 부재로서 지지 기재(20)를 이용할 수 있기 때문에, 고품질의 단결정 반도체층(특히 SiC 단결정 기판(1))의 두께를 디바이스의 동작에 필요한 두께만큼만 최저한 확보하면 되어, 단결정 반도체층만으로 반도체 장치를 형성하는 경우보다 단결정 반도체층의 두께를 얇게 할 수 있다. 이 때문에, 반도체 장치의 제조 비용을 저감할 수 있다. 또한, 단결정 반도체층은, 전술한 바와 같이 지지 기재(20)의 표면에 상기 접합층(22)을 개재시켜 접합된 단결정 반도체 부재(SiC 단결정 기판(1))와, 이 단결정 반도체 부재(SiC 단결정 기판(1))의 표면에 형성된 에피택셜층을 포함하고 있어도 좋지만, 단결정 반도체 부재(SiC 단결정 기판(1))에 의해서만 구성되어 있어도 좋다.
상기 반도체 장치에 있어서, 지지 기재(20)는 도전성 재료에 의해 구성되어 있어도 좋다. 이 경우, 지지 기재(20)가 도전성을 갖기 때문에, 단결정 반도체층의 이면측(SiC 단결정 기판(1)에 있어서의 지지 기재(20)측의 표면)에 반도체 장치의 접지 전극을 형성할 수 있다(이면측에서 반도체 장치의 접지를 행할 수 있다). 또한, 탄소를 포함하는 접합층(22)은, 바람직하게는 탄소를 주성분으로 하는 접합층(22)으로서, 도전성을 갖는 것이 바람직하다. 또한, 탄소를 주성분으로 하는 접합층(22)이란, 탄소의 함유율이 체적％로 50％ 이상으로 되어 있는 접합층을 의미한다.
상기 반도체 장치에 있어서, 단결정 반도체층(SiC 단결정 기판(1) 및 상기 에피택셜층)을 구성하는 재료는, 탄화규소(SiC) 및 질화물 반도체(예컨대 GaN 등) 중 어느 하나를 포함하고 있어도 좋다. 또한, 지지 기재(20)를 구성하는 재료는, 탄화규소(SiC), 알루미나, 사파이어, 규소, 질화규소를 포함하는 군에서 선택되는 적어도 하나를 포함하고 있어도 좋다. 이러한 재료를 이용하는 경우, 비교적 고온 환경 하에서도 탄소를 함유하는 접합층과 접속 상태를 유지할 수 있으며, 고온의 프로세스에도 견딜 수 있다.
본 발명에 따른 접합 기판(21)은, 지지 기재(20)와, 단결정 반도체 부재(SiC 단결정 기판(1))를 구비한다. 단결정 반도체 부재(SiC 단결정 기판(1))는, 지지 기재(20)의 표면 상에, 탄소를 포함하는 접합층(22)을 개재시켜 접합된다.
이와 같이 하면, 지지 기재(20)가 그 단결정 반도체 부재(SiC 단결정 기판(1))에 접합되어 있기 때문에, 단결정 반도체 부재(SiC 단결정 기판(1))의 두께 등을 얇게 하여도 접합 기판(21)으로서의 핸들링성을 양호하게 유지할 수 있다. 또한, 상기 접합 기판(21)의 단결정 반도체 부재(SiC 단결정 기판(1)) 상에 반도체 소자를 형성하는 경우, 지지 기재(20)에 그 단결정 반도체 부재(SiC 단결정 기판(1))를 접속한 상태로 처리를 행하기 때문에, 단결정 반도체 부재(SiC 단결정 기판(1))의 두께로서는 자립 가능한 두께를 반드시 확보할 필요는 없고, 최종적인 반도체 소자(소자(30))의 특성(예컨대 온 저항 등)을 고려하여 결정할 수 있다. 그 때문에, 예컨대 온 저항을 저감하기 위해 단결정 반도체 부재(SiC 단결정 기판(1))의 두께를, 자립 가능한 두께의 하한을 하회하는 것과 같은 얇은 두께로 설정하는 것이 가능하게 된다. 그 결과, 본 발명에 따른 접합 기판(21)을 이용하면, 특성이 우수한(예컨대 온 저항이 충분히 낮은) 반도체 장치를 실현할 수 있다.
또한, 단결정 반도체 부재(SiC 단결정 기판(1))를 지지 기재(20)에 접합하기 위한 접합층(22)은 탄소를 포함하는 것이기 때문에, 이 접합층(22)을 산화시킴으로써 용이하게 접합층(22)을 분해할 수 있다. 이 때문에, 지지 기재(20)로부터 단결정 반도체 부재(SiC 단결정 기판(1))를 용이하게 분리할 수 있다.
상기 접합 기판(21)은, 단결정 반도체층(SiC 단결정 기판(1))의 표면 상에 형성된 에피택셜층(도 13의 에피택셜층(23), 또는 도 30의 p-형 에피택셜층(2) 등)을 더욱 구비하고 있어도 좋다. 이 경우, 제조하고자 하는 반도체 장치의 특성에 적합하도록 에피택셜층을 형성함으로써, 반도체 장치의 제조에 알맞은 접합 기판(21)을 실현할 수 있다.
상기 접합 기판(21)에 있어서, 단결정 반도체 부재(SiC 단결정 기판(1))의 두께는 100 ㎛ 이하여도 좋고, 이 단결정 반도체 부재(SiC 단결정 기판(1))의 캐리어 농도는 1×1018 ㎝-3 이상이어도 좋다. 또한, 단결정 반도체 부재(SiC 단결정 기판(1))의 두께는 바람직하게는 50 ㎛ 이하이다. 이 경우, 단결정 반도체 부재(SiC 단결정 기판(1))에 반도체 소자를 형성하였을 때에, 상기와 같은 캐리어 농도에 의해 단결정 반도체 부재(SiC 단결정 기판(1)) 중에서의 이동도가 떨어지는(예컨대 100 ㎝V/s 정도가 되는) 것이 생각된다. 그러나, 상기한 바와 같이 단결정 반도체 부재(SiC 단결정 기판(1))의 두께를 규정해 둠으로써, 이 단결정 반도체 부재(SiC 단결정 기판(1))의 두께 방향에서의 전기 저항을 충분히 낮은 값(예컨대 0.5 mΩ㎠ 이하)으로 유지할 수 있다. 이 때문에, 이 접합 기판(21)을 이용함으로써, 반도체 장치에서는 세로 방향에서의 전기 저항을 충분히 낮게 할 수 있기 때문에, 결과적으로 해당 반도체 장치에서의 손실을 충분히 저감할 수 있다.
상기 접합 기판(21)은, 접합층(22)의 노출면을 덮도록 형성된 보호막(도 13에 나타낸 SiC 단결정 기판(1)의 단면과 지지 기재(20)의 표면의 경계부를 덮는 에피택셜층(23))을 구비하고 있어도 좋다. 이 경우, 보호막이 존재하기 때문에, 그 접합 기판(21)을 이용하여 반도체 장치를 형성할 때에, 처리 분위기가 직접 접합층(22)에 닿는 것을 방지할 수 있다. 그 때문에, 반도체 장치를 형성하는 공정에 있어서 접합층(22)을 분해하는 것과 같은 분위기(예컨대 산화성 분위기)를 이용하여도, 접합층(22)이 손상을 받는 것을 방지할 수 있다.
상기 접합 기판(21)에 있어서, 보호막을 구성하는 재료는, 탄화규소(SiC), 산화규소, 질화규소, 산화알루미늄을 포함하는 군에서 선택되는 적어도 하나를 포함하고 있어도 좋다. 이 경우, 전술한 재료는 모두 비교적 고온(예컨대 약 1000℃ 정도)에도 견디는, 내산화성의 재료이고, 상기 접합 기판(21)을 이용하여 반도체 장치를 형성하는 경우에, 충분한 내구성을 나타낸다. 따라서, 접합층(22)을 확실하게 보호할 수 있다.
상기 접합 기판(21)은, 도 29에 나타내는 바와 같이, 단결정 반도체 부재(SiC 단결정 기판(1))에 있어서 지지 기재(20)와 접합층(22)을 개재시켜 접합되는 면(이면) 상에 형성된 금속층(이면 전극(26))을 더욱 구비하고 있어도 좋다.
이 경우, 단결정 반도체 부재(SiC 단결정 기판(1))의 지지 기재(20)와 접합되는 면(이면) 상에 미리 금속층(이면 전극(26))을 형성해 두게 되기 때문에, 상기 접합 기판(21)을 이용하여 반도체 장치를 제조할 때에, 이 반도체 장치의 제조 공정에서의 열처리에 의해 단결정 반도체 부재(SiC 단결정 기판(1))와 금속층(이면 전극(26))이 접촉한 부분에 오믹 접합이 형성된다. 이 때문에, 접합 기판(21)을 이용하여 형성되는 반도체 장치에 있어서, 그 금속층(이면 전극(26))을 전극으로서 이용할 수 있다.
상기 접합 기판(21)에 있어서, 지지 기재(20)에는, 접합층(22)을 개재시켜 복수의 단결정 반도체 부재(SiC 단결정 기판(1))가 접합되어 있다. 이때 복수의 단결정 반도체 부재(SiC 단결정 기판(1))를 지지 기재(20)의 표면에 배열하여 배치하여도 좋다. 또한, 인접하여 배치되는 2개의 단결정 반도체 부재(SiC 단결정 기판(1)) 사이에는, 도 12 등에 나타내는 바와 같이 간극을 형성해 두는 것이 바람직하다. 이 경우, 접합 기판(21)에 있어서 단결정 반도체 부재(SiC 단결정 기판(1))를 지지 기재(20)로부터 분리할 때에, 산소 플라즈마 등의 산화성 분위기가 상기 간극을 통해 접합층(22)에 확실하게 도달할 수 있다. 이 때문에, 지지 기재(20)로부터 단결정 반도체 부재(SiC 단결정 기판(1))를 확실하게 분리할 수 있다.
상기 접합 기판(21)에 있어서, 지지 기재(20)의 평면 형상은 도 12나 도 24 등에 나타내는 바와 같이 사각 형상이어도 좋다. 또한, 이 지지 기재(20)에는 복수의 단결정 반도체 부재(SiC 단결정 기판(1))를, 접합층(22)을 개재시켜 접합하는 것이 바람직하다. 또한, 단결정 반도체 부재(SiC 단결정 기판(1))의 평면 형상도 사각 형상으로 하는 것이 바람직하다. 이 경우, 1장의 지지 기재(20)에 복수의 단결정 반도체 부재(SiC 단결정 기판(1))를 접합할 때에, 지지 기재(20)의 코너까지 단결정 반도체 부재(SiC 단결정 기판(1))를 모두 접합하는 것이 가능하게 된다. 이 때문에, 한번에 처리할 수 있는 단결정 반도체 부재(SiC 단결정 기판(1))의 수를 늘릴 수 있기 때문에, 효율적으로 반도체 장치를 제조하는 것이 가능한 접합 기판(21)을 실현할 수 있다.
상기 접합 기판에 있어서, 단결정 반도체 부재(SiC 단결정 기판(1))를 구성하는 재료는, 탄화규소 및 질화물 반도체 중 어느 하나를 포함하고 있어도 좋다. 지지 기재(20)를 구성하는 재료는, 탄화규소, 알루미나, 사파이어, 규소, 질화규소를 포함하는 군에서 선택되는 적어도 하나를 포함하고 있어도 좋다. 이러한 재료를 이용하는 경우, 비교적 고온 환경 하에서도 탄소를 함유하는 접합층(22)과 단결정 반도체 부재(SiC 단결정 기판(1)) 및 지지 기재(20)의 접속 상태를 유지할 수 있으며, 고온의 프로세스에도 견디는 것이 가능한 접합 기판(21)을 실현할 수 있다.
상기 접합 기판(21)에 있어서, 도 19∼도 23에 나타내는 바와 같이 지지 기재(20)에는 관통 구멍(개구부(41))이 형성되어 있어도 좋다. 단결정 반도체 부재(SiC 단결정 기판(1))는 관통 구멍의 내부(개구부(41)의 단차부(42) 내부)에 배치되어 있어도 좋다. 이 경우, 지지 기재(20)의 개구부(41)에 있어서의 단차부(42) 내에 단결정 반도체 부재(SiC 단결정 기판(1))를 배치하고 있기 때문에, 단결정 반도체 부재의 외주(SiC 단결정 기판(1)에 있어서 단차부(42)의 내벽과 대향하는 부분)에 접합층(22)이 배치되게 된다. 그 때문에, 단결정 반도체 부재(SiC 단결정 기판(1))와 지지 기재(20)를 분리할 때에, 접합층(22)에 산화성 분위기가 용이하게 도달할 수 있기 때문에, 이 접합층(22)의 분해를 확실하게 행할 수 있다.
또한, 전술한 실시형태 1이나 실시형태 2에 있어서, 지지 기재(20)의 표면에, 미리 SiC 단결정 기판(1)의 위치 결정을 용이하게 하기 위한 카운터보어(counterbore)(오목부)를 형성해 두어도 좋다. 예컨대, 이 오목부는, SiC 단결정 기판(1)의 평면 형상에 대응하는 평면 형상을 가지고, 내부에 SiC 단결정 기판(1)의 이면을 배치하는 것이 가능한 사이즈로 되어 있는 것이 바람직하다.
또한, SiC 단결정 기판(1)과 지지 기재(20) 사이에 배치되는 접합층(22)은, SiC 단결정 기판(1)과 지지 기재(20)가 대향하는 면(접합 계면)의 전체에 배치되어 있어도 좋지만, 이 접합 계면의 일부에만(예컨대 도 8이나 도 16에 나타내는 바와 같이 접합 계면의 외주부에만, 혹은 그 외주부의 더욱 일부에만, 혹은 접합 계면의 중앙부에만, 혹은 접합 계면 중 임의의 하나 또는 복수의 개소) 배치되어 있어도 좋다.
금번 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타나며, 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은 지지 기재에 SiC 단결정 기판이나 GaN 단결정 기판 등의 단결정 반도체 부재를 접착하여 구성되는 접합 기판 및 이 접합 기판을 이용하여 제조되는 반도체 장치에 특히 유리하게 적용된다.
1 단결정 기판, 2 p-형 에피택셜층, 3 n형 에피택셜층, 4 p+형의 반도체층, 5 소스 영역층, 6 p형 에피택셜층, 7 p+형 게이트 영역층, 9 드레인 영역층, 10, 111 소스 전극, 11, 110 게이트 전극, 12, 112 드레인 전극, 20 지지 기재, 21 접합 기판, 22 접합층, 23 에피택셜층, 25 제2 지지 기재, 26 이면 전극, 27 화살표, 30 소자, 41 개구부, 42 단차부, 101 반도체 장치, 121 버퍼층, 122 내압 유지층, 123 p 영역, 124 n+ 영역, 125 p+ 영역, 126 산화막, 127 상부 소스 전극.

Claims (27)

  1. 단결정 반도체 부재(1)를 준비하는 공정(S10)과,
    지지 기재(20)를 준비하는 공정(S20)과,
    상기 지지 기재(20)와 상기 단결정 반도체 부재(1)를, 탄소를 포함하는 접합층(22)을 개재시켜 접합하는 공정(S30)과,
    상기 단결정 반도체 부재(1)의 표면에 에피택셜층(23)을 형성하는 공정(S40)과,
    상기 에피택셜층(23)을 이용하여 반도체 소자를 형성하는 공정(S50)과,
    상기 반도체 소자를 형성하는 공정(S50) 후, 상기 접합층(22)을 산화시킴으로써 분해하여, 상기 지지 기재(20)로부터 상기 단결정 반도체 부재(1)를 분리하는 공정(S60)과,
    상기 지지 기재(20)로부터 분리된 상기 단결정 반도체 부재(1)를 분할하는 공정(S80)
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 단결정 반도체 부재(1)의 두께는 100 ㎛ 이하이고, 캐리어 농도는 1×1018 ㎝-3 이상인 것인 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 접합하는 공정(S30) 후이며, 상기 반도체 소자를 형성하는 공정(S50) 전에, 상기 접합층(22)의 노출면을 덮도록 보호막(23)을 형성하는 공정(S40)과,
    상기 반도체 소자를 형성하는 공정(S50) 후이며, 상기 분리하는 공정(S60) 전에, 상기 보호막(23)을 제거하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 보호막(23)을 구성하는 재료는, 탄화규소, 산화규소, 질화규소, 산화알루미늄을 포함하는 군에서 선택되는 하나 이상을 포함하는 것인 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 단결정 반도체 부재(1)를 준비하는 공정(S10)에서는, 상기 단결정 반도체 부재(1)에 있어서 상기 지지 기재(20)와 접합층(22)을 개재시켜 접합되는 면 상에 금속층을 형성하는 공정(S70)을 포함하는 것인 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 단결정 반도체 부재(1)를 준비하는 공정(S10)에서는, 상기 단결정 반도체 부재(1)를 복수 준비하고,
    상기 접합하는 공정(S30)에서는, 복수의 상기 단결정 반도체 부재(1)를 상기 지지 기재(20)에 상기 접합층(22)을 개재시켜 접합하는 것인 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 반도체 소자를 형성하는 공정(S50)은, 상기 에피택셜층(23) 상에 포토레지스트를 도포하는 공정을 포함하고,
    상기 포토레지스트를 도포하는 공정에서는, 롤러 도포 방법 및 노즐 분사 도포 방법 중 어느 하나를 이용하는 것인 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 지지 기재(20)의 평면 형상은 사각 형상인 것인 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 단결정 반도체 부재(1)를 구성하는 재료는, 탄화규소 및 질화물 반도체 중 어느 하나를 포함하고,
    상기 지지 기재(20)를 구성하는 재료는, 탄화규소, 알루미나, 사파이어, 규소, 질화규소를 포함하는 군에서 선택되는 하나 이상을 포함하는 것인 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 분리하는 공정(S60)에서 상기 단결정 반도체 부재(1)가 분리된 상기 지지 기재(20)는, 상기 지지 기재(20)를 준비하는 공정(S20)에서 준비되는 지지 기재(20)로서 재이용되는 것인 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 지지 기재(20)에는, 상기 단결정 반도체 부재(1)를 내부에 배치하는 것이 가능한 관통 구멍(41)이 형성되어 있는 것인 반도체 장치의 제조 방법.
  12. 단결정 반도체 부재(1)를 준비하는 공정(S10)과,
    지지 기재(20)를 준비하는 공정(S20)과,
    상기 지지 기재(20)와 상기 단결정 반도체 부재(1)를, 탄소를 포함하는 접합층(22)을 개재시켜 접합하는 공정(S30)
    을 포함하는 접합 기판의 제조 방법.
  13. 제12항에 있어서, 상기 단결정 반도체 부재(1)의 두께는 100 ㎛ 이하이고, 캐리어 농도는 1×1018 ㎝-3 이상인 것인 접합 기판의 제조 방법.
  14. 제12항에 있어서, 상기 접합층(22)의 노출면을 덮도록 보호막(23)을 형성하는 공정을 더 포함하는 접합 기판의 제조 방법.
  15. 제12항에 있어서, 상기 단결정 반도체 부재(1)를 준비하는 공정(S10)에서는, 상기 단결정 반도체 부재(1)에 있어서 상기 지지 기재(20)와 접합층(22)을 개재시켜 접합되는 면 상에 금속층을 형성하는 공정(S70)을 포함하는 것인 접합 기판의 제조 방법.
  16. 제12항에 있어서, 상기 단결정 반도체 부재(1)를 준비하는 공정(S10)에서는, 상기 단결정 반도체 부재(1)를 복수 준비하고,
    상기 접합하는 공정(S30)에서는, 복수의 상기 단결정 반도체 부재(1)를 상기 지지 기재(20)에 상기 접합층(22)을 개재시켜 접합하는 것인 접합 기판의 제조 방법.
  17. 제12항에 있어서, 상기 단결정 반도체 부재(1)를 구성하는 재료는, 탄화규소 및 질화물 반도체 중 어느 하나를 포함하고,
    상기 지지 기재(20)를 구성하는 재료는, 탄화규소, 알루미나, 사파이어, 규소, 질화규소를 포함하는 군에서 선택되는 하나 이상을 포함하는 것인 접합 기판의 제조 방법.
  18. 지지 기재(20)와,
    상기 지지 기재(20)의 표면 상에, 탄소를 포함하는 접합층(22)을 개재시켜 접합된 단결정 반도체층과,
    상기 단결정 반도체층 상에 형성된 전극(10, 11, 12)
    을 포함하는 반도체 장치.
  19. 제18항에 있어서, 상기 지지 기재(20)는 도전성 재료에 의해 구성되어 있는 것인 반도체 장치.
  20. 제18항에 있어서, 상기 단결정 반도체층을 구성하는 재료는, 탄화규소 및 질화물 반도체 중 어느 하나를 포함하고,
    상기 지지 기재(20)를 구성하는 재료는, 탄화규소, 알루미나, 사파이어, 규소, 질화규소를 포함하는 군에서 선택되는 하나 이상을 포함하는 것인 반도체 장치.
  21. 지지 기재(20)와,
    상기 지지 기재(20)의 표면 상에, 탄소를 포함하는 접합층(22)을 개재시켜 접합된 단결정 반도체 부재(1)
    를 포함하는 접합 기판.
  22. 제21항에 있어서, 상기 단결정 반도체 부재(1)의 표면 상에 형성된 에피택셜층(23)을 더 구비하는 접합 기판.
  23. 제21항에 있어서, 상기 단결정 반도체 부재(1)의 두께는 100 ㎛ 이하이고, 캐리어 농도는 1×1018 ㎝-3 이상인 것인 접합 기판.
  24. 제21항에 있어서, 상기 접합층(22)의 노출면을 덮도록 형성된 보호막(23)을 구비하는 접합 기판.
  25. 제21항에 있어서, 상기 단결정 반도체 부재(1)에 있어서 상기 지지 기재(20)와 접합층(22)을 개재시켜 접합되는 면 상에 형성된 금속층을 더 구비하는 접합 기판.
  26. 제21항에 있어서, 상기 지지 기재(20)에는, 상기 접합층(22)을 개재시켜 복수의 상기 단결정 반도체 부재(1)가 접합되어 있는 것인 접합 기판.
  27. 제21항에 있어서, 상기 단결정 반도체 부재(1)를 구성하는 재료는, 탄화규소 및 질화물 반도체 중 어느 하나를 포함하고,
    상기 지지 기재(20)를 구성하는 재료는, 탄화규소, 알루미나, 사파이어, 규소, 질화규소를 포함하는 군에서 선택되는 하나 이상을 포함하는 것인 접합 기판.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089639A (ja) * 2010-10-19 2012-05-10 Sumitomo Electric Ind Ltd 単結晶炭化珪素基板を有する複合基板
JP2013118211A (ja) * 2011-12-01 2013-06-13 Tokyo Electron Ltd 基板収納容器
JP5884585B2 (ja) * 2012-03-21 2016-03-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6155866B2 (ja) * 2012-07-10 2017-07-05 日立金属株式会社 高融点材料単結晶基板への識別マークの形成方法、及び高融点材料単結晶基板
JP6131605B2 (ja) * 2013-01-21 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9875935B2 (en) * 2013-03-08 2018-01-23 Infineon Technologies Austria Ag Semiconductor device and method for producing the same
JP6237489B2 (ja) * 2014-06-23 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6298926B2 (ja) * 2015-03-04 2018-03-20 有限会社Ｍｔｅｃ 半導体基板の製造方法
JP6950185B2 (ja) * 2017-01-12 2021-10-13 三菱電機株式会社 高電子移動度トランジスタの製造方法、高電子移動度トランジスタ
DE102019119289B4 (de) 2018-08-24 2023-11-30 Infineon Technologies Ag Träger, laminat und verfahren zum herstellen von halbleitervorrichtungen
CN112993095B (zh) * 2021-01-18 2022-09-16 华灿光电(苏州）有限公司 发光二极管外延片制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727047A (en) * 1980-04-10 1988-02-23 Massachusetts Institute Of Technology Method of producing sheets of crystalline material
JP4103447B2 (ja) * 2002-04-30 2008-06-18 株式会社Ｉｈｉ 大面積単結晶シリコン基板の製造方法
JP2005116661A (ja) * 2003-10-06 2005-04-28 Oki Degital Imaging:Kk 半導体装置の製造方法、半導体基板、及び半導体装置
JP2007067274A (ja) * 2005-09-01 2007-03-15 Sharp Corp 半導体レーザ用ウェハ、半導体レーザ用バーの製造方法、レーザチップの製造方法および光ピックアップ
JP5003033B2 (ja) * 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法

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