KR20130065647A - 반도체 소자를 위한 표면 세척 및 금속-함유 캡층의 선택적 증착 - Google Patents

반도체 소자를 위한 표면 세척 및 금속-함유 캡층의 선택적 증착 Download PDF

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Abstract

본 발명은 금속-함유 캡층을 반도체 소자의 구리(Cu) 금속피복에 통합시키는 방법을 제공한다. 일 실시양태에서, 본 발명의 방법은 잔류물이 형성된 금속 표면 및 유전체층 표면을 포함하는 평면 패턴화 기판을 제공하는 단계, 평면 패턴화 기판으로부터 잔류물을 제거하는 단계, 및 유전체층 표면 및 금속 표면을 금속-함유 전구체 증기를 함유하는 증착 가스에 노출시켜 금속 표면 상에 선택적으로 금속-함유 캡층을 증착시키는 단계를 포함한다. 제거 단계는 잔류물을 포함하는 평면 패턴화 기판을 소수성 작용기를 함유하는 반응 가스로 처리하고, 처리된 평면 패턴화 기판을 환원 가스에 노출시키는 것을 포함한다.

Description

반도체 소자를 위한 표면 세척 및 금속-함유 캡층의 선택적 증착{SURFACE CLEANING AND SELECTIVE DEPOSITION OF METAL-CONTAINING CAP LAYERS FOR SEMICONDUCTOR DEVICES}
-관련 출원의 교차 참조-
본 발명은 "반도체 소자용 금속-함유 캡층의 선택적 증착법(ELECTIVE DEPOSITION OF METAL-CONTAINING CAP LAYERS FOR SEMICONDUCTOR DEVICES)"이라는 명칭으로 2009년 3월 31일 출원된 미국 가출원 제12/414,917호(관리 번호 TTCA-299)에 관한 것이다. 이 가출원의 전체 내용을 참조하여 본원에 편입시킨다.
-발명의 분야-
본 발명은 반도체 프로세싱 및 반도체 소자에 관한 것으로서, 보다 구체적으로 벌크 Cu 금속에서의 전자이동성(electromigration; EM) 및 응력 이동성(stress migration; SM)을 개선시키기 위해 반도체 소자의 구리(Cu) 금속피복으로의 금속-함유 캡층을 통합시키는 방법에 관한 것이다.
집적 회로는 다양한 반도체 소자 및 반도체 소자에 전력을 제공하여 이들 반도체 소자가 정보를 공유 및 교환할 수 있게 하는 복수개의 전도성 금속로를 포함한다. 집적 회로 내에서, 금속층들은 서로간에 금속층들을 절연하는 금속간 또는 층간 유전체층을 사용해 서로의 위에 적층된다. 보통, 각 금속층은 1 이상의 추가 금속층에 대해 전기 접점을 형성해야 한다. 이러한 전기 접점은 금속층들을 분리시키는 층간 유전체 내 정공(즉, 바이어)을 에칭시키고, 최종 바이어를 금속으로 충전시켜 인터커넥트(interconnect)를 생성시킴으로써 얻어진다."바이어(via)"는 보통 임의의 함입된 특징부(feature)를 의미하는 것으로서, 예컨대 금속이 채워졌을 경우, 유전체층을 통해 유전체층 아래의 전도층에 전기 접점을 제공하는 유전체층 내에 형성된 정공, 선 또는 다른 유사한 특징부를 의미한다. 유사하게, 2 이상의 바이어를 연결하는 함입된 특징부를 보통 트렌치(trench)라고 한다.
집적 회로 제조를 위한 다층 금속피복 구조에서 Cu 금속의 사용은 해결을 요하는 몇몇 문제들을 야기시켰다. 예를 들면 규소(Si) 및 유전체 물질의 Cu 원자의 높은 이동성으로 인해 이들 물질로 Cu 원자가 이동하여, 집적 회로를 파괴할 수 있는 전기적 결함이 형성될 수 있다. 따라서, Cu 금속층, Cu 충전 트렌치, 및 Cu 충전 바이어는 보통 유전체 물질로 Cu 원자가 확산되는 것을 방지하기 위해 배리어층으로 캡슐화된다. 배리어층은 보통 Cu 증착 전에 트렌치 및 바이어 측벽 및 기저에 증착되고, 바람직하게는 Cu와 비혼화성이고 비반응성인 물질을 포함할 수 있으며, 유전체 물질에 우수한 부착성을 제공하고 낮은 전기 저항률을 제공할 수 있다.
집적 회로의 인터커텍트에서 전류 밀도는 최소 특징부 크기 감소 덕분에 각각의 연속적인 기술 노드에 대해 유의하게 증가된다. 전기이동(EM) 및 응력 이동(SM) 수명은 전류 밀도에 반비례하므로, EM 및 SM은 빠르게 결정적인 도전이 되었다. Cu 이중 다마신 인터커넥트 구조에서 EM 수명은 벌크 Cu 금속의 계면 및 이들 계면에서 부착력과 직접적으로 관련된 주변 물질에서의 원자 Cu 수송에 강력하게 의존적이다. 보다 우수한 부착력 및 우수한 EM 수명을 제공하는 신규 물질이 광범위하게 연구되었다. 예를 들면, 무전해 도금법을 사용해 코발트-텅스텐-인(CoWP) 층을 벌크 Cu 금속 상에 선택적으로 증착되었다. CoWP 및 벌크 Cu 금속의 계면은 우수한 부착 강도를 가지고 있어 EM 수명이 보다 길어진다. 그러나, 특히 타이트 핏치 Cu 와이어링을 위한, 벌크 Cu 금속 상에 허용되는 증착 선택성 유지, 및 양호한 필름 균일성 유지는, 이러한 복잡한 공정의 수용 절차에 영향을 미쳤다. 또한, 산성 용액을 사용하는 습식 공정 단계는 CoWP의 사용에 치명적일 수 있다.
따라서, Cu 금속에 양호한 부착성을 제공하고 벌크 Cu 금속의 EM 및 SM 특성을 개선시키는 금속-함유 캡층을 증착시키기 위한 새로운 방법이 요구된다. 특히, 이러한 방법들은 유전체층 표면과 비교하여 Cu 금속 표면 상에 금속-함유 캡층을 형성하는 양호한 선택성을 제공해야 한다.
본 발명의 실시양태는 벌크 Cu 금속층의 전자이동성 및 응력 이동성을 개선시키기 위해 Cu 금속피복(metallization)에 금속-함유 캡층을 통합시키는 것에 의한 반도체 소자의 제조 방법을 제공한다. 이 방법은 금속 표면 및 유전체층 표면을 포함하는 평면의 패턴화 기판 상에 금속-함유 캡층의 개선된 선택적 증착을 제공한다.
본 발명의 일 실시양태에 따라서, 이 방법은 잔류물이 형성된 금속 표면 및 유전체층 표면을 포함하는 평면 패턴화 기판을 제공하는 단계, 평면 패턴화 기판으로부터 잔류물을 제거하는 단계, 및 유전체층 표면 및 금속 표면을 금속-함유 전구체 증기를 함유하는 증착 가스에 노출시켜 금속 표면 상에 금속-함유 캡층을 선택적으로 증착시키는 단계를 포함한다. 제거 단계는 유전체층 표면의 친수성 작용기가 소수성 작용기로 치환되도록, 잔류물을 포함하는 평면 패턴화 기판을 소수성 작용기를 포함하는 반응 가스로 처리하고, 처리된 평면 패턴화 기판을 환원 가스에 노출시키는 것을 포함한다.
본 발명의 다른 실시양태에 따라, 본 발명의 방법은 화학적 기계적 연마(CMP) 잔류물이 형성된 Cu 표면 및 저-k 유전체층 표면을 포함하는 평면 패턴화 기판을 제공하는 단계, 평면 패턴화 기판으로부터 CMP 잔류물을 제거하는 단계, 및 유전체층 표면 및 Cu 금속 표면을 금속-함유 전구체 증기를 함유하는 증착 가스에 노출시켜 Cu 금속 표면 상에 금속-함유 캡층을 선택적으로 증착시키는 단계를 포함한다. 제거 단계는 유전체층 표면의 친수성 작용기를 소수성 작용기로 치환되도록, 평면 패턴화 기판을 소수성 작용기를 포함하는 규소 함유 반응 가스로 처리하고, 처리된 평면 패턴화 기판을 NH3 가스에 노출시키는 것을 포함한다.
본 발명의 또 다른 실시양태에 따라서, 본 발명의 방법은 벤조트리아진(BTA)을 포함하는 CMP 잔류물이 형성된 Cu 표면 및 저-k 유전체층 표면을 포함하는 평면 패턴화 기판을 제공하는 단계, 평면 패턴화 기판으로부터 CMP 잔류물을 제거하는 단계, 및 유전체층 표면 및 Cu 표면을 Ru3(CO)12 전구체 증기 및 CO 캐리어 가스를 함유하는 증착 가스에 노출시켜 Cu 표면 상에 루테늄(Ru) 금속 캡층을 선택적으로 증착시키는 단계를 포함한다. 제거 단계는 평면 패턴화 기판을 열처리하여 평면 패턴화 기판으로부터 CMP 잔류물의 제1 부분을 증발시키고, 이후, 유전체층 표면의 친수성 작용기가 -Si-(CH3)3 작용기로 치환되도록, 평면 패턴화 기판 상의 CMP 잔류물의 제2 부분을 알킬 아민 실란 반응 가스로 처리하고, 처리된 평면 패턴화 기판을 NH3 가스에 노출시키는 것을 포함한다.
이하 본 발명의 구체적인 설명을 참조하고, 특히 첨부된 도면과 함께 고려하면 본 발명의 실시양태 및 이에 수반된 많은 장점들을 보다 완전하게 이해하는데 보다 용이할 것이다.
도 1a-1h는 본 발명의 실시양태에 따른 반도체 소자의 Cu 금속피복에 금속-함유 캡층을 형성한 개략적인 단면도를 도시한 도면이다.
도 2a는 친수성 표면을 포함하는 SiCOH 저 유전체 상수(저-k)층의 개략적인 단면도를 도시한 도면이다.
도 2b는 본 발명의 일 실시양태에 따른 소수성 표면을 포함하는 변형된 SiCOH 저-k층의 개략적인 단면도를 도시한 도면이다.
도 3은 본 발명의 실시양태에 따라 통합 공정을 수행하기 위한 진공 프로세싱 도구의 개략적인 도면이다.
도 4는 본 발명의 실시양태에 따른 평면 패턴화 기판 상에서의 표면 세척 및 금속-함유 캡층의 선택적 형성을 위한 공정 흐름도를 도시한 도면이다.
도 5는 기판 처리 함수에 따른 상대적 BTA 강도 및 BTA 제거율을 도시한 도면이다.
본 발명의 실시양태는 반도체 소자의 전자이동성 및 응력 이동성을 개선시키기 위한 반도체 소자의 Cu 금속피복으로 금속-함유 캡층을 통합시키는 방법을 제공한다. 반도체 소자의 금속 표면(예를 들면, Cu 표면 또는 텅스텐(W) 표면) 상의 금속-함유 캡층의 존재가 금속층의 전자이동성 및 응력 이동성에 매우 유리하지만, 금속층에 인접한 유전체층 표면 상에 미량이더라도 존재하는 추가 금속-함유 물질은 반도체 소자의 다양한 전기 특성에 유해하다.
반도체 소자의 최소 특징부 크기가 감소하고 인접한 금속층간 유전체층 두께가 감소함에 따라, 전자이동성 및 응력 이동성 문제는 점차적으로 보다 더 심각해진다. 일례에서, 32 nm 최소 특징부 크기 소자 세대는 인접한 금속층 사이에 오직 약 45-50 nm의 유전체 두께를 이용할 수 있고, 유전체층 표면 상의 미량의 추가 금속-함유 물질은 인접한 금속층간 전류 누수로를 생성할 수 있고, 반도체 소자의 전류(I)-전압(V) 및 시간-의존적-유전체-붕괴(TDDB) 양태에 강하게 영향을 미칠 수 있다.
당분야의 숙련가는 1 이상의 특정한 상세사항없이, 또는 다른 대체 및/또는 추가 방법, 물질, 또는 성분을 사용해 다양한 실시양태를 실시할 수 있다는 것을 인식할 것이다. 다른 예에서, 잘 알려진 구조, 물질 또는 작업은 본 발명의 다양한 실시양태의 애매한 측면을 피하기 위해 상세히 도시하거나 또는 기술하지 않았다. 유사하게, 설명의 목적을 위해, 본 발명을 완전하게 이해하도록 특정 수치, 물질, 및 구조를 기재한다. 또한, 도면에 도시된 다양한 구체예가 예시적인 대표도이고 비율에 맞게 도시할 필요는 없음을 이해할 것이다.
본 명세서 전반에서 "일 실시양태"는 이 실시양태와 함께 기술된 구체적인 특징, 구조, 물질 또는 특성이 본 발명의 1 이상의 실시양태에 포함되는 것을 의미하지만, 이들이 모든 실시양태에 존재하는 것을 나타내는 것은 아니다. 따라서, 본 명세서 전반의 다양한 곳에서 사용되는 어구 "일 실시양태" 또는 "실시양태"는 반드시 본 발명의 동일 실시양태를 의미하는 것은 아니다.
도 1a-1h는 본 발명의 실시양태에 따른 반도체 소자의 Cu 금속피복에 금속-함유 캡층이 형성된 개략적인 단면도를 도시하고 있다. 도 1a는 유전체층(100)에 복수개의 함입 특징부(10)를 포함하는 패턴화 기판(1)을 도시한 도면이다. 함입 특징ㅈ부(10)는 통상의 리쏘그래피 및 플라즈맘 에칭법을 사용해 형성시킬 수 있다. 이러한 함입 특징부(10)는 종횡비가 높은 인터커넥트 구조의 일부분일 수 있다. 함입 특징부(10)는 약 2:1 이상, 예를 들면, 3:1, 4:1, 5:1, 6:1, 12:1, 15:1, 또는 그 이상의 종횡비(깊이/너비)를 가질 수 있다. 함입 특징부(10)는 너비(11)가 대략 500 nm(nm=10-9m) 미만, 예를 들면 250 nm, 200 nm, 150 nm, 100 nm, 65 nm, 45 nm, 32 nm, 20 nm, 또는 그 이하일 수 있다. 그러나, 본 발명의 실시양태는 다른 종횡비 및 특징부 너비를 이용할 수 있기 때문에, 이러한 종횡비 또는 특징부 너비에 국한되지 않는다. 본 발명의 실시양태는 반도체 제조시에 존재하는 다양한 단순 및 복합 함입 특징부에 적용될 수 있음을 이해한다.
유전체층(100)은 예를 들면, SiO2, 저-k 유전체 물질, 또는 고-k 유전체 물질을 함유할 수 있다. 저-k 유전체 물질은 대략 4(예를 들면, 열적 성장된 이산화규소에 대한 유전체 상수는 3.8 내지 3.9 범위일 수 있음)인, SiO2의 유전체 상수 보다 낮은 공칭 유전체 상수를 갖는다. 고-k 물질은 SiO2의 유전체 상수보다 높은 공칭 유전체 상수를 갖는다.
반도체 분야에서 공지된 바와 같이, 인터커넥트 지연은 집적 회로(IC)의 속도 및 성능을 개선시키기 위한 드라이브의 주요 수명 인자이다. 인터커넥트 지연을 최소화시키는 한 방법은 IC 제조 동안 저-k 물질을 사용하여 인터커넥트 정전용량을 감소시키는 것이다. 그러한 저-k 물질은 또한 저온 프로세싱에 유용한 것으로 입증되었다. 따라서, 최근 수년간, 저-k 물질이 비교적 높은 유전체 상수의 절연 물질, 예컨대 이산화규소를 대체하기 위해 개발되었다.
구체적으로, 저-k 필름이 반도체 소자의 금속층 사이의 층간 및 층내 유전체층을 위해 이요되었다. 부가적으로, 절연 물질의 유전체 상수를 더욱 감소시키기 위해, 물질 필름이 다공, 즉, 다공성 저-k 물질을 사용해 형성된다. 이러한 저-k 물질은 포토레지스트 응용법과 유사한 스핀-온 유전체(SOD) 방법을 통해, 또는 화학 증착법(CVD)을 통해 증착될 수 있다.
저-k 유전체 물질은 3.7 미만의 유전체 상수를 가지거나, 또는 1.6 내지 3.7 범위의 유전체 상수를 가질 수 있다. 저-k 유전체 물질은 불소화 규소 유리(FSG), 탄소 도핑된 산화물, 중합체, SiCOH-함유 저-k 물질, 비다공성 저-k 물질, 다공성 저-k 물질, 스핀-온 유전체(SOD) 저-k 물질, 또는 임의의 다른 적절한 유전체 물질을 포함할 수 있다. 저-k 유전체 물질은 Applied Materials, Inc.에서 시판되는, BLACK DIAMOND®(BD) 또는 BLACK DIAMOND®II(BDII) SiCOH 물질, 또는 Novellus Systems, Inc.에서 시판되는, Coral®CVD 필름을 포함할 수 있다. 다른 시판되는 탄소 함유 물질로는 Dow Chemical에서 입수할 수 있는 SILK®(예를 들면, SiLK-I, SiLK-J, SiLK-H, SiLK-D, 및 다공성 SiLK 반도체 유전체 수지) 및 시클로TENE®(벤조시클로부텐), 및 Honeywell에서 입수할 수 있는 GX-3™, 및 GX-3P™ 반도체 유전체 수지가 포함될 수 있다.
저-k 유전체 물질은 단층으로 구성된 다공성 무기-유기 하이브리드 필름, 예컨대 소형 공극(또는 기공)을 생성하도록 경화 또는 증착 공정 동안 필름의 완전 고밀화를 방해하는 CH3 결합을 갖는 산화규소계 매트릭스를 포함한다. 또한 대안적으로, 이들 유전체층은 2 이상의 층으로 구성된 다공성 무기-유기 하이브리드 필름, 에컨대 경화 공정동안 분해 및 증발되는 유기 물질의 다공(예를 들면, 포로겐)을 갖는 탄소 도핑된 산화규소계 매트릭스를 포함한다.
또한, 저-k 물질은 SOD 기술을 사용해 증착되는, 실리케이트계 물질, 예컨대 수소 실세스퀴옥산(HSQ) 또는 메틸 실세스퀴옥산(MSQ)을 포함한다. 이러한 필름의 예로는 Dow Corning에서 시판되는, FOx®HSQ, Dow Corning에서 시판되는 XLK 다공성 HSQ, 및 JSR Microelectronic에서 시판되는 JSR LKD-5109가 포함된다.
저-k 물질이 반도체 회로의 제조에 유망하지만, 반도체 제조시 저-k 물질(예를 들면, SiCOH 물질)의 도입은 몇가지 문제점을 갖는다. 비다공성 및 다공성 저-k 물질 둘 모두 잘 부서지는 경향이 있고(즉, 저응집력, 파쇄에 대한 저연신률, 및 저파괴인성을 가짐), 보다 전통적인 유전체 물질에 비해 낮은 강건성을 가지며, 웨이퍼 프로세싱, 예컨대 유전체 물질을 패턴화하는데 통상 사용되는 엣치 및 플라즈마재 공정 동안 손상될 수 있다. 또한, 액체수 및 수증기가 저-k 물질의 응집력을 보다 더 저하시킨다.
도 1b는 도 1a의 함입 특징부(10) 내 확산 배리어층(102), 및 함입 특징부(10)를 채우는 금속층(104)(예를 들면, Cu 또는 W)을 형성하는 추가 프로세싱이 후속된 평면 패턴화 기판(10을 도시한 도면이다. 확산 배리어층(102)는, 예를 들면, 탄탈(Ta) 함유층(예를 들면, Ta, TaC, TaN, 또는 TaCN, 또는 이의 조합), 티타늄(Ti)-함유층(예를 들면, Ti, TiN, 또는 이의 조합), 또는 텅스텐(W) 함유층(예를 들면, W, WN, 또는 이의 조합), 또는 이의 2 이상의 조합을 포함할 수 있다. 본 발명의 일 실시양태에 따라서, 확산 배리어층(102)은 접착층, 예를 들면, Ru 금속층 또는 Ru 금속-함유 금속 합금을 더 포함할 수 있는데, 이는 함입 특징부(10)의 금속층(104)과 직접 접촉된다. 일부 예에서, 확산 배리어층(102)은 대략 5 nm 미만의 두께를 가질 수 있다. 일례에서, Ru 금속 접착층의 두께는 대략 2 nm일 수 있다.
함입 특징부(10)의 Cu 금속 충전은 Cu 도금 공정에 의해, 예를 들면 전기화학 도금 공정 또는 무전해 도금 공정에 의해 수행될 수 있으며, 화학적 기계적 연마(CMP) 공정은 과량의 Cu 금속을 제거하기 위해 Cu 도금 공정 후에 통상 수행된다. CMP 공정은 유전체층(100)에 대한 높은 선택성으로 Cu 제거를 위해 최적화될 수 있다. CMP 및 Cu 도금 공정은 당분야의 숙련가에게 잘알려져 있다. 도 1b에서, 평면 패턴화 기판(1)은 평면의 금속 표면(105) 및 유전체층 표면(101)을 포함한다.
도 1b는 CMP 공정 이후에 유전체층 표면(101) 및 금속 표면(105) 상에 존재할 수 있는 CMP 잔류물(109)을 개략적으로 추가 도시한 도면이다. 일례에서, CMP 잔류물(109)은 CMP 공정에서 통용되는 화학제인 벤조트리아진(BTA)을 포함할 수 있다. 그러나, CMP 잔류물(109)은 CMP 공정에 사용되는 다른 화학제를 포함할 수도 있다.
BTA의 구조는 다음과 같다:
Figure pct00001
당분야의 숙련가가 쉽게 이해하게 되는 바와 같이, CMP 잔류물(109)의 효율적인 제거가, 평면 패턴화 기판(1)의 금속 표면(105) 상에 추가 물질층 예컨대 금속-함유 캡층의 선택적 증착을 포함하여, 평면 패턴화 기판(1)의 추가 프로세싱 전에 요구된다. 본 발명자들은 고온 H2 어닐링 및/또는 H2 플라즈마 프로세싱을 포함한, 금속 표면(105) 및 유전체층 표면(101)으로부터 CMP 잔류물(109)을 세척하기 위한 수많은 통상의 방법들이 저-k 물질을 포함하는 소자를 포함해, 많은 진보된 반도체 소자를 제조하는데는 허용되지 않는다는 것을 인지하였다. 이러한 방법들은 대개는 만족할만하게 기판 표면으로부터 CMP 잔류물(109) 및 다른 오염물을 세척하지 못하며, 고온 사용 및/또는 플라즈마 노출로 인해 저-k 물질을 손상시킬 수 있다.
본 발명의 실시양태는 금속 표면(105) 사이의 유전체층 표면(101) 상에 추가의 금속-함유 물질 형성을 방지 또는 최소화하면서, 금속 표면, 예컨대 금속 표면(105) 상에 금속-함유 캡층의 선택적 증착 전에 평면 패턴화 표면으로부터 CMP 잔류물 및 다른 오염물을 세척하기 위한 신규한 저온 방법을 제공한다. 이러한 개선된 선택성은 금속-함유 캡층을 포함하는 반도체 소자에서 선간 파괴 및 전기 누수 성능에 대한 개선된 차이를 제공한다.
본 발명의 일 실시양태에 따라서, CMP 공정 이후, 도 1b에 도시된 평면 패턴화 기판(1)은 공기 중에서 또는 진공 조건 하에서 열처리되어 CMP 잔류물(109)의 제1 부분을 제거할 수 있다. 열처리는 CMP 잔류물(109) 내 물질의 비등점과 대략 동등하거나 또는 보다 높은 온도에서 수행될 수 있다. 일례에서, BTA를 포함하는 CMP 잔류물(109)은 CMP 잔류물의 제1 부분(벌크)에 존재하는 BTA를 제거하기 위해, 대략 210℃, 또는 그 이상의 온도에서 열처리될 수 있다. BTA는 비등점이 209.4℃이다. 열처리 결과 금속 표면(105) 및 유전체층 표면(101)에 직접 결합된 평면 패턴화 기판(1) 상의 CMP 잔류물(109)의 나머지 부분(제2 부분)이 얻어진다고 생각된다. 따라서, 일례에서, CMP 잔류물의 제1 부분은 BTA의 복수 분자층을 포함할 수 있고 CMP 잔류물의 제2 부분은 평면 패턴화 기판(1) 상에 대략 BTA의 단일 분자 층을 포함할 수 있다.
도 1c는 평면 패턴화 기판(1)을 소수성 작용기를 포함하는 반응 가스(118)로 처리하는 것을 개략적으로 도시한 도면이다. 본 발명자들은 평면 패턴화 기판(1)을 저온(예를 들면, 약 150℃∼약 250℃의 온도)에서 반응 가스(118)에 노출시키는 것이 평면 패턴화 기판(1)으로부터 CMP 잔류물(109)를 제거하는데 효과적이고 저-k 물질을 포함하는 소자를 포함한, 많은 진보된 반도체 소자의 제조에 허용되지 않는 통상의 고온 H2 어닐링 또는 H2 플라즈마 공정을 대체할 수 있음을 발견하였다.
평면 패턴화 기판(1)으로부터 CMP 잔류물(109)을 제거하는 것 이외에도, 반응 가스(118)에 노출은 유전체층 표면(101) 상의 친수성 작용기를 반응 가스(118) 유래의 소수성 작용기로 치환시킬 수 있다. 도 2a는 친수성 저-k 유전체층 표면(214)을 포함하는 저-k 유전체층(204) 및 금속 표면(216)을 갖는 금속층(206)을 포함하는 평면 패턴화 기판의 개략적인 단면도를 도시한 도면이다. 패턴 에칭 또는 CMP 동안 Si-CH3 기를 포함하는 저-k 물질의 표면으로부터, 소수성 작용기, 예를 들면, -CH3의 제거는 금속-함유 전구체에 대한 원치않는 흡착 부위를 제공하여 유전체층 표면 상에 금속-함유 증착을 위한 인큐베이션 시간을 감소시키는 것으로 여겨진다. 또한, 많은 저-k 물질은 다공성이고, 이들 물질이 금속-함유 전구체 증기에 노출되면 다공에 금속-함유 전구체 분자를 포획하여 그와 반응할 수 있다.
예시적인 SiCOH 저-k 유전체층(204)은 친수성 작용기(230)를 갖는 친수성 저-k 유전체층 표면(214)를 포함한다. 예시적인 친수성 작용기(230)는 패턴 에칭 또는 CMP 동안 SiCOH 저-k 유전체층(204)으로부터 -CH3 기를 제거하여 형성될 수 있는 히드록실 기(-OH 기)이다. 친수성 작용기(230)는 친수성 저-k 유전체층 표면(214) 상에 금속-함유 증착을 위한 인큐베이션 시간을 유의하게 감소시키는 금속-함유 전구체에 대한 원치않는 흡착 부위를 제공하는 것으로 여겨진다. 따라서, 친수성 저-k 유전체층 표면(214)에 대한 금속 표면(216) 상의 금속-함유층의 선택적 증착이 문제가 된다.
도 2b는 본 발명의 일 실시양태에 따른 소수성 표면을 포함하는 변형된 SiCOH 저-k 물질의 개략적인 단면도를 도시한 도면이다. 변형된 SiCOH 저-k 유전체층(205)은 소수성 작용기(231)를 갖는 소수성 저-k 유전체 표면(215)을 포함한다. 예시적인 -Si(CH3)3 소수성 작용기(231)를 도 2b에 도시하였다. 본 발명의 실시양태에 따라서, 소수성 작용기(231)를 포함하는 소수성 저-k 유전체층 표면(215)은 도 2a의 친수성 저-k 유전체층 표면(214)을 소수성 작용기를 포함하는 반응 가스에 노출시켜서, 친수성 작용기(230)를 반응 가스 유래의 소수성 작용기로 치환시켜 제조할 수 있다. 이러한 치환은 인큐베이션 시간이 긴 소수성 저-k 유전체층 표면(215)에 비하여, 금속-함유 증착을 위한 인큐베이션 시간이 짧은 금속 표면(216) 및/또는 다른 금속-함유 표면 상의 선택적 금속-함유 증착을 개선시킨다. 소수성 저-k 유전체층 표면(215)은 금속-함유 전구체에 대한 흡착 부위를 거의 포함하지 않거나 또는 전혀 포함하지 않아서, 금속-함유 전구체에 대한 소수성 저-k 유전체층 표면(215)의 노출은 금속 표면(216)에 비해 소수성 저-k유전체층 표면(215) 상에서 인큐베이션 시간이 길고 지연된 금속-함유 증착을 일으킨다. 이는 소수성 저-k 유전체층 표면(215) 상에 증착이 거의 없거나 또는 전혀없이 금속 표면(216) 상에 금속-함유층의 선택적인 형성을 가능하게 한다. 또한, 다공성 SiCOH 저-k 유전체층(204) 및 변형된 다공성 SiCOH 저-k 유전체층(205)의 경우, 소수성 작용기(231)가 다공성 SiCOH 저-k 유전체층(204) 내 다공을 적어도 부분적으로 채울 수 있어서, 다공에서의 금속-함유 전구체 분자의 이동 및 후속 반응을 방지하거나 또는 감소시킨다.
다시 도 1c를 참조하면, 본 발명의 일부 실시양태에 따라, 반응 가스(118)는 알킬 실란, 알콕시실란, 알킬 알콕시실란, 알킬 실록산, 알콕시실록산, 알킬 알콕시실록산, 아릴 실란, 아실 실란, 아릴 실록산, 아실 실록산, 알킬 아민 실란, 실라잔, 또는 이의 임의 조합을 포함하는, 규소 함유 가스를 포함할 수 있다. 반응 가스(118)에 대한 노출은 예를 들면, 약 10 초 내지 약 120 분, 또는 약 30 초 내지 약 60 초의 시간 기간 동안, 약 0.1 Torr 내지 약 10 Torr, 또는 약 1 Torr 내지 약 5 Torr의 가스압에, 약 20℃ 내지 약 300℃, 150℃ 내지 약 300℃, 또는 약 150℃ 내지 약 250℃의 기판 온도에서 수행될 수 있다. 반응 가스(118)는 플라스마-여기(평면 패턴화 기판(1) 위에서 리모트 플라즈마 또는 직접 플라즈마에 의함)에 의하거나 또는 반응 가스를 플라즈마 여기 없이 평면 패턴화 기판(1)에 노출시킬 수 있다.
본 발명의 일부 실시양태에 따라서, 반응 가스는 알킬 아민 실란, 예를 들면 디메틸실란 디메틸아민(DMSDMA), 트리메틸실란 디메틸아민(TMSDMA), 비스(디메틸아미노) 디메틸실란(BDMADMS), 또는 다른 알킬 아민 실란을 포함할 수 있다. 다른 실시양태에 따라서, 반응 가스는 N,O-비스트리메틸실릴트리플루오로아세트아미드(BSTFA) 및 트리메틸실릴피롤(TMS-피롤)에서 선택될 수 있다.
TMSDMA의 구조를 아래에 도시하였다.
Figure pct00002
본 발명의 일부 실시양태에 따라서, 반응 가스는 실라잔 화합물에서 선택될 수 있다. 실리잔은 포화된 규소-질소 하이브리드이다. 이들은 -NH-가 -O-로 치환된 실록산 구조와 유사하다. 유기 실라잔 전구체는 Si 원자(들)에 결합된 1 이상의 알킬 기를 더 포함할 수 있다. 알킬 기는 예를 들면, 메틸 기, 에틸 기, 프로필 기, 또는 부틸 기, 또는 이의 조합일 수 있다. 또한, 알킬 기는 환형 탄화수소 기 예컨대 페닐 기일 수 있다. 또한, 알킬 기는 비닐 기일 수 있다. 디실라잔은 규소 원자에 부착된 1 내지 6개 메틸기를 갖거나 또는 규소 원자에 부착된 1 내지 6개 에틸 기를 갖는 화합물이거나, 또는 규소 원자에 부착된 메틸 및 에틸 기의 조합을 갖는 디실라잔 분자이다.
헥사메틸디실라잔(HMDS)의 구조는 아래에 도시하였다.
Figure pct00003
HMDS는 Si-N-Si 구조 단위 및 각각의 Si 원자에 결합된 3개 메틸 기를 포함한다. HMDS는 20℃에 약 20 Torr의 증기 압을 갖는 시판되는 규소 화합물이다.
유기 실라잔 화합물의 예는 하기 표 1에 나타내었다.
트리에틸실라잔 SiC6H17N
트리프로필실라잔 SiC9H23N
트리페닐실라잔 SiC18H17N
테트라메틸디실라잔 Si2C4H15N
헥사메틸디실라잔 Si2C6H19N
헥사에틸디실라잔 Si2C12H31N
헥사페닐디실라잔 Si2C36H31N
헵타메틸디실라잔 Si2C7H21N
디프로필-테트라메틸디실라잔 Si2C10H27N
디-n-부틸-테트라메틸디실라잔 Si2C12H31N
디-n-옥틸-테트라메틸디실라잔 Si2C20H47N
트리에틸-트리메틸시클로트리실라잔 Si2C9H27N3
헥사메틸시클로트리실라잔 Si3C6H21N3
헥사에틸시클로트리실라잔 Si3C12H33N3
헥사페닐시클로트리실라잔 Si3C36H33N3
옥타메틸시클로테트라실라잔 Si4C8H28N4
옥타에틸시클로테트라실라잔 Si4C16H44N4
테트라에틸-테트라메틸시클로테트라실라잔 Si4C12H36N4
시아노프로필메틸실라잔 SiC5H10N2
테트라페닐디메틸디실라잔 Si2C26H27N
디페닐-테트라메틸디실라잔 Si2C16H23N
트리비닐-트리메틸시클로트리실라잔 Si3C9H21N3
테트라비닐-테트라메틸시클로테트라실라잔 Si4C12H28N4
디비닐-테트라메틸디실라잔 Si2C8H19N
CMP 잔류물(109)를 제거하는 것 이외에도, 반응 가스(118)에 평면 패턴화 기판(1)의 노출은 유전체층 표면(101)의 친수성 작용기(예를 들면, -OH 기)를 반응 가스(118) 유래의 소수성 작용기(예를 들면, -Si(CH3)3 기)로 치환시켜 변형된 유전체층 표면(103)을 형성시킬 수 있다. 소수성 작용기는 변형된 유전체층 표면(103) 상에 "+"로 표시하였다. 도 1c에 도시한 바와 같이, 반응 가스(118)에 평면 패턴화 기판(1)의 노출은 금속 표면(105) 상에 흡착된 소량의 반응 가스(118a)를 더 생성시킬 수 있다.
도 1d를 참조하면, 반응 가스(118)의 노출 이후에, 평면 패턴화 기판(1)은 플라즈마 여기 부재 하에서, 환원 가스(123), 예를 들면 수소(H2) 가스 또는 암모니아(NH3) 가스 존재하에 열처리된다. 환원 가스 노출은 금속 표면(105) 상의 산화 금속(예를 들면, CuO)을 상응하는 금속(예를 들면, Cu)으로 화학적으로 환원시키는 것으로 생각된다. NH3 가스 노출은 유전체층 표면(101)의 미반응 친수성 작용기(예를 들면, -OH 기)를 -NHx 기(-NH2 또는 -NH 기)로 치환시켜, 유전체층 표면(101)에 비해 금속 표면(105) 상의 선택적 금속-함유 증착을 더욱 개선시키는 것으로 또한 생각된다. NH3 가스 노출은 금속 표면(105)으로부터 임의의 잔류 유기 오염물을 더욱 제거시킬 수 있다. 일부 실시양태에 따라서, NH3 가스 노출은 변형된 유전체층 표면(103)으로부터 소수성 작용기를 적어도 부분적으로 제거할 수 있고 -NHx 기로 치환될 수 있다. 그러나, 다른 실시양태에 따라서, 소수성 작용기는 NH3 가스 노출 동안 변형된 유전체층 표면(103) 상에 잔류할 수 있다. 일례에서, 기판 온도를 제어할 수 있고 금속 표면(105) 상에 금속-함유 캡층을 증착하기 전에 변형된 유전체층 표면(103)으로부터 소수성 작용기의 제거를 증강시키기 위해 상승시킬 수 있다.
도 1e는 본 발명의 일 실시양태에 따라서 환원 가스(123)로 열처리 후 평면 패턴화 기판(1)을 도시한 도면이다. 도 1e에 도시된 실시양태에서, 소수성 작용기(예를 들면, -Si(CH3)3 기)는 환원 가스 노출에 의해 변형된 유전체층 표면(103)으로부터 제거되고 흡착된 반응 가스(118a)는 금속 표면(105)로부터 제거된다.
도 1f는 본 발명의 일 실시양태에 따라 금속-함유 전구체 증기를 포함하는 증착 가스(119)에 평면 패턴화 기판(1)의 노출을 개략적으로 도시한 도면이다. 증착 가스(119)는 캐리어 가스(예를 들면, 불활성 가스), 환원 가스, 또는 캐리어 가스와 환원 가스 둘 모두를 더 포함할 수 있다. 금속-함유 전구체 증기는 루테늄(Ru)-함유 전구체, 코발트(Co)-함유 전구체, 몰리브덴(Mo)-함유 전구체, 텅스텐(W)-함유 전구체, 백금(Pt)-함유 전구체, 이리듐(Ir)-함유 전구체, 로듐(Rh)-함유 전구체, 및 레늄(Re)-함유 전구체에서 선택될 수 있는 금속-함유 전구체를 포함할 수 있다. 예시적인 Ru-함유 전구체는 Ru3(CO)12,(2,4-디메틸펜타디에닐)(에틸시클로펜타디에닐) 루테늄(Ru(DMPD)(EtCp)), 비스(2,4-디메틸펜타디에닐) 루테늄(Ru(DMPD)2), 4-디메틸펜타디에닐)(메틸시클로펜타디에닐) 루테늄(Ru(DMPD)(MeCp)), 또는 비스(에틸시클로펜타디에닐) 루테늄(Ru(EtCp)2)을 포함한다. 예시적인 Co 전구체는 Co2(CO)8, Co4(CO)12, CoCp(CO)2, Co(CO)3(NO), Co2(CO)6(HCC t Bu), Co(acac)2, Co(Cp)2, Co(Me5Cp)2), Co(EtCp)2, 코발트(II) 헥사플루오로아세틸아세토네이트 수화물, 코발트 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 코발트(III) 아세틸아세토네이트, 비스(N,N'-디이소프로필아세트아미디네이토) 코발트, 및 트리카르보닐 알릴 코발트를 포함한다. 예시적인 Mo 전구체는 Mo(CO)6가 있다. 예시적인 W 전구체는 W(CO)6 및 텅스텐 할라이드(WX6, X는 할로겐임)를 포함한다. 예시적인 Pt 전구체는 Pt(CO)2Cl2, Pt(acac)2, Me2PtC5H5, Pt(PF3)4, 및 MeCpPtMe3을 포함한다. 예시적인 Ir 전구체는 Ir4(CO)12, Ir(알릴)3,(메틸시클로펜타디에닐)(1,5-시클로옥타디엔) 이리듐(I),(C6H7)(C8H12)Ir, 및 IrCl3을 포함한다. 예시적인 Rh 전구체는 Rh(acac)(CO)2,(h5-C5H5)Rh(H2C=CH2)2,(h5-C5H5)Rh(CO)2, 및 RhCl3를 포함한다. 예시적인 Re 전구체로는 Re2(CO)10이 있다. 수많은 다른 금속-함유 전구체를 본 발명의 실시양태에서 사용할 수 있음을 당분야의 숙련가는 이해할 것이다.
도 1f에서, 증착 가스(119)에 노출은 금속 표면(105) 상에 금속-함유 캡층(115)을 선택적으로 증착시키며, 도 1f에 도시한 바와 같이, 유전체층 표면(101) 상에 금속-함유 전구체에 대한 흡착 부위 결핍으로 인해 유전체층 표면(101) 상에서 금속-함유 증착이 거의 일어나지 않거나 또는 전혀 일어나지 않는다. 도 1에 도시하지는 않았으나, 유전체층 표면(101)은 유전체층 표면(101) 상에 금속-함유 증착을 더욱 차단할 수 있는 소수성 작용기를 더 포함할 수 있다. 금속-함유 캡층(115)은 금속층, 금속 화합물층, 또는 금속층과 금속 화합물층의 교차층을 포함할 수 있다. 일례에서, 금속-함유 캡층(115)의 평균 두께는 2 옴스트롱(옴스트롱 = 10-10m) 내지 200 옴스트롱, 예를 들면, 약 2, 5, 10, 15, 20, 30, 40, 50, 100, 또는 200 옴스트롱일 수 있다. 일부 예에서, 금속-함유 캡층(115)은 평균 두께가 2 내지 5 옴스트롱일 수 있다. 그러나, 본 발명의 실시양태는 이러한 두께에 한정되지 않으며 금속-함유 캡층(115)은 200 옴스트롱보다 더 두꺼울 수 있다. 일 실시양태에 따라서, 금속 표면(105) 상의 금속-함유 캡층(115)의 표면 피복은 금속 표면(105)에 노출되는 갭과 불완전할 수 있다.
본 발명의 일부 실시양태에 따라서, 금속-함유 캡층(115)은 1 이상의 금속층을 포함하거나 또는 그로 이루어질 수 있다. 금속층은 Ru, Co, Mo, W, Pt, Ir, Rh, 또는 Re, 또는 이의 조합에서 선택되는 금속 원소를 포함할 수 있다. 일부 예에서, 금속-함유 캡층(115)은 화학 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD) 또는 플라즈마 강화 ALD(PEALD) 방법을 사용해 증착 가스(119)에 평면 패턴화 기판(1)을 노출시켜 평면 패턴화 기판(1) 상에 증착될 수 있다. 일례에서, 금속-함유 캡층(115)은 Ru 금속을 포함하거나 또는 그로 이루어질 수 있고 확산 배리어층(102)는 금속층(104)와 직접 접촉하는 Ru 금속 접착층을 포함할 수 있다. 따라서, 도 1f에 도시된 금속층(104)의 일부분은 Ru 금속으로 캡슐화될 수 있다.
본 발명의 다른 실시양태에 따라서, 금속-함유 캡층(115)은 금속 화합물층을 포함하거나 또는 그로 이루어질 수 있다. 금속 화합물층은 금속 원소, 예를 들면, 상기 언급한 금속 원소 중 1 이상, 및 도펀트를 포함할 수 있다. 예를 들면, 도펀트는 인(P), 붕소(B), 질소(N), 불소(F), 염소(Cl), 브롬(Br), 규소(Si), 또는 게르마늄(Ge), 또는 이의 조합에서 선택된 비금속 도펀트 원소일 수 있다. 일부 실시양태에서, 금속 화합물층은 도펀트 가스 및 금속-함유 전구체 증기를 함유하는 증착 가스(119)에 평면 패턴화 기판(1)을 노출시켜 금속 표면(105) 상에 증착될 수 있다. 예를 들면, 도펀트 가스는 PH3, BH3, B2H6, BF3, NF3, NH3, N2, N2H4, PF3, PBr3, BCl3, BI3, SiH4, Si2H6, SiH3Cl, SiH2Cl2, SiHCl3, SiCl4, Si2Cl6, SiH3F, SiH2F, SiHF3, SiF4, Si2F6, GeH4 또는 GeCl4, 또는 이의 2 이상의 조합에서 선택된 비금속 도펀트 가스를 포함하거나 또는 그로 이루어질 수 있다. 다른 실시양태에서, 다른 Si-함유 또는 Ge-함유 비금속 도펀트 가스가 이용될 수 있다.
도 1g는 도 1f의 평면 패턴화 기판(1)의 후속 프로세싱 이후에 금속-함유 캡층(115) 및 유전체층 표면(101)에 형성된 유전체 확산 배리어층(130)을 도시한 도면이다. 유전체 확산 배리어층(130)은 예를 들면, 질화규소(SiN), 탄화규소(SiC), 또는 탄화질화규소(SiCN)를 포함할 수 있다.
다른 구체예에 따라서, 도 1d의 환원 가스 노출 프로세싱 조건은 소수성 작용기가 변형된 유전체층 표면(103)으로부터 실질적으로 제거되지 않도록 선택될 수 있다. 도 1h는 금속-함유 캡층(115) 및 변형된 유전체층 표면(103) 상에 형성된 제2 유전체 확산 배리어 층(131)을 도시한 도면이다. 제2 유전체 확산 배리어층(131)은 예를 들면 SiN, SiC, 또는 SiCN을 포함한다.
도 3은 본 발명의 실시양태에 따라서 통합 프로세싱을 수행하기 위한 진공 프로세싱 도구의 개략적인 도면이다. 진공 프로세싱 도구(300)는 카세트 모듈(301A 및 301B), 및 기판 배열 모듈(301C)을 포함하는 기판(웨이퍼) 수송 시스템(301)을 포함한다. 로드-락 챔버(302A 및 302B)가 기판 수송 시스템(301)에 결합된다. 기판 수송 시스템(301)은 대기압에서 유지되지만 불활성 가스를 퍼징하여 깨끗한 환경이 제공된다.
로드 락 챔버(302A 및 302B)는 기판 수송 시스템(303)에 결합된다. 기판 수송 시스템(503)은 매우 낮은 베이스 압력(예를 들면, 5 x 10-8 Torr, 또는 그 이하)에서 유지되거나 또는 터보분자 펌프(도시하지 않음)를 사용해, 불활성 가스로 일정하게 퍼징될 수 있다. 기판 수송 시스템(303)은 기판 수송 로봇을 포함하고 탈기 시스템(304A 및 304D), 기판을 소수성 작용기를 포함하는 반응 가스에 노출시키도록 구성된 프로세싱 시스템(304B), 및 기판을 환원 가스(예를 들면, H2 또는 NH3)에 노출시키도록 구성된 프로세싱 시스템(304C)과 결합된다.
또한, 기판 수송 시스템(303)은 기판 취급 챔버(304E)를 통해 기판 수송 시스템(305)에 결합된다. 기판 수송 시스템(303)에서 처럼, 기판 수송 시스템(305)은 매우 낮은 베이스 압력(예를 들면, 5 x 10-8 Torr, 또는 그 이하)에서 유지되거나, 터보분자 펌프(도시하지 않음)을 사용해, 일정하게 불활성 가스가 퍼징된다. 기판 수송 시스템(305)은 기판 수송 로봇을 포함한다. 기판 수송 시스템(305)은 기판 상에 금속-함유 캡층이 증착되도록 증착 가스에 패턴화 기판을 노출시키기 위해 구성된 프로세싱 시스템(306A 및 306D), 경우에 따라 금속-함유 캡층을 도펀트 가스에 노출시키기 위한 프로세싱 시스템(306C), 및 기판 상에 유전체 확산 배리어층을 증착시키기 위한 프로세싱 시스템(306B)에 결합된다.
본 발명의 일 실시양태에 따라서, 프로세싱 시스템(306A)은 Ru 금속 캡층을 증착시키기 위해 Ru3(CO)12 및 CO를 포함하는 증착 가스를 이용하도록 구성된 Ru CVD 시스템일 수 있다. 예시적인 Ru CVD 시스템은 미국 특허 제7,270,848호 및 제7,279,421호에 기술되어 있다.
진공 프로세싱 수단(300)은 통합 기판 프로세싱 동안 도 3에 도시된 프로세싱 시스템 및 프로세싱 성분에 결합되어 이들 전부 또는 이들 중 임의의 것을 제어할 수 있는 컨트롤러(310)를 포함한다. 대안적으로, 또는 부가적으로, 컨트롤러(310)는 1 이상의 추가 컨트롤러/컴퓨터(도시하지 않음)에 결합될 수 있고, 컨트롤러(310)는 추가 컨트롤러/컴퓨터로부터 셋업 및/또는 구성 정보를 얻을 수 있다. 컨트롤러(310)는 임의의 또는 모든 프로세싱 시스템 및 프로세싱 성분을 설정하는데 사용될 수 있고, 컨트롤러(310)는 임의의 또는 모든 프로세싱 시스템 및 프로세싱 성분으로부터 데이타를 수집, 제공, 처리, 저장, 및 표시할 수 있다. 컨트롤러(310)는 임의의 또는 모든 프로세싱 시스템 및 프로세싱 성분을 제어하기 위한 수많은 어플리케이션을 포함할 수 있다. 예를 들면, 컨트롤러(310)는 사용자가 1 이상의 프로세싱 시스템 및 프로세싱 성분을 모니터링 및/또는 제어할 수 있는 인터페이스 사용 용이함을 부여할 수 있는 그래픽 유저 인터페이스(GUI) 성분(도시하지 않음)을 포함할 수 있다.
컨트롤러(310)는 교신, 입력 활성화, 및 진공 프로세싱 수단(300)과의 정보 교환 및 진공 프로세싱 수단(300)으로부터의 출력 모니터링을 위해 충분한 제어 전압을 생성할 수 있는 디지탈 I/O 포트, 메모리, 및 마이크로프로세서를 포함할 수 있다. 예를 들면, 메모리에 저장된 프로그램은 집적 기판 프로세싱을 수행하기 위해 처리 레서피에 따라 진공 프로세싱 수단(300)의 입력을 활성화시키는데 이용될 수 있다. 컨트롤러(31)는 메모리에 포함된 1 이상의 명령의 1 이상의 배열을 수행하는 프로세서에 반응하여 본 발명의 마이크로프로세서 기반 프로세싱 단계의 일부분 또는 전부를 실행하는 일반 목적의 컴퓨터 시스템으로서 제공될 수 있다. 이러한 명령은 다른 컴퓨터 판독가능 매체, 예컨대 하드 디스크 또는 분리형 매체 드라이브 등으로부터 컨트롤러 메모리로 판독될 수 있다. 멀티-프로세싱 배치의 1 이상의 프로세서가 또한 컨트롤러 마이크로프로세서로서 사용되어 주메모리에 포함된 명령 배열을 실행할 수 있다. 다른 실시양태에서, 하드 와이어 회로망이 소프트웨어 명령과 함께 또는 대체하여 사용될 수 있다. 따라서, 실시양태는 하드웨어 회로망 및 소프트웨어의 임의의 특정 조합에 국한되지 않는다.
컨트롤러(310)는 본 발명을 실시하는데 필수적일 수 있는 데이타 구조, 테이블, 기록, 또는 다른 데이타를 포함하고 본 발명의 교시에 따라 프로그래밍된 명령을 유지하기 위한, 1 이상의 컴퓨터 판독가능 매체 또는 메모리, 예컨대 컨트롤 메모리를 포함한다. 컴퓨터 판독가능 매체의 예로는 컴팩트 디스크, 하드 디스크, 플로피 디스크, 테잎, 마그네토-옵티칼 디스크, PROM(EPROM, EEPROM, 플래쉬 EPROM), DRAM, SRAM, SDRAM, 또는 임의의 다른 마그네틱 매체, 컴팩트 디스크(예를 들면, CD-ROM), 또는 임의의 다른 광학 매체, 펀치 카드, 페이퍼 테잎, 또는 홀 패턴의 다른 물리적 매체, 캐리어 웨이프(이하에 기술), 또는 컴퓨터가 판독할 수 있는 임의의 다른 매체가 있다.
컴퓨터 판독가능 매체 중 어느 하나 또는 그 조합에 저장하기 위해, 본 발명은 컨트롤러(310) 제어용, 본 발명 실시를 위한 장치 또는 장치들 구동용, 및/또는 컨트롤러(31)와 인간 사용자간 상호작용이 가능할 수 있는 소프트웨어를 포함한다. 이러한 소프트웨어는 장치 드라이버, 작동 시스템, 개발 도구, 어플리케이션 소프트웨어 등을 포함하나, 이에 한정되지 않는다. 이러한 컴퓨터 판독가능 매체는 또한 본 발명을 실시하는데 수행된 모든 프로세싱 또는 일부분(프로세싱이 분산된 경우)을 수행하기 위한 본 발명의 컴퓨터 프로그램 산물을 더 포함한다.
본 발명의 컴퓨터 코드 장치는 해석가능한 프로그램, 다이나믹 링크 라이브러리(DLL), 자바 클래스, 및 완전 실현가능 프로그램을 포함하나, 이에 제한되지 않는 임의의 해석가능하거나 또는 실현가능한 코드 메카니즘일 수 있다. 또한, 본 발명의 프로세싱의 일부분은 양호한 성능, 신뢰성, 및/또는 비용을 위해 분산될 수 있다.
본원에서 사용되는 용어 "컴퓨터 판독가능 매체"는 실행을 위해 컨트롤러(310)의 프로세서에 명령을 제공하는데 관여하는 임의이 매체를 의미한다. 컴퓨터 판독가능 매체는 비휘발성 매체, 휘발성 매체, 및 전송 매체를 포함하나, 이에 제한되지 않는 다양한 형태를 취할 수 있다. 비휘발성 매체는, 예를 들면, 광학, 마그네틱 디스크, 및 마그네토-옵티칼 디스크, 에컨대 하드 디스크 또는 분리형 매체 드라이브를 포함한다. 휘발성 매체는 다이나믹 메모리, 예컨대 주메모리를 포함한다. 또한, 다양한 형태의 컴퓨터 판독가능 매체가 실행을 위해 컨트롤러의 프로세서에 1 이상의 명령의 1 이상의 배열을 수행하는데 포함될 수 있다. 예를 들면, 명령은 초기에 원격 컴퓨터의 마그네틱 디스크 상에서 수행될 수 있다. 원격 컴퓨터는 다이나믹 메모리에 원격으로 본 발명의 일부분 또는 전부를 실행하기 위한 명령을 로딩하고 컨트롤(310)에 네트워크 상의 명령을 전송할 수 있다.
컨트롤러(310)는 진공 프로세싱 수단(300)에 대해 국재적으로 위치하거나, 또는 진공 프로세싱 수단(300)에 대해 멀리 위치할 수 있다. 예를 들면, 컨트롤러(310)는 직접 접속, 인트라넷, 인터넷 및 무선 접속 중 1 이상을 사용해 진공 프로세싱 수단(300)과 데이타를 교환할 수 있다. 컨트롤러(310)는 예를 들면 고객 사이트(즉, 장치 제조자 등)의 인트라넷에 연결되거나, 또는 예를 들면, 판매자 사이트(즉, 장치 제조자)에서 인트라넷에 연결될 수 있다. 부가적으로, 예를 들면, 컨트롤러(310)는 인터넷에 연결될 수 있다. 또한, 다른 컴퓨터(즉, 컨트롤러, 서버 등)가 예를 들면, 컨트롤러(310)에 접속하여 직접 접속, 인트라넷, 및 인터넷 중 1 이상을 통해 데이타를 교환할 수 있다. 또한 당분야의 숙련가가 이해하는 바와 같이, 컨트롤러(310)는 무선 접속을 통해 진공 프로세싱 수단(300)과 데이타를 교환할 수 있다.
당분야의 숙련가가 쉽게 인지하는 바와 같이, 본 발명의 실시양태는 도 3에 도시한 진공 프로세싱 수단(300)의 모든 프로세싱 시스템의 사용을 필요로하지 않을 수 있다. 상기 기술된 바와 같이, 진공 프로세싱 수단(300)은 유사하거나 또는 동일한 프로세싱을 수행하도록 설정된 2종의 프로세싱 시스템(예를 들면, 프로세싱 시스템(306A 및 306D)을 포함할 수 있다. 이는 진공 프로세싱 수단(300)의 웨이퍼 처리량을 증가시키기 위해 수행될 수 있다. 따라서, 본 발명의 일부 실시양태는 도 3에 도시된 모든 프로세싱 시스템 보다 적게 사용하는 것을 포함할 수 있고 또한, 프로세싱 시스템은 도 3에 도시된 것과 다르게 배치될 수 있다.
도 4는 본 발명의 실시양태에 따라 표면을 세척하고 평면 패턴화 기판 상에 금속-함유 캡층을 선택적으로 형성하는 공정 흐름도이다. 도 1a-1h 및 도 3을 다시 참조하면, 공정(400)은 잔류물(109)가 위에 형성된 금속 표면(105) 및 유전체층 표면(101)을 포함하는 평면 패턴화 기판(10)을 진공 프로세싱 수단(300)에 제공하는 단계(410)를 포함한다. 일 실시양태에 따라서, 잔류물은 벤조트리아진(BTA)를 포함하는 CMP 잔류물을 포함할 수 있다.
평면 패턴화 기판(1)은 카세트 모듈(301A 및 301B)을 사용해 로딩되고, 기판 배열 모듈(301C)에 배열되어 로드 락 챔버(302A 또는 302B)를 사용해 펌핑 다운될 수 있다. 이후, 평면 패턴화 기판(10)은 기판 수송 시스템(303)에 의해 탈기 시스템(304A 또는 304D)으로 도입될 수 있다. 본 발명의 일 실시양태에 따라서, 탈기 시스템(304A 또는 304D)에서, 평면 패턴화 기판(1)은 진공 조건 하에서 열처리되어 평면 패턴화 기판(1)으로부터 CMP 잔류물(109)의 제1 부분이 증발될 수 있다. 다른 실시양태에 따라서, 평면 패턴화 기판(1)은 대체 진공 프로세싱 수단 내 진공 조건 하에서 또는 공기 중에서 열처리되어 평면 패턴화 기판(1)이 진공 프로세싱 수단(300)으로 도입되기 전에 평면 패턴화 기판(1)으로부터 CMp 잔류물(109)의 제1 부분이 증발될 수 있다.
평면 패턴화 기판(1)은 프로세싱 시스템(304B)에서 소수성 작요기를 포함하는 반응 가스(118)에 노출된다(420). 이러한 노출은 유전체층 표면(101) 상의 친수성 작용기를 소수성 작용기로 치환하여 유전체층 표면(101)을 변형시킨다. 반응 가스(118)는 알킬 실란, 알콕시실란, 알킬 알콕시실란, 알킬 실록산, 알콕시실록산, 알킬 알콕시실록산, 아릴 실란, 아실 실란, 아릴 실록산, 아실 실록산, 알킬 아민 실란, 실라잔, 또는 이의 임의 조합을 포함하는 규소-함유 반응 가스를 포함할 수 있다.
평면 패턴화 기판(1)은 프로세싱 시스템(304C)에서, 환원 가스에 노출된다(430). 환원 가스 노출은 금속 표면(105) 상에서 산화 금속(예를 들면, CuO)을 상응하는 금속(예를 들면, Cu)로 화학적으로 환원시킬 수 있고 NH3 가스 노출은 유전체층 표면의 미반응 친수성 작용기(예를 들면, -OH 기)를 -NH2 또는 -NH 기로 또한 치환시킬 수 있다. 일부 실시양태에 따라서, NH3 가스 노출은 적어도 부분적으로 유전체층 표면(101)으로부터 소수성 작용기를 제거하고 -NH2 또는 -NH 기로 치환할 수 있다. 그러나, 다른 실시양태에 따라서, 소수성 작용기는 NH3 가스 노출 동안 유전체층 표면(101) 상에 잔류할 수 있다. 일례에서, 기판 온도는 금속 표면(105) 상의 금속-함유 캡층 증착 전에 유전체층 표면(101)으로부터 소수성 작용기의 제거를 증강시키기 위해 제어되어 상승될 수 있다. 일례에서, 평면 패턴화 기판(1)은 단계(420) 및 단계(430) 사이에 진공 조건 하에서 열처리될 수 있다.
본 발명의 일부 실시양태에 따라서, 반응 가스(118)에 노출, 환원 가스에 노출, 또는 반응 가스에 노출과 환원 가스에 노출 둘 모두는 예를 들면, 약 20℃ 내지 약 300℃, 150℃ 내지 약 300℃, 또는 약 150℃ 내지 약 250℃의 기판 온도에서 수행될 수 있다.
금속-함유 캡층(115)은 금속-함유 전구체 증기를 함유하는 증착 가스에 유전체층 표면(101) 및 금속 표면(105)을 노출시켜 프로세싱 시스템(306A) 또는 프로세싱 시스템(306D)에서 평면 패턴화 기판(1)의 금속 표면(105) 상에 선택적으로 증착된다(440). 금속-함유 전구체 증기는 Pt, Au, Ru, Co, W, Rh, Ir, 또는 Pd, 또는 이의 2 이상의 조합에서 선택된 금속 원소를 포함할 수 있다. 일부 실시양태에서, 증착 가스는 PH3, BH3, B2H6, BF3, NF3, NH3, N2H4, PF3, PBr3, BCl3, BI3, SiH4, Si2H6, SiH3Cl, SiH2Cl2, SiHCl3, SiCl4, Si2Cl6, SiH3F, SiH2F, SiHF3, SiF4, Si2F6, GeH4, 또는 GeCl4, 또는 이의 2 이상의 조합에서 선택된 비금속 도펀트 가스를 더 포함할 수 있다.
다르게, 금속-함유 캡층(115)은 금속 표면(105) 상에 선택적으로 금속층이 증착되도록 프로세싱 시스템(306A) 또는 프로세싱 시스템(306D)에서 금속-함유 전구체 증기에 유전체층 표면(101) 및 금속 표면(105)를 노출시켜 평면 패턴화 기판(101)의 금속 표면(105) 상에 형성될 수 있으며, 여기서 금속층은 Pt, Au, Ru, Co, W, Rh, Ir, 또는 Pd, 또는 이의 2 이상의 조합을 포함한다. 이후, 평면 패턴화 기판(1)은 PH3, BH3, B2H6, BF3, NF3, NH3, N2, N2H4, PF3, PBr3, BCl3, BI3, SiH4, Si2H6, SiH3Cl, SiH2Cl2, SiHCl3, SiCl4, Si2Cl6, SiH3F, SiH2F, SiHF3, SiF4, Si2F6, GeH4, 또는 GeCl4, 또는 이의 2 이상의 조합에서 선택된 도펀트 가스에 증착된 금속층을 노출시켜 금속층에 도펀트를 도입시키기 위해 프로세싱 시스템(306C)으로 수송될 수 있다. 본 발명의 일 구체예에 따라서, 프로세싱 시스템(306C)은 GCIB 프로세싱 시스템일 수 있다.
다음으로, 평면 패턴화 기판(1)은 기판 수송 시스템(305), 기판 취급 챔버(304E), 기판 수송 시스템(303), 로드 락 챔버(302A 또는 302B)로 회송될 수 있고, 카세트 모둘(301A 또는 301B)로 회송되고, 후속 프로세싱을 위해 진공 프로세싱 수단(300)으로부터 분리될 수 있다. 다르게, 평면 패턴화 기판(1)은 금속-함유 캡층(115) 및 유전체층 표면(101) 상에 유전체 확산 배리어층(1300을 증착시키기 위해 프로세싱 시스템(306B)로 도입될 수 있다. 유전체 확산 배리어층(130)은 예를 들면, 질화규소(SiN), 탄화규소(SiC), 또는 탄화질화규소(SiCN)를 포함할 수 있다. 이후, 평면 패턴화 기판(1)은 기판 수송 시스템(305), 기판 취급 챔버(304E), 기판 수송 시스템(303), 로드 락 챔버(302A 또는 302B)로 회송되고, 카세트 모듈(301A 또는 301B)로 회송되며, 후속 프로세싱을 위해 진공 프로세싱 수단(300)으로부터 분리된다.
다른 구체예에 따라서, 소수성 작용기를 포함하는 반응 가스(118)에 평면 패턴화 기판(1)을 노출시키기 위해 구성된 1 이상의 외부 프로세싱 시스템이 진공 프로세싱 수단(300)으로부터 분리될 수 있다. 일례에서, 평면 패턴화 기판(1)은 1 이상의 외부 프로세싱 시스템에서 반응 가스(118)에 노출될 수 있고, 이후 탈기, 환원 가스에 평면 패턴화 기판(1)의 노출, 및 평면 패턴화 기판(1) 상에 금속-함유 캡층(115)의 선택적 증착을 포함하는, 후속 프로세싱을 위해 공기에 노출되고 진공 프로세싱 수단(300)으로 수송된다.
도 5는 기판 처리 함수에 따른 BTA 강도 및 BTA 제거율을 도시한 도면이다. 아래축은 ToF-SIMS(time-of-flight secondary ion mass spectrocopy)로 측정한 BAT 강도를 도시하고 있다. 상단 축은 미처리 샘플(샘플 1)과 비교하여 처리한 샘플? BTA 강도를 기초로한 BTA 제거율을 도시하고 있다. 미처리 샘플은 이온화 물리 기상 증착(iPVD)를 통해 블랭킹된 300 mm Si 웨이퍼 상에 4 nm TaN을 증착시키고, TaN 상에 iPVD를 통해 20 nm Cu 씨드층을 증착시켰으며, 전기화학 도금법(ECP)를 통해 Cu 씨드층 상에 650 nm의 Cu를 도금하여 제조하였다. 도금된 Cu는 1 시간 동안 100℃에서 어닐링하고 이후 150 nm의 Cu는 BTA를 포함하는 CMP 프로세싱을 통해 제거하였다. 샘플 1은 BTA를 사용하는 CMP 프로세싱 이후 미처리 샘플로서 기준을 제공하였다. 샘플 2-6은 추가 열처리(어닐링) 전에 진공 조건 하에서 80초간 220℃에서 탈기하였다. 샘플 2는 1 Torr의 가스 압력, 500 sccm의 H2 가스 흐름 및 50 sccm의 Ar 흐름을 사용하는 H2/Ar(10:1) 가스 환경 하에서 60초간 220℃에서 열처리하였다. 샘플 3은 1 Torr의 가스 압력 및 1000 sccm의 NH3 가스 흐름을 사용하는 NH3 가스 환경 하에서 60초간 220℃에서 열처리하였다. 샘플 4는 1 Torr의 가스 압력, 500 sccm의 N2 가스 흐름 및 2000 sccm의 H2 가스 흐름을 사용하는 N2/H2(1:4) 가스 환경 하에서 60초간 220℃에서 열처리하였다. 샘플 5는 탈기 전에 NH4OH 액상 용액(NH3(aq))을 처리하고 또한 1 Torr의 가스 압력 및 1000 sccm의 NH3 가스 흐름을 사용하는 NH3 가스 환경 하에서 60초간 220℃에서 열처리하였다. 샘플 6은 탈기 전에 TMSDMA 가스에 노출시키고 또한 1 Torr의 가스 압력 및 1000 sccm의 NH3 가스 흐름을 사용하는 NH3 가스 환경 하에서 60초간 220℃에서 열처리하였다. 샘플 7은 진공 조건 하에서 80초간 350℃에서 탈기하였다. 샘플 8은 1 Torr의 가스 압력, 500sccm의 H2 가스 흐름 및 50 sccm의 Ar 가스 흐름을 사용하는 H2/Ar 가스 환경 하에 60초간 260℃에서 열처리하였다. 샘플 9는 1 Torr의 가스 압력, 500 sccm의 H2 가스 흐름 및 50 sccm의 Ar 가스 흐름을 사용하는 H2/Ar 플라즈마 환경 하에서 60초간 260℃에서 열처리하였다. 샘플 10은 1 Torr의 가스 압력, 1000 sccm의 NH3 가스 흐름 및 50 sccm의 Ar 가스 흐름을 사용하는 NH3/Ar 가스 환경 하에서 60초간 260℃에서 열처리하였다. 샘플 11은 1 Torr의 가스 압력, 1000 sccm의 NH3 가스 흐름 및 50 sccm의 Ar 가스 흐름을 사용하는 NH3/Ar 플라즈마 환경 하에서 60초간 260℃에서 열처리하였다.
도 5의 데이타는 H2(샘플 1), NH3(샘플 2), 및 N2/H2(샘플 3)을 사용한 저온(220℃) 열처리가 기판으로부터 BTA를 제거하는데 비교적 비효과적임을 보여준다. 또한, H2 가스 환경 하에 260℃에서 열처리(샘플 8), NH3 가스 환경 하에 260℃에서 열처리(샘플 10), 및 260℃에 NH3 플라즈마 환경 하의 열처리(샘플 11)도 역시 기판으로부터 BTA를 제거하는데 비교적 비효율적이었다. 그러나, 진공 조건 하에 350℃에서 고온 탈기(샘플 7), 260℃에 H2 플라즈마 환경하의 열처리(샘플 9), 탈기 전 NH4OH 용액(NH3(aq)) 처리와 220℃에 NH3 가스 환경 하에서 후속 열처리(샘플 5)는 기판에서 BTA를 제거하는데 효과적이었다. 하지만, 상기 기술한 바와 같이, 이들 방법은 고온, 플라즈마 노출, 및 수계 용액에 노출로 인해 많은 저-k 물질에는 적합하지 않다. 도 5는 또한 TMSDMA 가스를 포함하는 반응 가스에 저온(220℃) 노출 및 220℃에 NH3 가스 환경 하에서 후속 노출(샘플 6)이 기판으로부터 VTA 잔류물을 제거하는데 효과적이었음을 보여준다.
Cu 금속피복에서 전자이동성 및 응력 이동성을 개선하기 위한 반도체 소자의 제조에 금속-함유 캡층을 통합하는 복수의 실시양태를 개시하였다. 본 발명의 실시양태에 대한 앞의 기술들이 예시와 설명을 위해 제시되었다. 이는 본 발명을 개시한 상세한 형태에 한정되거나 이것만을 포함시키려는 의도가 아니다. 이러한 기술 및 첨부된 청구항은 오직 설명적 목적으로 사용되는 용어를 포함하고 제한하려는 의도는 없다. 예를 들면, 본원(청구항 포함)에서 사용되는 용어 "∼상의(on)"는 패턴화 기판 "상의" 필름이 기판의 직접 위에서 바로 접촉하는 것을 요구하지 않는다. 필름과 기판 사이에는 제2 필름이나 다른 구조체가 존재할 수 있다.
관련 분야의 숙련가는 상기 교시의 관점에서 다양한 변형 및 변화가 가능하다는 것을 이해할 수 있다. 당분야의 숙련가는 도면에 도시한 다양한 성분들에 대한 다양한 균등 조합 및 치환을 인식할 수 있다. 따라서 본 발명의 범주는 구체적인 내용에 의해서가 아니라, 첨부된 청구항에 의해 한정된다.

Claims (23)

  1. 잔류물이 존재하는 금속 표면 및 유전체층 표면을 포함하는 평면 패턴화 기판을 제공하는 단계;
    평면 패턴화 기판으로부터 잔류물을 제거하는 단계로서, 유전체층 표면의 친수성 작용기가 소수성 작용기로 치환되도록 잔류물을 포함하는 평면 패턴화 기판을 소수성 작용기를 포함하는 반응 가스로 처리하고, 처리된 평면 패턴화 기판을 환원 가스에 노출시키는 것을 포함하는 제거 단계; 및
    유전체층 표면 및 금속 표면을 금속-함유 전구체 증기를 함유하는 증착 가스에 노출시켜 금속 표면 상에 선택적으로 금속-함유 캡층을 증착시키는 단계
    를 포함하는 반도체 소자의 형성 방법.
  2. 제1항에 있어서, 잔류물은 유기 잔류물을 포함하는 것인 형성 방법.
  3. 제2항에 있어서, 유기 잔류물은 벤조트리아진(BTA)을 포함하는 것인 형성 방법.
  4. 제1항에 있어서, 환원 가스는 수소(H2) 가스를 포함하는 것인 형성 방법.
  5. 제1항에 있어서, 환원 가스는 암모니아(NH3) 가스를 포함하는 것인 형성 방법.
  6. 제1항에 있어서, 잔류물을 제거하는 단계는
    처리 전에, 평면 패턴화 기판을 열처리하여 평면 패턴화 기판으로부터 잔류물의 일부분을 증발시키는 것을 더 포함하는 것인 형성 방법.
  7. 제1항에 있어서, 처리된 평면 패턴화 기판을 환원 가스에 노출시키는 것은 처리된 평면 패턴화 기판으로부터 소수성 작용기를 제거하는 것인 형성 방법.
  8. 제1항에 있어서, 반응 가스는 알킬 실란, 알콕시실란, 알킬 알콕시실란, 알킬 실록산, 알콕시실록산, 알킬 알콕시실록산, 아릴 실란, 아실 실란, 아릴 실록산, 아실 실록산, 알킬 아민 실란, 실라잔, 또는 이의 임의 조합에서 선택된 규소 함유 가스를 포함하는 것인 형성 방법.
  9. 제8항에 있어서, 규소 함유 가스는 디메틸실란 디메틸아민(DMSDMA), 트리메틸실란 디메틸아민(TMSDMA), 및 비스(디메틸아미노) 디메틸실란(BDMADMS)으로 이루어진 군에서 선택된 알킬 아민 실란을 포함하는 것인 형성 방법.
  10. 제1항에 있어서, 금속-함유 캡층은 금속층, 금속 화합물층, 또는 금속층과 금속 화합물층의 교호층을 포함하고, 금속층은 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 로듐(Rh), 이리듐(Ir), 또는 팔라듐(Pd), 또는 이의 2 이상의 조합에서 선택된 금속 원소를 포함하고, 금속 화합물층은 금속 원소 및 인(P), 붕소(B), 질소(N), 불소(F), 염소(Cl), 브롬(Br), 규소(Si), 또는 게르마늄(Ge), 또는 이의 2 이상의 조합에서 선택된 비금속 도펀트 원소를 포함하는 것인 형성 방법.
  11. 제1항에 있어서, 금속-함유 전구체 증기는 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 로듐(Rh), 이리듐(Ir), 또는 팔라듐(Pd), 또는 이의 2 이상의 조합에서 선택된 금속 원소를 포함하고, 증착 가스는 PH3, BH3, B2H6, BF3, NF3, NH3, N2H4, PF3, PBr3, BCl3, BI3, SiH4, Si2H6, SiH3Cl, SiH2Cl2, SiHCl3, SiCl4, Si2Cl6, SiH3F, SiH2F, SiHF3, SiF4, Si2F6, GeH4, 또는 GeCl4, 또는 이의 2 이상의 조합에서 선택된 비금속 도펀트 가스를 더 포함하는 것인 형성 방법.
  12. 제1항에 있어서, 처리 및 노출 단계는 300℃ 또는 그 이하의 기판 온도에서 수행되는 것인 형성 방법.
  13. 화학적 기계적 연마(CMP) 잔류물이 존재하는 구리(Cu) 표면 및 저-k 유전체층 표면을 포함하는 평면 패턴화 기판을 제공하는 단계;
    평면 패턴화 기판으로부터 CMP 잔류물을 제거하는 단계로서, 유전체층 표면의 친수성 작용기가 소수성 작용기로 치환되도록 평면 패턴화 기판을 소수성 작용기를 포함하는 규소 함유 반응 가스로 처리하고, 처리된 평면 패턴화 기판을 암모니아(NH3) 가스에 노출시키는 것을 포함하는 제거 단계; 및
    유전체층 표면 및 Cu 금속 표면을 금속-함유 전구체 증기를 함유하는 증착 가스에 노출시켜 Cu 금속 표면 상에 선택적으로 금속-함유 캡층을 증착시키는 단계
    를 포함하는 반도체 소자의 형성 방법.
  14. 제13항에 있어서, 금속-함유 캡층을 증착시키는 단계는 유전체층 표면 및 Cu 표면을 Ru3(CO)12 전구체 증기 및 CO 캐리어 가스를 함유하는 증착 가스에 노출시켜 Cu 표면 상에 선택적으로 루테늄(Ru) 금속 캡층을 증착시키는 것을 포함하는 것인 형성 방법.
  15. 제13항에 있어서, CMP 잔류물을 제거하는 단계는
    처리 전에, 평면 패턴화 기판을 열처리하여 평면 패턴화 기판으로부터 잔류물의 일부분을 증발시키는 것을 포함하는 형성 방법.
  16. 제13항에 있어서, 처리된 평면 패턴화 기판을 암모니아(NH3) 가스에 노출시키는 것은 처리된 평면 패턴화 기판으로부터 소수성 작용기를 제거하는 것인 형성 방법.
  17. 제13항에 있어서, 규소 함유 가스는 알킬 실란, 알콕시실란, 알킬 알콕시실란, 알킬 실록산, 알콕시실록산, 알킬 알콕시실록산, 아릴 실란, 아실 실란, 아릴 실록산, 아실 실록산, 알킬 아민 실란, 실라잔, 또는 이의 임의 조합을 포함하는 것인 형성 방법.
  18. 제13항에 있어서, 규소 함유 가스는 디메틸실란 디메틸아민(DMSDMA), 트리메틸실란 디메틸아민(TMSDMA), 및 비스(디메틸아미노) 디메틸실란(BDMADMS)으로 이루어진 군에서 선택된 알킬 아민 실란을 포함하는 것인 형성 방법.
  19. 제13항에 있어서, 금속-함유 캡층은 금속층, 금속 화합물층, 또는 금속층과 금속 화합물층의 교호층을 포함하고, 금속층은 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 로듐(Rh), 이리듐(Ir), 또는 팔라듐(Pd), 또는 이의 2 이상의 조합에서 선택된 금속 원소를 포함하며, 금속 화합물층은 금속 원소 및 인(P), 붕소(B), 질소(N), 불소(F), 염소(Cl), 브롬(Br), 규소(Si), 또는 게르마늄(Ge), 또는 이의 2 이상의 조합에서 선택된 비금속 도펀트 원소를 포함하는 것인 형성 방법.
  20. 제13항에 있어서, 금속-함유 전구체 증기는 백금(Pt), 금(Au), 루테늄(Ru), 코발트(Co), 텅스텐(W), 로듐(Rh), 이리듐(Ir), 또는 팔라듐(Pd), 또는 이의 2 이상의 조합에서 선택된 금속 원소를 포함하고, 증착 가스는 PH3, BH3, B2H6, BF3, NF3, NH3, N2H4, PF3, PBr3, BCl3, BI3, SiH4, Si2H6, SiH3Cl, SiH2Cl2, SiHCl3, SiCl4, Si2Cl6, SiH3F, SiH2F, SiHF3, SiF4, Si2F6, GeH4, 또는 GeCl4, 또는 이의 2 이상의 조합에서 선택된 비금속 도펀트 가스를 더 포함하는 것인 형성 방법.
  21. 벤조트리아진(BTA)를 포함하는 화학적 기계적 연마(CMP) 잔류물이 형성된 구리(Cu) 표면 및 저-k 유전체층 표면을 포함하는 평면 패턴화 기판을 제공하는 단계;
    평면 패턴화 기판으로부터 CMP 잔류물을 제거하는 단계로서, 평면 패턴화 기판을 열처리하여 평면 패턴화 기판으로부터 CMP 잔류물의 제1 부분을 증발시키고, 이후, 유전체층 표면의 친수성 작용기가 -Si-(CH3)3 작용기로 치환되도록 평면 패턴화 기판 상의 CMP 잔류물의 제2 부분을 알킬 아민 실란 반응 가스로 처리하며, 처리된 평면 패턴화 기판을 암모니아(NH3) 가스에 노출시키는 것을 포함하는 제거 단계; 및
    유전체층 표면 및 Cu 표면을 Ru3(CO)12 전구체 증기 및 CO 캐리어 가스를 함유하는 증착 가스에 노출시켜 Cu 표면 상에 선택적으로 루테늄(Ru) 금속 캡층을 증착시키는 단계
    를 포함하는 반도체 소자의 형성 방법.
  22. 제21항에 있어서, 처리된 평면 패턴화 기판을 암모니아(NH3) 가스에 노출시키는 것은 처리된 평면 패턴화 기판 상의 -Si-(CH3)3 작용기를 -NH2 또는 -NH 기로 치환시키는 것인 형성 방법.
  23. 제21항에 있어서, 알킬 아민 실란은 디메틸실란 디메틸아민(DMSDMA), 트리메틸실란 디메틸아민(TMSDMA), 및 비스(디메틸아미노) 디메틸실란(BDMADMS)으로 이루어진 군에서 선택되는 것인 형성 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170109063A (ko) * 2015-02-05 2017-09-27 가부시키가이샤 스크린 홀딩스 기판 처리 방법 및 기판 처리 장치
KR20170125740A (ko) * 2016-05-05 2017-11-15 에이에스엠 아이피 홀딩 비.브이. 소수성 전구체들을 사용한 선택적 퇴적
US10378105B2 (en) 2016-05-31 2019-08-13 Tokyo Electron Limited Selective deposition with surface treatment
WO2020072329A1 (en) * 2018-10-02 2020-04-09 Lam Research Corporation Method for selective deposition using a base-catalyzed inhibitor
WO2020163200A1 (en) * 2019-02-04 2020-08-13 Applied Materials, Inc. Methods and apparatus for filling a feature disposed in a substrate
KR20220002827A (ko) * 2013-10-25 2022-01-07 램 리써치 코포레이션 기판 표면들 상에 유동성 유전체 디포지션 처리

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8475666B2 (en) * 2004-09-15 2013-07-02 Honeywell International Inc. Method for making toughening agent materials
US9112003B2 (en) * 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
TWI449802B (zh) * 2012-06-06 2014-08-21 Univ Nat Chiao Tung 掺碳氮化矽薄膜及其製造方法與裝置
WO2014189671A1 (en) 2013-05-24 2014-11-27 Applied Materials, Inc. Cobalt selectivity improvement in selective cobalt process sequence
US20150087144A1 (en) * 2013-09-26 2015-03-26 Taiwan Semiconductor Manufacturing Company Ltd. Apparatus and method of manufacturing metal gate semiconductor device
US9460997B2 (en) 2013-12-31 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
TWI686499B (zh) 2014-02-04 2020-03-01 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US9589853B2 (en) 2014-02-28 2017-03-07 Lam Research Corporation Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
CN105244310B (zh) * 2014-06-30 2019-03-29 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
KR102235612B1 (ko) 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
JP2018532271A (ja) * 2015-10-15 2018-11-01 東京エレクトロン株式会社 インターコネクトのための選択的なボトムアップ式金属フィーチャ充填
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
US10580644B2 (en) 2016-07-11 2020-03-03 Tokyo Electron Limited Method and apparatus for selective film deposition using a cyclic treatment
TW201819665A (zh) * 2016-09-10 2018-06-01 美商應用材料股份有限公司 用於選擇性沉積之選擇性改良的原位預清潔
JP6998945B2 (ja) * 2016-10-02 2022-01-18 アプライド マテリアルズ インコーポレイテッド ルテニウムライナーと共に銅のエレクトロマイグレーションを改善するドープされた選択的な金属キャップ
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
KR101932588B1 (ko) * 2017-02-28 2018-12-27 한국과학기술연구원 반도체 메모리 소자의 커패시터 및 그 제조 방법
US11404313B2 (en) 2017-04-26 2022-08-02 Applied Materials, Inc. Selective tungsten deposition at low temperatures
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
CN115233183A (zh) * 2017-05-16 2022-10-25 Asm Ip 控股有限公司 电介质上氧化物的选择性peald
US10832917B2 (en) * 2017-06-09 2020-11-10 International Business Machines Corporation Low oxygen cleaning for CMP equipment
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
US10777423B2 (en) * 2017-11-22 2020-09-15 Taiwan Semiconductor Manufacturing Company Ltd. Chemical mechanical polishing method
US10790142B2 (en) * 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby
KR102540963B1 (ko) 2017-12-27 2023-06-07 삼성전자주식회사 미세 패턴 형성 방법 및 기판 처리 장치
KR102515131B1 (ko) * 2018-04-13 2023-03-29 어플라이드 머티어리얼스, 인코포레이티드 선택적 원자 층 증착 방법들
US10748962B2 (en) * 2018-04-24 2020-08-18 International Business Machines Corporation Method and structure for forming MRAM device
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
JP2019220494A (ja) * 2018-06-15 2019-12-26 株式会社Adeka 膜形成用組成物、膜付基板、その製造方法及び薄膜の製造方法
CN110610897B (zh) * 2018-06-15 2022-02-22 北京北方华创微电子装备有限公司 铜互联结构中扩散阻挡层的制作工艺及铜互联结构
US10964527B2 (en) * 2018-06-21 2021-03-30 Applied Materials, Inc. Residual removal
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
DE102018131694A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
WO2020102085A1 (en) 2018-11-14 2020-05-22 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
US11195923B2 (en) * 2018-12-21 2021-12-07 Applied Materials, Inc. Method of fabricating a semiconductor device having reduced contact resistance
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
TW202111144A (zh) * 2019-04-30 2021-03-16 美商得昇科技股份有限公司 使用甲基化處理的選擇性沉積
US20200347493A1 (en) * 2019-05-05 2020-11-05 Applied Materials, Inc. Reverse Selective Deposition
CN110129769B (zh) * 2019-05-17 2021-05-14 江苏菲沃泰纳米科技股份有限公司 疏水性的低介电常数膜及其制备方法
CN110158052B (zh) 2019-05-17 2021-05-14 江苏菲沃泰纳米科技股份有限公司 低介电常数膜及其制备方法
US20210066064A1 (en) * 2019-08-30 2021-03-04 Applied Materials, Inc. Methods and apparatus for cleaning metal contacts
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
US11495532B2 (en) 2020-02-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques to inhibit delamination from flowable gap-fill dielectric
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
US20210384035A1 (en) * 2020-06-04 2021-12-09 Applied Materials, Inc. Fluorine-Free Tungsten ALD And Tungsten Selective CVD For Dielectrics
US11955381B2 (en) 2020-06-22 2024-04-09 Applied Materials, Inc. Low-temperature plasma pre-clean for selective gap fill
US11621161B2 (en) * 2020-10-27 2023-04-04 Applied Materials, Inc. Selective deposition of a passivation film on a metal surface
TW202306963A (zh) 2021-05-19 2023-02-16 德商馬克專利公司 利用Ru(I)前驅物選擇性沉積釕膜
WO2023114730A1 (en) * 2021-12-16 2023-06-22 Lam Research Corporation Aqueous acid development or treatment of organometallic photoresist

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358743A (en) 1992-11-24 1994-10-25 University Of New Mexico Selective and blanket chemical vapor deposition of Cu from (β-diketonate)Cu(L)n by silica surface modification
US6008540A (en) * 1997-05-28 1999-12-28 Texas Instruments Incorporated Integrated circuit dielectric and method
JP4063619B2 (ja) 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
DE10255841A1 (de) 2002-11-29 2004-06-17 Infineon Technologies Ag Kondensator mit ruthenhaltigen Elektroden
US6873057B2 (en) 2003-02-14 2005-03-29 United Microelectrtonics Corp. Damascene interconnect with bi-layer capping film
US7476618B2 (en) 2004-10-26 2009-01-13 Asm Japan K.K. Selective formation of metal layers in an integrated circuit
US7799683B2 (en) 2004-11-08 2010-09-21 Tel Epion, Inc. Copper interconnect wiring and method and apparatus for forming thereof
US7270848B2 (en) 2004-11-23 2007-09-18 Tokyo Electron Limited Method for increasing deposition rates of metal layers from metal-carbonyl precursors
JP4941921B2 (ja) * 2005-03-14 2012-05-30 株式会社アルバック 選択Ｗ−ＣＶＤ法及びＣｕ多層配線の製作法
US7524765B2 (en) 2005-11-02 2009-04-28 Intel Corporation Direct tailoring of the composition and density of ALD films
WO2007066277A2 (en) 2005-12-07 2007-06-14 Nxp B.V. A method of forming a layer over a surface of a first material embedded in a second material in a structure for a semiconductor device
US7524755B2 (en) 2006-02-22 2009-04-28 Chartered Semiconductor Manufacturing, Ltd. Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US7670927B2 (en) 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
JP2007311540A (ja) 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US7446058B2 (en) 2006-05-25 2008-11-04 International Business Machines Corporation Adhesion enhancement for metal/dielectric interface
US7790635B2 (en) * 2006-12-14 2010-09-07 Applied Materials, Inc. Method to increase the compressive stress of PECVD dielectric films
US7745335B2 (en) 2006-12-21 2010-06-29 Texas Instruments Incorporated Semiconductor device manufactured by reducing hillock formation in metal interconnects
US8138604B2 (en) 2007-06-21 2012-03-20 International Business Machines Corporation Metal cap with ultra-low k dielectric material for circuit interconnect applications
US7884018B2 (en) 2007-06-21 2011-02-08 International Business Machines Corporation Method for improving the selectivity of a CVD process
US7829454B2 (en) 2007-09-11 2010-11-09 Tokyo Electron Limited Method for integrating selective ruthenium deposition into manufacturing of a semiconductior device
JP2008141204A (ja) * 2007-11-30 2008-06-19 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2009164198A (ja) 2007-12-28 2009-07-23 Panasonic Corp 半導体装置の製造方法
US7776740B2 (en) 2008-01-22 2010-08-17 Tokyo Electron Limited Method for integrating selective low-temperature ruthenium deposition into copper metallization of a semiconductor device
US7998864B2 (en) 2008-01-29 2011-08-16 International Business Machines Corporation Noble metal cap for interconnect structures
US7830010B2 (en) * 2008-04-03 2010-11-09 International Business Machines Corporation Surface treatment for selective metal cap applications
US7799681B2 (en) 2008-07-15 2010-09-21 Tokyo Electron Limited Method for forming a ruthenium metal cap layer
US7776743B2 (en) 2008-07-30 2010-08-17 Tel Epion Inc. Method of forming semiconductor devices containing metal cap layers
US20100081274A1 (en) 2008-09-29 2010-04-01 Tokyo Electron Limited Method for forming ruthenium metal cap layers
US7977235B2 (en) 2009-02-02 2011-07-12 Tokyo Electron Limited Method for manufacturing a semiconductor device with metal-containing cap layers
US8716132B2 (en) 2009-02-13 2014-05-06 Tokyo Electron Limited Radiation-assisted selective deposition of metal-containing cap layers

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220002827A (ko) * 2013-10-25 2022-01-07 램 리써치 코포레이션 기판 표면들 상에 유동성 유전체 디포지션 처리
KR20170109063A (ko) * 2015-02-05 2017-09-27 가부시키가이샤 스크린 홀딩스 기판 처리 방법 및 기판 처리 장치
KR20190114030A (ko) * 2015-02-05 2019-10-08 가부시키가이샤 스크린 홀딩스 기판 처리 방법 및 기판 처리 장치
US10586695B2 (en) 2015-02-05 2020-03-10 SCREEN Holdings Co., Ltd. Substrate processing method and substrate processing device
KR20170125740A (ko) * 2016-05-05 2017-11-15 에이에스엠 아이피 홀딩 비.브이. 소수성 전구체들을 사용한 선택적 퇴적
US10378105B2 (en) 2016-05-31 2019-08-13 Tokyo Electron Limited Selective deposition with surface treatment
KR20190095212A (ko) * 2016-05-31 2019-08-14 도쿄엘렉트론가부시키가이샤 표면 처리에 의한 선택적 퇴적
WO2020072329A1 (en) * 2018-10-02 2020-04-09 Lam Research Corporation Method for selective deposition using a base-catalyzed inhibitor
US10662526B2 (en) 2018-10-02 2020-05-26 Lam Research Corporation Method for selective deposition using a base-catalyzed inhibitor
WO2020163200A1 (en) * 2019-02-04 2020-08-13 Applied Materials, Inc. Methods and apparatus for filling a feature disposed in a substrate

Also Published As

Publication number Publication date
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