KR20130048630A - 에어갭을 구비한 그래핀 트랜지스터, 그를 구비한 하이브리드 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

에어갭을 구비한 그래핀 트랜지스터, 그를 구비한 하이브리드 트랜지스터 및 그 제조방법 이 개시된다. 개시된 그래핀 트랜지스터는는 기판 상의 게이트 전극과, 상기 게이트 전극 상의 그래핀 채널과, 상기 그래핀 채널 상에서 서로 이격된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 상을 덮으며, 상기 상기 소스 전극 및 상기 드레인 전극 사이에 에어갭을 형성하는 커버를 포함한다.

Description

에어갭을 구비한 그래핀 트랜지스터, 그를 구비한 하이브리드 트랜지스터 및 그 제조방법{Graphene transistor having air gap and hybrid transistor having the same and methods of fabricating the same}
그래핀의 상부에 에어갭이 형성된 그래핀 트랜지스터와, 모스 트랜지스터와 그래핀 트랜지스터를 구비한 하이브리드 트랜지스터와, 그 제조방법에 관한 것이다.
2차원 6각형 탄소 구조(2-dimensional hexagonal carbon structure)를 가지는 그래핀층(graphene)은 반도체를 대체할 수 있는 새로운 물질이다. 그래핀은 제로 갭 반도체(zero gap semiconductor)이다. 또한, 캐리어 이동도(mobility) 가 상온에서 100,000 cm2V-1s-1로 기존 실리콘 대비 약 100배 정도 높아 고속동작 소자, 예를 들어 RF 소자(radio frequency device)에 적용될 수 있다.
그러나, 그래핀은 소자 제작시 기판 상에 접촉되게 형성되는 경우 이동도가 현저하게 감소된다. 즉, 그래핀의 이동도는 그래핀이 현수된 상태에서 측정될 때 높다.
그래핀을 채널로 이용하는 그래핀 트랜지스터는 그래핀의 고이동도를 이용하면 고속동작하는 RF 트랜지스터로 사용될 수 있다.
일 실시예에 따른 그래핀 트랜지스터는 그래핀 채널의 상부에 에어갭을 형성하여 그래핀 채널의 이동도를 향상시킨 그래핀 트랜지스터를 제공한다.
다른 실시예에 따른 하이브리드 트랜지스터는 통상의 모스 트랜지스터와 상기 그래핀 트랜지스터를 포함하는 구조를 제공한다.
또 다른 실시예에 따른 그래핀 트랜지스터 제조방법은 상기 하이브리드 트랜지스터를 제조하는 방법을 제공한다.
일 실시예에 따른 그래핀 트랜지스터는:
기판 상의 게이트 전극;
상기 게이트 전극 상의 게이트 절연층;
상기 게이트 절연층 상의 그래핀 채널;
상기 그래핀 채널 상에서 서로 이격된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극 상을 덮으며, 상기 상기 소스 전극 및 상기 드레인 전극 사이에 에어갭을 형성하는 커버;를 포함한다.
상기 소스 전극 및 상기 드레인 전극 사이의 상기 그래핀 채널의 길이는 대략 10nm - 100nm일 수 있다.
상기 커버는 다공성 폴리머층 또는 다공성 절연층으로 이루어질 수 있다.
상기 에어갭의 높이는 대략 20nm ~ 200nm일 수 있다.
상기 게이트 절연층은 육방정계 보론 나이트라이드로 형성될 수 있다.
상기 게이트 절연층은 대략 0.5nm ~ 30nm 두께로 형성될 수 있다.
상기 그래핀층은 단층 내지 5층의 그래핀으로 이루어질 수 있다.
상기 소스 전극 및 상기 드레인 전극은 각각 서로 대향하는 방향으로 연장되어서 서로 교번적으로 배치되는 복수의 핑거 전극을 포함할 수 있으며, 상기 게이트 전극은 상기 이웃하는 두개의 핑거전극 사이에 대응되게 배치되는 복수의 핑거전극을 포함할 수 있다.
다른 실시예에 따른 하이브리드 트래지스터는: 기판 상에 형성된 모스 트랜지스터; 및
상기 모스 트랜지스터 상방에 배치된 그래핀 트랜지스터를 구비한다.
상기 그래핀 트랜지스터는:
상기 모스 트랜지스터를 덮는 제1 층간절연층 상의 게이트 전극;
상기 게이트 전극 상의 게이트 절연층;
상기 게이트 절연층 상의 그래핀 채널;
상기 그래핀 채널 상에서 서로 이격된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극 상을 덮으며, 상기 상기 소스 전극 및 상기 드레인 전극 사이에 에어갭을 형성하는 커버;를 포함할 수 있다.
또 다른 실시예에 따른 하이브리드 트랜지스터의 제조방법은: 기판 상에 모스 트랜지스터를 형성하는 단계;
상기 기판 상으로 상기 모스 트랜지스터를 덮는 제1 층간절연층을 형성하는 단계;
상기 제1 층간절연층 상으로 상기 모스 트랜지스터의 소스 영역 및 드레인 영역과 각각 연결된 제1 메탈과 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연층 및 그래핀 채널을 순차적으로 형성하는 단계;
상기 제1 층간 절연층 상으로 상기 제1 메탈과 연결된 제2 메탈과 상기 그래핀 채널 상으로 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 상기 드레인 전극 사이를 폴리머층으로 채우는 단계;
상기 소스 전극 및 상기 드레인 전극 상으로 상기 폴리머층을 덮는 커버를 형성하는 단계; 및
상기 폴리머층을 제거하여 상기 그래핀 채널 및 상기 커버 사이에 에어갭을 형성하는 단계;를 포함한다.
일 실시예에 따른 그래핀 트랜지스터는 그래핀 채널이 에어갭과 접촉하므로 고이동도 특성을 유지하므로, RF 트랜지스터로 유용하게 사용할 수 있다.
다른 실시예에 따른 하이브리드 트랜지스터는 고속으로 신호처리를 필요로 하는 곳에 그래핀 트랜지스터를 사용하고, 그래핀 트랜지스터로부터의 신호를 모스 트랜지스터에 전달할 수 있다. 모스 트랜지스터는 디스플레이 소자의 화상 표시용 트랜지스터로 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 그래핀 트랜지스터의 일 예를 개략적으로 보여주는 단면도이다.
도 2는 도 1의 전극들의 배치를 보여주는 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 그래핀 트랜지스터의 일 예를 개략적으로 보여주는 단면도다. 도 4는 도 3에서의 전극들의 배열을 보여주는 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 그래핀 트랜지스터를 포함하는 하이브리드 트랜지스터의 일 예를 개략적으로 보여주는 단면도이다.
도 6은 도 5의 그래핀 트랜지스터의 전극 배치를 보여주는 평면도이다.
도 7a 내지 도 7f는 또 다른 실시예에 따른 하이브리드 트랜지스터의 제조방법을 순차적으로 설명하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다. 이하에서 "상" 또는 "위"라는 용어는 어떤 층 위에 직접 접촉되어 배치된 경우뿐만 아니라 접촉되지 않고 떨어져 위에 배치되는 경우, 다른 층을 사이에 두고 위에 배치되는 경우 등을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 그래핀 트랜지스터(100)의 일 예를 개략적으로 보여주는 단면도이며, 도 2는 도 1의 평면도이다. 도 2는 커버를 제거한 상태의 평면도이다.
도 1 및 도 2를 참조하면, 기판(110) 상에 제1 절연층(112)이 형성된다. 기판(110)은 실리콘 기판일 수 있다. 제1 절연층(112)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있으며, 대략 100nm - 300nm 두께로 형성될 수 있다.
제1 절연층(112) 상에는 게이트 전극(120)이 형성된다. 게이트 전극(120)은 알루미늄 등과 같은 일반 금속으로 형성될 수 있다.
게이트 전극(120)의 둘레에는 제2 절연층(122)이 형성되어 있다. 제2 절연층(122)은 제1 절연층(112)과 동일한 물질로 형성될 수 있다.
게이트 전극(120) 및 제2 절연층(122) 상에는 게이트 절연층(130)이 형성된다. 게이트 절연층(130)은 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 나이트라이드, 보론 나이트라이드, 또는 육방정계 보론 나이트라이드로 형성될 수 있다. 게이트 절연층(130)은 대략 30nm 이하로 형성될 수 있다. 게이트 절연층(130)이 30nm 보다 두꺼우면 트랜지스터(100)의 구동전압이 증가할 수 있다.
게이트 절연층(130) 상에는 그래핀 채널(140)이 형성된다. 그래핀 채널(140)은 그래핀, 예컨대 CVD(chemical vapor deposition) 그래핀이 전사되어 형성될 수 있으며, 또한, 직접 성장되어 형성될 수도 있다.
게이트 절연층(130)은 육방정계 보론 나이트라이드로 형성될 수 있다. 게이트 절연층(130)을 육방정계 보론 나이트라이드로 형성시, 그래핀 채널(140)에서의 이동도가 게이트 절연층(130) 표면의 불순물로 인해 감소되는 것을 줄일 수 있다. 게이트 절연층(130)을 육방정계 보론 나이트라이드로 형성시 게이트 절연층(130)은 육방정계 보론 나이트라이드의 하나의 원자층 두께인 대략 0.5nm로 형성될 수도 있다.
그래핀 채널(140) 상에는 소스 전극(151) 및 드레인 전극(152)이 서로 이격되게 형성된다. 소스 전극(151) 및 드레인 전극(152)은 각각 그래핀 채널(140)의 양단 위에 형성될 수 있다. 소스 전극(151) 및 드레인 전극(152) 위에는 커버(160)가 형성된다. 그래핀 채널(140), 소스 전극(151), 드레인 전극(152) 및 커버(160) 사이에는 에어갭(170)이 형성된다. 에어갭(170)은 그래핀 채널(140)을 노출시킨다.
소스 전극(151) 및 드레인 전극(152) 사이의 길이(L)는 대략 10nm ~ 100nm 일 수 있다. 길이(L)을 10nm 보다 짧게 패터닝하는 것은 어려우며, 길이(L)이 100nm 보다 길면, 소스 전극(151) 및 드레인 전극(152) 사이로 절연성 물질들이 용이하게 인입될 수 있다. 소스 전극(151) 및 드레인 전극(152)의 폭(W)은 수십 ㎛일 수 있다. 소스 전극(151) 및 드레인 전극(152) 사이의 영역의 종횡비(aspect ratio)는 W/L이며, 대략 50 ~ 200 정도로 형성될 수 있다.
에어갭(170)의 높이(H)는 대략 20nm ~ 200nm일 수 있다. 에어갭(170)의 높이(H)는 대략 소스 전극(151) 및 드레인 전극(152) 사이의 길이(L)의 2배 이내일 수 있다.
커버(160)는 다공성 폴리머층 또는 다공성 절연층으로 형성될 수 있다. 다공성 절연층은 일 예로 다공성 실리콘 옥사이드층일 수 있다. 커버(160)는 에어갭(170)을 한정하는 것으로, 트랜지스터(100)를 다른 소자에 통합하는 과정에서 트랜지스터(100) 위로 절연성 물질을 화학기상증착시 커버(160)가 없다면 절연성 물질이 에어갭(170)을 채울 수 있다. 한편, 절연성 물질이 소스 전극(151) 및 드레인 전극(152) 사이의 측면(도 1에서 정면 방향)으로 진입시 좁은 길이(L)로 인해 소스 전극(151) 및 드레인 전극(152) 사이의 측면 입구가 막혀서 에어갭(170)은 유지된다. 따라서, 그래핀 채널(140)의 이동도의 저하가 감소될 수 있다.
본 발명의 일 실시예에 따르면, 그래핀 채널의 적어도 일면은 에어갭(170)이 형성되므로, 그래핀 채널에서의 이동도의 저하가 감소될 수 있다. 따라서, 트랜지스터(100)는 그래핀의 고이동도를 이용하는 RF(radio frequency) 트랜지스터 등에 유용하게 이용할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 그래핀 트랜지스터(200)의 일 예를 개략적으로 보여주는 단면도이며, 도 4는 도 3에서의 전극들의 배열을 보여주는 평면도이다.
도 3 및 도 4를 참조하면, 기판(210) 상에 제1 절연층(212)이 형성된다. 기판(210)은 실리콘 기판일 수 있다. 제1 절연층(212)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있으며, 대략 100nm - 300nm 두께로 형성될 수 있다.
절연층(220) 상에는 게이트 전극(220)이 형성된다. 게이트 전극(220)은 알루미늄 등과 같은 일반 금속으로 형성될 수 있다. 게이트 전극(220)은 복수의 핑거전극(221~226)을 포함할 수 있다.
게이트 전극(220)의 둘레에는 제2 절연층(229)이 형성되어 있다. 제2 절연층(229)은 제1 절연층(212)과 동일한 물질로 형성될 수 있다.
게이트 전극(220) 및 제2 절연층(229) 상에는 게이트 절연층(230)이 형성된다. 게이트 절연층(230)은 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 나이트라이드, 보론 나이트라이드, 또는 육방정계 보론 나이트라이드로 형성될 수 있다. 게이트 절연층(230)은 대략 30nm 이하로 형성될 수 있다. 게이트 절연층(230)이 30nm 보다 두꺼우면 트랜지스터(200)의 구동전압이 증가할 수 있다.
게이트 절연층(230) 상에는 그래핀 채널(240)이 형성된다. 그래핀 채널(240)은 그래핀, 예컨대 CVD(chemical vapor deposition) 그래핀이 전사되어 형성될 수 있으며, 또한, 직접 성장되어 형성될 수도 있다.
게이트 절연층(230)을 육방정계 보론 나이트라이드로 형성시, 그래핀 채널에서의 이동도가 감소되는 것을 줄일 수 있다. 게이트 절연층(230)을 육방정계 보론 나이트라이드로 형성시 게이트 절연층(230)은 육방정계 보론 나이트라이드의 하나의 원자층 두께인 대략 0.5nm로 형성될 수도 있다.
그래핀 채널(240) 상에는 소스 전극(251) 및 드레인 전극(252)이 서로 이격되게 형성된다. 소스 전극(251)은 복수의 핑거전극(251a~251d)을 포함한다. 드레인 전극(252)도 복수의 핑거전극(252a~252c)을 포함한다. 소스 전극(251)의 핑거전극들(251a~251d) 사이에 드레인 전극(252)의 핑거전극들(252a~252c)이 서로 교차하면서 배치된다. 그리고, 게이트 전극(220)의 핑거전극들(221~226)은 각각 소스 전극(251)의 핑거전극(251a~251d)과 드레인 전극(252)의 핑거전극(252a~252c) 사이에 배치된다.
도 3 및 도 4에서는 소스 전극(251)의 핑거전극(251a~251d) 및 드레인 전극(252)의 핑거전극(252a~252c)이 각각 4개 및 3개이나 본 발명은 이에 한정되지 않는다. 예컨대, 소스 전극(251)의 핑거전극(251a~251d)과 드레인 전극(252)의 핑거전극(252a~252c)이 각각 수십 개로 형성될 수 있으며, 게이트 전극(220)의 핑거전극(221~226)도 이들 소스전극(251)의 핑거전극(251a~251d) 및 드레인 전극(252)의 핑거전극(252a~252c)에 대응되게 복수의 핑거전극을 포함할 수 있다.
소스 전극(251) 및 드레인 전극(252) 위에는 커버(260)가 형성된다. 그래핀 채널(240), 소스 전극(251), 드레인 전극(252) 및 커버(260) 사이에는 에어갭(270)이 형성된다. 에어갭(270)은 그래핀 채널(240)을 노출시킨다.
소스 전극(251)의 핑거전극(251a~251d) 및 드레인 전극(252)의 핑거전극(252a~252c) 사이의 길이(L)는 대략 10nm ~ 100nm 일 수 있다. 소스 전극(251)의 핑거전극(251a~251d)의 폭(W1) 및 드레인 전극(252)의 핑거전극(252a~252c)의 폭(W2)은 수㎛ ~ 수십 ㎛일 수 있다.
에어갭(270)의 높이는 대략 20nm ~ 200nm일 수 있다. 에어갭(270)의 높이는 대략 소스 전극(251) 및 드레인 전극(252) 사이의 길이(L)의 2배 이내일 수 있다.
커버(260)는 다공성 폴리머층 또는 다공성 절연층으로 형성될 수 있다. 커버(260)는 에어갭(270)을 한정하는 것으로, 트랜지스터(200)를 다른 소자에 통합시 트랜지스터(200) 위로 절연성 물질을 화학기상증착시 커버(260)가 없다면 절연성 물질이 에어갭(270)을 채울 수 있다. 한편, 절연성 물질이 소스 전극(251) 및 드레인 전극(252) 사이의 측면(도 3에서 정면)으로 진입시 좁은 길이(L)로 인해 소스 전극(251)의 핑거전극(251a~251d) 및 드레인 전극(252)의 핑거전극(252a~252c) 사이의 측면 입구가 막혀서 에어갭(270)은 유지된다. 따라서, 그래핀 채널(240)의 이동도의 저하가 감소될 수 있다.
본 발명의 다른 실시예에 따르면, 그래핀의 적어도 일면은 에어갭(270)이 형성되므로, 그래핀 채널에서의 이동도의 저하가 감소될 수 있다. 따라서, 트랜지스터(200)는 그래핀의 고이동도를 이용하는 RF(radio frequency) 트랜지스터 등에 유용하게 이용할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 그래핀 트랜지스터를 포함하는 하이브리드 트랜지스터(300)의 일 예를 개략적으로 보여주는 단면도이다. 도 6은 도 5의 그래핀 트랜지스터의 전극 배치를 보여주는 평면도이다.
도 5를 참조하면, 기판(310) 상으로 모스(MOS: metal-oxide-semiconductor) 트랜지스터(301)와 그래핀 트랜지스터(302)가 배치된다. 모스 트랜지스터(301)는 n형 모스 트랜지스터 또는 p형 모스 트랜지스터일 수 있으며, 본 실시예에서는 n형 모스 트랜지스터를 예로 든다. 기판상에는 하나의 모스 트랜지스터(301)와 하나의 그래핀 트랜지스터(302)가 배치되어 있으며, 이는 예시적인 것이며, 복수의 모스 트랜지스터와 복수의 그래핀 트랜지스터가 배치될 수 있다.
기판(310)은 반도체 기판이며, 실리콘 기판일 수 있다. 기판(310)에는 액티브 영역을 한정하는 소자 분리 영역(319)이 형성된다. 소자 분리 영역(319)은 STI(shallow trench insulation) 영역일 수 있다.
모스 트랜지스터(301)는 전형적인 모스 트랜지스터이다. 기판(310)의 표면에 이격된 제1 불순물 영역(311)과 제2 불순물 영역(312)이 형성된다. 둘 중 하나는 소스 영역이며 다른 하나는 드레인 영역이다.
제1 불순물 영역(311) 및 제2 불순물 영역(312) 사이의 기판(310) 상에는 게이트 절연층(321)이 형성된다. 게이트 절연층(321) 상에는 게이트 전극(322)이 형성된다. 게이트 전극(322)은 폴리 실리콘 또는 일반 금속으로 형성될 수 있다.
기판(310) 상에는 게이트 전극(322)을 덮는 제1 층간절연층(ILD1)이 형성되며, 제1 층간절연층(ILD1)에는 각각 제1 불순물 영역(311)과 제2 불순물 영역(312)에 연결되는 제1 비아(324)가 형성된다.
제1 층간절연층(ILD1) 상에는 제2 층간절연층(ILD2)이 형성된다. 제2 층간절연층(ILD2)에는 제1 비아(324)에 연결되는 제1 메탈(M1)이 형성되며, 또한 게이트 전극(330)이 형성된다. 게이트 전극(330)은 도 7에서 보듯이 편의상 두개의 핑거전극(331, 332)을 구비한 것으로 도시되어 있다. 것이다.
제2 층간절연층(ILD2) 상에는 게이트 전극(330)을 덮는 게이트 절연층(334)이 형성된다. 게이트 절연층(334)은 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 나이트라이드, 보론 나이트라이드, 또는 육방정계 보론 나이트라이드로 형성될 수 있다. 게이트 절연층(334)은 대략 30nm 이하로 형성될 수 있다. 게이트 절연층(334)이 30nm 보다 두꺼우면 트랜지스터의 구동전압이 증가할 수 있다.
게이트 절연층(334)은 육방정계 보론 나이트라이드로 형성될 수 있다. 게이트 절연층(334)을 육방정계 보론 나이트라이드로 형성시, 그래핀 채널(340)의 이동도가 감소되는 것을 줄일 수 있다. 게이트 절연층(334)을 육방정계 보론 나이트라이드로 형성시 게이트 절연층(334)은 육방정계 보론 나이트라이드의 하나의 원자층 두께인 대략 0.5nm로 형성될 수도 있다.
게이트 절연층(334) 상에는 그래핀 채널(340)이 형성된다. 그래핀 채널(340)은 그래핀, 예컨대 CVD(chemical vapor deposition) 그래핀이 전사되어 형성될 수 있으며, 또한, 직접 성장되어 형성될 수도 있다.
그래핀 채널(340) 상에는 소스 전극(351) 및 드레인 전극(352)이 서로 이격되게 형성된다. 도 5 및 도 7에서는 편의상 소스 전극(351)은 두개의 핑거전극(351a, 351b)을 포함하며, 드레인 전극(352)은 하나의 핑거전극(352a)을 포함한다. 소스 전극(351)의 핑거전극(351a, 351b) 및 드레인 전극(352)의 핑거전극(352a) 사이의 길이(L)는 대략 10nm ~ 100nm 일 수 있다. 소스 전극(351)의 핑거전극(351a, 351b) 및 드레인 전극(352)의 핑거전극(352a)의 폭(W)은 수 ㎛ 내지 수십 ㎛일 수 있다. 소스 전극(351) 및 드레인 전극(352)은 도 2에서처럼 서로 마주보는 한 쌍일 수 있다. 또한, 소스 전극(351) 및 드레인 전극(352)은 도 4에서처럼 복수의 핑거전극을 각각 포함하며, 소스 전극(351)의 핑거전극들과 드레인 전극(352)의 핑거전극들은 서로 교번적으로 배치될 수 있다.
제2 층간절연층(ILD2) 상에는 소스 전극(351) 및 드레인 전극(352)의 측면을 덮는 제3 층간절연층(ILD3)이 형성된다. 제3 층간절연층(ILD3)에는 제1 메탈(M1)과 연결된 제2 메탈(M2)이 형성된다.
그래핀 트랜지스터(302)는 소스 전극(351) 및 드레인 전극(352) 사이의 공간 위를 막는 커버(360)를 포함한다. 커버(360)는 종횡비가 큰 소스 전극(351) 및 드레인 전극(352) 사이의 영역을 막아서 이후의 화학기상증착 공정에서의 기상 물질이 이들 소스 전극(351) 및 드레인 전극(352) 사이의 영역으로 들어가는 것을 막는다. 기상 물질은 소스 전극(351) 및 드레인 전극(352) 사이의 측면으로 들어갈 수도 있으나, 이 갭(L)이 좁으므로 그 입구에서 퇴적되어 입구를 막는다. 따라서, 그래핀 채널(340) 상으로 에어갭(370)이 형성된다.
에어갭(370)은 그래핀 채널(340)을 노출시킨다. 에어갭(370)의 높이는 대략 20nm ~ 200nm일 수 있다. 에어갭(370)의 높이(H)는 대략 소스 전극(351) 및 드레인 전극(352) 사이의 길이(L)의 2배 이내일 수 있다.
제3 층간절연층(ILD3) 상에는 커버(360)를 덮는 제4 층간절연층(ILD4)이 형성된다. 제4 층간절연층(ILD4)에는 제2 메탈(M2), 소스 전극(351) 및 드레인 전극(352)과 연결되는 제3 메탈(M3)이 형성된다.
제4 층간절연층(ILD4) 상에는 제5 층간절연층(ILD5)이 형성될 수 있다. 제5 층간절연층(ILD5)에는 제3 메탈(M3)과 연결된 제4 메탈(M4)이 형성될 수 있다. 제4 메탈(M4)은 외부 전압을 인가하기 위한 전극패드일 수 있다. 그래핀 트랜지스터(302)의 일 전극, 예컨대 소스 전극(351)은 모스 트랜지스터(301)의 제2 영역(312)과 연결 배선(M41)을 통해서 전기적으로 연결될 수 있다.
그래핀 트랜지스터(302)는 에어갭(370) 형성으로 이동도가 높은 그래핀 채널(340)을 이용할 수 있으며, RF 트랜지스터일 수 있다.
상술한 하이브리드 트랜지스터는 고속으로 신호처리를 필요로 하는 곳에 그래핀 트랜지스터를 사용하고, 그래핀 트랜지스터로부터의 신호를 모스 트랜지스터에 전달할 수 있다. 모스 트랜지스터는 디스플레이 소자의 화상 표시용 트랜지스터로 이용될 수 있다.
도 7a 내지 도 7f는 또 다른 실시예에 따른 하이브리드 트랜지스터(400)의 제조방법을 순차적으로 설명하는 단면도이다. 그래핀 트랜지스터의 제조방법을 중심으로 설명한다.
도 7a를 참조하면, 기판(410) 상에 모스(MOS: metal-oxide-semiconductor) 트랜지스터(401)를 형성한다. 모스 트랜지스터(401)는 n형 모스 트랜지스터 또는 p형 모스 트랜지스터일 수 있으며, 본 실시예에서는 n형 모스 트랜지스터를 예로 든다. 기판(410) 상에는 하나의 모스 트랜지스터와 하나의 그래핀 트랜지스터가 배치되며, 이는 예시적인 것이며, 복수의 모스 트랜지스터와 복수의 그래핀 트랜지스터가 배치될 수 있다.
기판(410)은 반도체 기판이며, 실리콘 기판(410)일 수 있다. 기판(410)에는 액티브 영역을 한정하는 소자 분리 영역(419)을 형성한다. 소자 분리 영역(419)은 트렌치(418)를 형성하고 트렌치(418)를 절연물질로 채워서 형성될 수 있다. 소자 분리 영역(419)은 STI(shallow trench insulation) 영역일 수 있다.
기판(410)의 표면에 이격되게 제1 불순물 영역(411)과 제2 불순물 영역(412)을 형성한다. 기판(410)은 p형 실리콘 기판(410)일 수 있으며, 제1 불순물 영역(411)과 제2 불순물 영역(412)은 n+ 영역일 수 있다.
제1 불순물 영역(411) 및 제2 불순물 영역(412) 사이의 기판(410) 상에 게이트 절연층(421)을 형성한다. 게이트 절연층(421) 상에 게이트 전극(422)을 형성한다. 게이트 전극(422)은 폴리 실리콘 또는 일반 금속으로 형성할 수 있다.
이어서, 기판(410) 상으로 게이트 전극(422)을 덮는 제1 층간절연층(ILD1)을 형성한다. 제1 층간절연층(ILD1)에 각각 제1 불순물 영역(411)과 제2 불순물 영역(412)에 연결되는 제1 비아홀(423)을 형성한 후, 제1 비아홀(423)을 금속물질로 채워서 제1 비아(424)를 형성한다.
이어서, 제1 층간절연층(ILD1) 상에 금속층(미도시)을 형성한 후, 금속층을 잘 알려진 패터닝 공정을 수행하여 제1 비아(424)에 연결되는 제1 메탈(M1)과 게이트 전극(430)을 형성한다. 도 7a에는 편의상 두개의 게이트 전극(430)의 핑거전극(431, 432)이 도시되어 있다.
이어서, 제1 층간절연층(ILD1) 상으로 제1 메탈(M1)과, 게이트 전극(430)을 덮는 절연층(미도시)을 형성한다. 절연층을 평탄화, 예컨대, 화학기계적 평탄화(chemical-mechanical planarization: CMP)하여 제1 메탈(M1)과 게이트 전극(430)을 노출시킨다.
도 7b를 참조하면, 제2 층간절연층(ILD2) 상에 게이트 전극(430)을 덮는 게이트 절연층(434)을 형성된다. 게이트 절연층(434)은 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 나이트라이드, 보론 나이트라이드, 또는 육방정계 보론 나이트라이드로 형성될 수 있다. 게이트 절연층(434)은 대략 30nm 이하로 형성될 수 있다. 게이트 절연층(434)이 30nm 보다 트랜지스터의 구동전압이 증가할 수 있다.
게이트 절연층(434)은 육방정계 보론 나이트라이드로 형성될 수 있다. 게이트 절연층(434)을 육방정계 보론 나이트라이드로 형성시, 그래핀 채널의 이동도가 감소되는 것을 줄일 수 있다. 게이트 절연층(434)을 육방정계 보론 나이트라이드로 형성시 게이트 절연층(434)은 육방정계 보론 나이트라이드의 하나의 원자층 두께인 대략 0.5nm로 형성될 수도 있다.
게이트 절연층(434) 상에는 그래핀 채널(440)을 형성된다. 그래핀 채널(440)은 그래핀, 예컨대 CVD(chemical vapor deposition) 그래핀을 전사하여 형성될 수 있다. 또한, 그래핀을 게이트 절연층(434) 상에 직접 성장하여 그래핀 채널(440)을 형성할 수도 있다.
제2 층간절연층(ILD2) 상으로 금속층(미도시)을 형성한 다음, 금속층을 패터닝하여 제2 메탈(M2)과 연결된 제3 메탈(M3)과 그래핀 채널(440) 상의 소스 전극(451) 및 드레인 전극(452)을 형성한다. 도 7b에서는 편의상 소스 전극(451)이 두개의 핑거전극(451a, 452b)을 포함하는 것으로 도시되어 있다. 드레인 전극(452)은 소스전극(451)의 핑거전극(451a, 452b) 사이에 배치된 하나의 핑거전극(452b)를 포함하는 것으로 도시되었다. 이들 전극들의 배치는 실질적으로 도 6과 같을 수 있으며, 상세한 설명은 생략한다. 소스 전극(451)은 복수의 핑거전극을 포함할 수 있으며, 드레인 전극(452)도 소스 전극(451)의 핑거전극들 사이에 교번적으로 배치되는 복수의 핑거전극을 포함할 수 있다.
소스 전극(451) 및 드레인 전극(452) 사이의 길이(도 6의 L 참조)는 대략 10nm ~ 100nm 일 수 있다. 소스 전극(451) 및 드레인 전극(452)의 폭(도 6의 W 참조)은 수 ㎛ 내지 수십 ㎛일 수 있다.
제2 층간절연층(ILD2) 상에 제2 메탈(M2)과 소스 전극(451) 및 드레인 전극(452)을 덮는 폴리머를 도포하여 폴리머층(459)을 형성한다. 폴리머로는 예컨대 PDMS(polydimethylsiloxane)이 사용될 수 있다. 폴리머층(459)은 소스 전극(451) 및 드레인 전극(452) 사이를 채운다.
도 7d를 참조하면, 폴리머층(459)을 평탄화하여 제2 메탈(M2)과 소스 전극(451) 및 드레인 전극(452)을 노출시킨다.
이어서, 폴리머층(459) 상으로 소스 전극(451)의 핑거전극(451a, 451b)과 드레인 전극(452)의 핑거전극(452a)의 사이를 덮는 커버(460)를 형성한다. 커버(460)는 폴리머층(459) 상으로 다공성 폴리머층 또는 다공성 절연층을 형성한 다음, 패터닝 공정을 통하여 형성될 수 있다. 다공성 절연층은 다공성 실리콘 옥사이드로 형성될 수 있다.
도 7e를 참조하면, 폴리머층(459)을 제거한다. 폴리머층은 산화 플라즈마 공정 또는 습식 식각공정을 사용하여 선택적으로 제거할 수 있다. 커버(460)이 다공성 폴리머층 또는 다공성 절연층으로 형성되는 경우, 그래핀 채널(440) 및 커버(460) 사이의 폴리머층(459)의 폴리머를 제거시 커버(460)에 형성된 기공을 통해서 외부로 용이하게 배출할 수 있다. 즉, 그래핀 채널(440) 및 커버(460) 사이의 폴리머는 희생층이다. 그래핀 채널(440) 및 커버(460) 사이의 폴리머가 제거된 부분은 에어갭(470)이 된다. 결과로서 그래핀 트랜지스터(402)가 완성된다.
도 7f를 참조하면, 제2 층간절연층(ILD2) 상으로 제2 메탈(M2) 및 커버(460)를 덮는 제3 층간절연층(ILD3)을 형성한다. 이때, 제3 층간절연층(ILD3) 물질은 커버(460)에 의해 에어갭(470)으로 들어가지 못한다. 또한, 제3 층간절연층(ILD3) 물질은 소스 전극(451)의 핑거전극(451a, 451b) 및 드레인 전극(452)의 핑거전극(452a) 사이의 좁은 갭(도 6의 L 참조)으로 인하여 이들 전극들 사이의 입구에 쌓여서 에어갭(470)이 유지된다. 이어서, 제3 층간절연층(ILD3)을 평탄화하여 제2 메탈(M2) 및 커버(460)를 노출시킨다.
이어서, 제3 층간절연층(ILD3) 상으로 금속층(미도시)을 도포한 다음 금속층을 패터닝하여 제2 메탈(M2), 소스 전극(451) 및 드레인 전극(452)과 연결된 제3 메탈(M3)을 형성한다. 소스 전극(451) 및 드레인 전극(452)과 연결되는 제3 메탈(M3)은 핑거전극(351a, 351b, 352a)이 없는 영역에서 소스 전극(451) 및 드레인 전극(452)과 연결될 수 있다.
제4 층간절연층(ILD4) 상에는 제5 층간절연층(ILD5)이 형성될 수 있다. 제5 층간절연층(ILD5)에는 제3 메탈(M3)과 연결된 제4 메탈(M4)이 형성될 수 있다. 제4 메탈(M4)은 외부 전압을 인가하기 위한 전극패드일 수 있다. 그래핀 트랜지스터의 일 전극, 예컨대 소스 전극(451)은 모스 트랜지스터(401)의 제2 불순물 영역(412)과 연결배선(M41)을 통해서 전기적으로 연결될 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
300: 하이브리드 트랜지스터 301: 모스 트랜지스터
302: 그래핀 트랜지스터 310: 기판
311, 312: 불순물 영역 319: 소자 분리영역
321: 게이트 절연층 322: 게이트 전극
324: 제1 비아 330: 게이트 전극
331, 332: 핑거전극 334: 게이트 절연층
340: 그래핀 채널 351: 소스 전극
352: 드레인 전극 360: 커버
370: 에어갭 ILD1~ILD5: 층간 절연층
M1~M4: 메탈

Claims (25)

  1. 기판 상의 게이트 전극;
    상기 게이트 전극 상의 게이트 절연층;
    상기 게이트 절연층 상의 그래핀 채널;
    상기 그래핀 채널 상에서 서로 이격된 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 드레인 전극 상을 덮으며, 상기 상기 소스 전극 및 상기 드레인 전극 사이에 에어갭을 형성하는 커버;를 포함하는 그래핀 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 사이의 상기 그래핀 채널의 길이는 대략 10nm - 100nm인 그래핀 트랜지스터.
  3. 제 1 항에 있어서,
    상기 커버는 다공성 폴리머층 또는 다공성 절연층으로 이루어진 그래핀 트랜지스터.
  4. 제 1 항에 있어서,
    상기 에어갭의 높이는 대략 20nm ~ 200nm인 그래핀 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 절연층은 육방정계 보론 나이트라이드로 형성된 그래핀 트랜지스터.
  6. 제 5 항에 있어서,
    상기 게이트 절연층은 대략 0.5nm ~ 30nm 두께로 형성된 그래핀 트랜지스터.
  7. 제 1 항에 있어서,
    상기 그래핀층은 단층 내지 5층의 그래핀으로 이루어진 그래핀 트랜지스터.
  8. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 각각 서로 대향하는 방향으로 연장되어서 서로 교번적으로 배치되는 복수의 핑거 전극을 포함하며,
    상기 게이트 전극은 상기 이웃하는 두개의 핑거전극 사이에 대응되게 배치되는 복수의 핑거전극을 포함하는 그래핀 트랜지스터.
  9. 기판 상에 형성된 모스 트랜지스터; 및
    상기 모스 트랜지스터 상방에 배치된 그래핀 트랜지스터를 구비하는 하이브리드 트랜지스터.
  10. 제 9 항에 있어서, 상기 그래핀 트랜지스터는:
    상기 모스 트랜지스터를 덮는 제1 층간절연층 상의 게이트 전극;
    상기 게이트 전극 상의 게이트 절연층;
    상기 게이트 절연층 상의 그래핀 채널;
    상기 그래핀 채널 상에서 서로 이격된 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 드레인 전극 상을 덮으며, 상기 상기 소스 전극 및 상기 드레인 전극 사이에 에어갭을 형성하는 커버;를 포함하는 하이브리드 트랜지스터.
  11. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 사이의 상기 그래핀 채널의 길이는 대략 10nm - 100nm인 하이브리드 트랜지스터.
  12. 제 1 항에 있어서,
    상기 커버는 다공성 폴리머층 또는 다공성 절연층으로 이루어진 하이브리드 트랜지스터.
  13. 제 1 항에 있어서,
    상기 에어갭의 높이는 대략 20nm ~ 200nm인 하이드리드 트랜지스터.
  14. 제 1 항에 있어서,
    상기 게이트 절연층은 육방정계 보론 나이트라이드로 형성된 하이브리드 트랜지스터.
  15. 제 5 항에 있어서,
    상기 게이트 절연층은 대략 0.5nm ~ 30nm 두께로 형성된 하이브리드 트랜지스터.
  16. 제 1 항에 있어서,
    상기 그래핀층은 단층 내지 5층의 그래핀으로 이루어진 하이브리드 트랜지스터.
  17. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 각각 서로 대향하는 방향으로 연장되어서 서로 교번적으로 배치되는 복수의 핑거 전극을 포함하며,
    상기 게이트 전극은 상기 이웃하는 두개의 핑거전극 사이에 대응되게 배치되는 복수의 핑거전극을 포함하는 하이브리드 트랜지스터.
  18. 기판 상에 모스 트랜지스터를 형성하는 단계;
    상기 기판 상으로 상기 모스 트랜지스터를 덮는 제1 층간절연층을 형성하는 단계;
    상기 제1 층간절연층 상으로 상기 모스 트랜지스터의 소스 영역 및 드레인 영역과 각각 연결된 제1 메탈과 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층 및 그래핀 채널을 순차적으로 형성하는 단계;
    상기 제1 층간 절연층 상으로 상기 제1 메탈과 연결된 제2 메탈과 상기 그래핀 채널 상으로 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 사이를 폴리머층으로 채우는 단계;
    상기 소스 전극 및 상기 드레인 전극 상으로 상기 폴리머층을 덮는 커버를 형성하는 단계;
    상기 폴리머층을 제거하여 상기 그래핀 채널 및 상기 커버 사이에 에어갭을 형성하는 단계;를 포함하는 하이브리드 트랜지스터의 제조방법.
  19. 제 18 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 사이의 상기 그래핀 채널의 길이는 대략 10nm - 100nm인 하이브리드 트랜지스터의 제조방법.
  20. 제 18 항에 있어서,
    상기 커버는 다공성 폴리머층 또는 다공성 절연층으로 이루어진 하이브리드 트랜지스터의 제조방법.
  21. 제 18 항에 있어서,
    상기 에어갭의 높이는 대략 20nm ~ 200nm인 하이드리드 트랜지스터의 제조방법.
  22. 제 18 항에 있어서,
    상기 게이트 절연층은 육방정계 보론 나이트라이드로 형성된 하이브리드 트랜지스터의 제조방법.
  23. 제 22 항에 있어서,
    상기 게이트 절연층은 대략 0.5nm ~ 30nm 두께로 형성된 하이브리드 트랜지스터의 제조방법.
  24. 제 18 항에 있어서,
    상기 그래핀층은 단층 내지 5층의 그래핀으로 이루어진 하이브리드 트랜지스터의 제조방법.
  25. 제 18 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 형성단계는 각각 서로 대향하는 방향으로 연장되어서 서로 교번적으로 배치되는 복수의 핑거 전극을 형성하는 단계이며,
    상기 게이트 전극 형성단계는 상기 이웃하는 두개의 핑거전극 사이에 대응되게 배치되는 복수의 핑거전극을 포함하는 게이트 전극을 형성하는 단계인 하이브리드 트랜지스터의 제조방법.
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CN201210425342.9A CN103094346B (zh) 2011-11-02 2012-10-30 石墨烯晶体管、混合晶体管及其制造方法
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224413B1 (en) * 2012-01-30 2019-03-05 Northrop Grumman Systems Corporation Radio-frequency carbon-nanotube field effect transistor devices with local backgates and methods for making same
CN104237357A (zh) * 2013-06-09 2014-12-24 国家纳米科学中心 传感元件及其制备方法和传感器
KR102128526B1 (ko) 2013-11-15 2020-06-30 삼성전자주식회사 분리된 정션 컨택을 갖는 그래핀 소자 및 그 제조 방법
JP6295802B2 (ja) * 2014-04-18 2018-03-20 ソニー株式会社 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
US9818642B2 (en) 2015-04-15 2017-11-14 Nxp Usa, Inc. Method of forming inter-level dielectric structures on semiconductor devices
KR101667486B1 (ko) * 2015-05-19 2016-10-18 한국교통대학교산학협력단 핀 전극을 가진 그래핀 릴레이 소자 및 그 제작 방법
EP3136443A1 (en) 2015-08-28 2017-03-01 Nokia Technologies Oy A method for forming apparatus comprising two dimensional material
US10665799B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
US9911804B1 (en) 2016-08-22 2018-03-06 International Business Machines Corporation Vertical fin field effect transistor with air gap spacers
US11784227B2 (en) * 2017-10-13 2023-10-10 Wayne State University Method for fabricating wafer scale/nano sub micron gap electrodes and arrays via photolithography
JP7101980B2 (ja) * 2018-01-11 2022-07-19 国立研究開発法人物質・材料研究機構 Ｍｉｓ型半導体装置およびその製造方法
US10718478B2 (en) * 2018-06-22 2020-07-21 National Chirstmas Products LLC Apparatus and method for harvesting energy for a light
CN109585536B (zh) * 2018-11-19 2023-04-25 合肥鑫晟光电科技有限公司 一种杀菌结构、显示基板及显示装置
CN110190022B (zh) * 2019-05-23 2021-08-31 上海集成电路研发中心有限公司 一种空气隙的形成方法
CN110676169B (zh) * 2019-09-05 2023-02-28 中国电子科技集团公司第十三研究所 石墨烯胶囊封装晶体管制备方法
CN111509047B (zh) * 2020-03-18 2022-07-05 天津师范大学 石墨烯场效应晶体管及其制备方法
US20220029095A1 (en) * 2021-03-04 2022-01-27 Samsung Electronics Co., Ltd. Vertical variable resistance memory devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090114903A1 (en) * 2007-05-25 2009-05-07 Kalburge Amol M Integrated Nanotube and CMOS Devices For System-On-Chip (SoC) Applications and Method for Forming The Same
US20110260136A1 (en) * 2010-04-27 2011-10-27 Samsung Electronics Co., Ltd. Semiconductor Devices Including a Transistor With Elastic Channel

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) * 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JP2005285822A (ja) * 2004-03-26 2005-10-13 Fujitsu Ltd 半導体装置および半導体センサ
US7619257B2 (en) 2006-02-16 2009-11-17 Alcatel-Lucent Usa Inc. Devices including graphene layers epitaxially grown on single crystal substrates
US7781061B2 (en) * 2007-12-31 2010-08-24 Alcatel-Lucent Usa Inc. Devices with graphene layers
US7952088B2 (en) 2008-07-11 2011-05-31 International Business Machines Corporation Semiconducting device having graphene channel
US8227794B2 (en) 2008-07-25 2012-07-24 Taiichi Otsuji Complementary logic gate device
EP2345071B1 (en) 2008-09-23 2013-05-01 National University of Singapore Graphene memory cell and fabrication methods thereof
JP2010129881A (ja) * 2008-11-28 2010-06-10 Sharp Corp 薄膜トランジスタおよびアクティブマトリクス基板
US8426309B2 (en) * 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
KR101694877B1 (ko) * 2009-10-16 2017-01-11 삼성전자주식회사 그라핀 소자 및 그 제조 방법
US8673703B2 (en) * 2009-11-17 2014-03-18 International Business Machines Corporation Fabrication of graphene nanoelectronic devices on SOI structures
US20110163298A1 (en) 2010-01-04 2011-07-07 Chien-Min Sung Graphene and Hexagonal Boron Nitride Devices
CN102074584B (zh) * 2010-12-06 2012-07-04 复旦大学 一种空气隙石墨烯晶体管及其制备方法
US8748871B2 (en) * 2011-01-19 2014-06-10 International Business Machines Corporation Graphene devices and semiconductor field effect transistors in 3D hybrid integrated circuits
US8409957B2 (en) * 2011-01-19 2013-04-02 International Business Machines Corporation Graphene devices and silicon field effect transistors in 3D hybrid integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090114903A1 (en) * 2007-05-25 2009-05-07 Kalburge Amol M Integrated Nanotube and CMOS Devices For System-On-Chip (SoC) Applications and Method for Forming The Same
US20110260136A1 (en) * 2010-04-27 2011-10-27 Samsung Electronics Co., Ltd. Semiconductor Devices Including a Transistor With Elastic Channel

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