KR20130040283A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
실시예는 반도체 소자 및 이의 제조방법을 제공한다. 실시예에 따른 반도체 소자는 반도체 기판 상에 배치되며, 하부 금속 배선을 포함하는 제 1 절연층; 상기 제 1 절연층 상에 배치되며, 경사진 측면을 포함하는 금속 헤드 패턴; 상기 금속 헤드 패턴 상에 배치되는 박막 저항 패턴; 상기 금속 헤드 패턴 및 상기 박막 저항 패턴 상에 배치되는 제 2 절연층; 상기 제 2 절연층 상에 배치되는 상부 금속 배선; 상기 하부 금속 배선과 상기 상부 금속 배선을 연결하는 제 1 비아; 및 상기 금속 헤드 패턴과 상기 상부 금속 배선을 연결하는 제 2 비아를 포함한다.
Description
실시예는 박막 저항 패턴을 포함하는 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
수동 소자들은 전자시스템에서 매우 중요한 기능들을 한다. 최근 전자기기의 소형화, 다기능화, 저가격화의 요구에 부응하여, 수동 소자들을 어레이, 네트워크, 그리고 최근 부상하고 있는 내장형 수동 소자로 만들기 위하여 많은 노력이 기울여지고 있다. 이와 같은, 수동소자는 전압을 감지하고, 감시하며 전달하고 감소시키거나 제어한다.
수동소자들 중 저항은 전하의 흐름을 억제시키는 역할을 하기 때문에 이를 이용하여 전류의 양을 제어할 수 있다. 이와 같은 수동소자는 금속층을 얇게 증착하여 패턴을 형성한 박막 저항(Thin film resistor)과 활성층 영역을 이용한 활성층 저항으로 나눌 수 있다. 이 중, 박막 저항은 일반적으로 반도체 소자의 금속 배선 사이에 배치된다.
도 1 및 도 2는 종래 기술에 따른 박막 저항 패턴을 포함하는 반도체 소자의 단면도들이다. 도 1을 참조하면, 반도체 소자는 반도체 기판(10) 상에 형성되는 제 1 절연층(21), 제 1 절연층(21) 상에 형성되는 하부 금속 배선(30, 31), 하부 금속 배선(30, 31)을 연결하는 박막 저항 패턴(40) 등을 포함한다. 도 1은 하부 금속 배선(30, 31)을 형성한 후, 박막 저항 패턴(40)을 직접 형성하는 방법으로 공정이 단순하다. 다만, 박막 저항 패턴(40)은 일반적으로 스퍼터링 공정에 의해 형성되는 데, 하부 금속 배선(30, 31)의 두께에 비하여 박막 저항 패턴(40)의 두께는 수십분의 일 정도로 매우 얇아, 하부 금속 배선(30, 31)의 엣지 부분에 박막 저항 패턴(40)이 균일하게 형성되기 힘들다. 따라서, 정밀한 박막 저항 형성이 어렵다.
도 2의 반도체 소자는 박막 저항 패턴(40) 상에 박막 저항 헤드 콘택 패턴(51) 및 박막 저항 헤드 패턴(52)을 형성하고, 박막 저항 헤드 패턴(52)과 비아(71)를 연결시킨다. 도 2에 따른 반도체 소자는 박막 저항 패턴(40)에서 박막 저항 헤드 패턴(52)까지 네 번의 패터닝 및 식각 공정이 필요하기 때문에 제조 공정이 복잡한 단점이 있다. 또한, 식각 공정에서 박막 저항 패턴(40)의 데미지를 방지하기 위하여, 건식 식각 및 습식 식각 공정(oxide etch, HF 계열)을 모두 수행하게 된다. HF 계열의 공정은 전처리(Front End Of the Line: FEOL) 공정에서 사용하며, 후처리(Back End Of the Line: BEOL) 공정에서는 사용하지 않아서, 박막 저항 패턴 제조 시 금속 오염이 우려되며, 이를 방지하기 위해선 박막 저항 패턴 만을 위한 장비 투자가 필요한 문제가 있다.
또한, 박막 저항 헤드 패턴(52)과 박막 저항 패턴(40)간의 열 팽창(thermal expansion) 차이에서 발생하는 스트레스가 박막 저항 헤드 패턴(52)의 증가에 따라 커지게 되며, 이는 박막 저항 헤드 패턴(52)의 저항을 불균일 하게 하여 저항 산포를 크게 하는 원인이 된다.
이와 같은 문제를 해결하기 위하여, 실시예는 안정적인 저항값을 가지는 박막 저항 패턴을 포함하는 반도체 소자 및 이의 제조방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 기술한 과제로 제한되지 않으며, 기술되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예에 따른 반도체 소자는 반도체 기판 상에 배치되며, 하부 금속 배선을 포함하는 제 1 절연층; 상기 제 1 절연층 상에 배치되며, 경사진 측면을 포함하는 금속 헤드 패턴; 상기 금속 헤드 패턴 상에 배치되는 박막 저항 패턴; 상기 금속 헤드 패턴 및 상기 박막 저항 패턴 상에 배치되는 제 2 절연층; 상기 제 2 절연층 상에 배치되는 상부 금속 배선; 상기 하부 금속 배선과 상기 상부 금속 배선을 연결하는 제 1 비아; 및 상기 금속 헤드 패턴과 상기 상부 금속 배선을 연결하는 제 2 비아를 포함한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 하부 금속 배선을 포함하는 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 경사진 측면을 포함하는 금속 헤드 패턴을 형성하는 단계; 상기 금속 헤드 패턴의 상면 및 측면 상에 박막 저항 패턴을 형성하는 단계; 상기 금속 헤드 패턴 및 상기 박막 저항 패턴 상에 제 2 절연층을 형성하는 단계; 및 상기 제 1 절연층 및 상기 제 2 절연층을 관통하여 상기 하부 금속 배선과 연결되는 제 1 비아를 형성함과 동시에, 상기 제 2 절연층을 관통하여 상기 금속 헤드 패턴과 연결되는 제 2 비아를 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자는 경사진 측면을 가지는 금속 헤드 패턴 상에 박막 저항 패턴을 형성한다. 이에 따라, 박막 저항 패턴 증착시, 단차에 의해 발생할 수 있는 박막 저항 패턴의 저항 변화를 최소화 할 수 있다.
실시예에 따른 반도체 소자의 제조방법은 별도의 스페이서 없이 경사진 측면을 가지는 금속 헤드 패턴을 형성할 수 있고, 패터닝 및 식각 공정을 최소화함으로써 공정을 단순화하여 제조 비용을 절감할 수 있다.
또한, 실시예에 따른 반도체 소자의 제조방법은 금속 헤드 패턴을 박막 저항 패턴보다 먼저 형성함으로써, 금속 헤드 패턴과 박막 저항 패턴의 열팽창(Thermal expansion) 차이에서 발생하는 스트레스(stress)를 감소시켜, 안정화된 박막 저항을 형성할 수 있다.
도 1 및 도 2는 종래 박막 저항 패턴을 포함하는 반도체 소자의 단면을 도시한 단면도들이다.
도 3 및 도 4는 실시예에 따른 반도체 소자의 단면을 도시한 단면도이다.
도 5 내지 도 8, 도 10 내지 도 13는 실시예에 따른 반도체 소자의 제조방법을 도시하는 단면도들이다.
도 9는 실시예에 따른 금속 헤드 패턴의 상면을 주사전자현미경(Scanning Electron Microscope; SEM)으로 관찰한 사진들이다.
도 3 및 도 4는 실시예에 따른 반도체 소자의 단면을 도시한 단면도이다.
도 5 내지 도 8, 도 10 내지 도 13는 실시예에 따른 반도체 소자의 제조방법을 도시하는 단면도들이다.
도 9는 실시예에 따른 금속 헤드 패턴의 상면을 주사전자현미경(Scanning Electron Microscope; SEM)으로 관찰한 사진들이다.
실시예의 설명에 있어서, 각 기판, 층, 막 또는 전극 등이 각 기판, 층, 막, 또는 전극 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 3 및 도 4는 실시예에 따른 반도체 소자의 단면을 도시하는 단면도이다. 또한, 도 5 내지 도 8, 도 10 내지 도 13는 실시예에 따른 반도체 소자의 제조방법을 도시하는 단면도들이다.
도 3을 참조하면, 실시예에 따른 반도체 소자는 반도체 기판(100) 상에 배치되며, 하부 금속 배선(300)을 포함하는 제 1 절연층(200); 상기 제 1 절연층(200) 상에 배치되며, 경사진 측면을 포함하는 금속 헤드 패턴(410, 420); 상기 금속 헤드 패턴(410, 420) 상에 배치되는 박막 저항 패턴(500); 상기 금속 헤드 패턴(410, 420) 및 상기 박막 저항 패턴(500) 상에 배치되는 제 2 절연층(600); 상기 제 2 절연층(600) 상에 배치되는 상부 금속 배선(710, 720); 상기 하부 금속 배선(300)과 상기 상부 금속 배선(710)을 연결하는 제 1 비아(810); 및 상기 금속 헤드 패턴(410, 420)과 상기 상부 금속 배선(720)을 연결하는 제 2 비아(820)를 포함한다. 이 밖에, 상기 제 1 절연층(200) 과 상기 제 2 절연층(600) 사이에 제 3 절연층(900)을 추가로 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 4는 실시예에 따른 상기 금속 헤드 패턴(410, 420) 및 상기 박막 저항 패턴(500)을 보다 상세히 나타내는 단면도이다.
상기 금속 헤드 패턴(410, 420)은 경사진 측면을 포함한다. 도 4는 평평한 경사면을 가지는 금속 헤드 패턴(410, 420) 측면에 대해 개시하고 있으나, 실시예는 이에 제한되지 않는다. 즉, 실시예에 따른 금속 헤드 패턴(410, 420) 의 측면은 절곡 또는 만곡된 형상을 포함할 수 있다.
또한, 상기 금속 헤드 패턴(410, 420)의 측면은 상기 반도체 기판(100)으로부터 약 50°내지 약 80°각도로 상방경사지게 형성될 수 있다. 더 자세하게, 상기 금속 헤드 패턴(410, 420)과 상기 반도체 기판(100) 간의 각도는 약 60°내지 약 80°일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 제 1 금속 헤드 패턴(410)과 상기 반도체 기판(100) 간의 각도를 θ1, 상기 제 2 금속 헤드 패턴(420)과 상기 반도체 기판(100) 간의 각도를 θ2라고 할 때, 상기 θ1, θ2 는 각각 약 50°내지 약 80°수 있다. 도한, 상기 θ1, θ2 는 동일한 각도 을 가지거나 서로 다른 각도를 가질 수 있다. 또한, 상기 금속 헤드 패턴(410, 420)의 폭은 약 0.1 ㎛ 내지 약 2 ㎛ 일 수 있으나, 이에 제한되는 것은 아니다.
상기 금속 헤드 패턴(410, 420)은 상기 제 1 절연층(200) 상에 배치되는 제 1 금속 헤드 패턴(410) 및 상기 제 1 금속 헤드 패턴(410)과 인접한 영역에 배치되는 제 2 금속 헤드 패턴(420)을 포함한다. 한편, 도 3 및 도 4에서는 두 개의 금속 헤드 패턴(410, 420)만을 개시하였으나, 실시예는 두 개 이상의 금속 헤드 패턴들을 포함할 수 있다.
상기 제 1 금속 헤드 패턴(410)과 상기 제 2 금속 헤드 패턴(420) 사이에는 상기 박막 저항 패턴(500)이 배치된다. 상기 박막 저항 패턴(500)은 상기 제 1 금속 헤드 패턴(410)과 상기 제 2 금속 헤드 패턴(420) 각각의 상면 및 측면에 배치될 수 있다. 더 자세하게, 상기 박막 저항 패턴(500)은 상기 제 1 금속 헤드 패턴(410)의 상면의 일부, 상기 제 1 금속 헤드 패턴(420)의 측면, 상기 제 1 금속 헤드 패턴(410)과 상기 제 2 금속 해드 패턴(420) 사이의 제 1 절연층(200), 상기 제 2 금속 헤드 패턴(420)의 측면, 및 상기 제 2 금속 헤드 패턴(420) 상면 의 일부 상에 배치된다.
또한, 상기 금속 헤드 패턴(410, 420)의 상면에는 상기 제 2 비아(820)가 배치된다. 상기 금속 헤드 패턴(410, 420)의 상면에서, 상기 박막 저항 패턴(500)의 일단과 상기 제 2 비아(820)는 서로 접촉될 수 있다. 이 때, 상기 제 2 비아(820)는 상기 제 2 절연층(600)을 관통하여 상기 상부 금속 배선(730)과 상기 금속 헤드 패턴(410, 420) 및 상기 박막 저항 패턴(500)을 전기적으로 연결할 수 있다.
상기 언급한 바와 같이, 상기 박막 저항 패턴(500)은 상기 금속 헤드 패턴(410, 420)의 경사진 측면 상에 형성된다. 이에 따라, 실시예에 따른 반도체 소자는 박막 저항 패턴(500) 형성시, 단차에 의해 발생할 수 있는 박막 저항 패턴(500)의 저항 변화를 최소화 할 수 있다.
도 5 내지 도 8, 도 10 내지 도 13는 실시예에 따른 반도체 소자의 제조방법을 도시하는 단면도들이다. 본 제조방법에 관한 설명은 앞서 설명한 반도체 소자에 대한 설명을 참고한다.
도 5 및 도 6을 참조하면, 상기 반도체 기판(100) 상에 하부 금속 배선(300)을 포함하는 제 1 절연층(200)이 형성된다. 또한, 상기 제 1 절연층(200) 상에 제 3 절연층(900)을 추가로 형성할 수 있으나, 이에 제한되는 것은 아니다. 상기 제 1 절연층(200) 및 상기 제 3 절연층(900)은 각각 산화물층, 예를 들어, 테트라에틸 오쏘실리케이트(TEOS)층일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 제 1 절연층(200) 및 상기 제 3 절연층(900) 각각은 각각 단일층 또는 다수개의 층으로 형성될 수 있다. 예를 들어, 상기 제 1 절연층(200)은 상기 반도체 기판(100) 상에 제 1' 절연층(210) 및 상기 제 1'' 절연층(220)을 포함할 수 있다. 이 때, 상기 제 1' 절연층(210)은 하부 층간 절연막(Pre-Metal-Dielectric; PMD)층 일 수 있고, 상기 제 1'' 절연층(220)은 상부 층간 절연막(Inter Metal Dielectric; IMD)일 수 있다. 한편, 도면에는 도시하지 않았으나, 상기 제 1 절연층(200)은 다수개의 금속 패턴들(미도시)을 포함할 수 있으나, 이에 제한되지 않는다. 상기 금속 패턴들(미도시)은 규칙적 또는 불규칙적으로 형성될 수 있다.
도 7 및 도 8을 참조하면, 상기 제 1 절연층(200) 상에 금속 헤드막(400)을 형성하고, 상기 금속 헤드막(400)을 식각하여 금속 헤드 패턴(410, 420)을 형성한다. 더 자세하게, 상기 금속 헤드막 및 상기 금속 헤드 패턴(410, 420)은 상기 제 3 절연층(900)과 직접 접촉하여 형성될 수 있다.
예를 들어, 상기 금속 헤드막(400)은 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition)를 통하여 Ti, TiN, Al, Ta, TaN, W 및 이들의 조합으로 이루어진 군에서 선택되는 물질 중 적어도 어느 하나를 증착하여 제조될 수 있다.
상기 제 1 절연층(200) 상에 상기 금속 헤드막(400)을 증착된 후에는, 화학적 식각가스를 사용하여 상기 금속 헤드막(400)을 선택적으로 식각한다. 상기 식각 공정에 의하여, 상기 금속 헤드 패턴(410, 420)이 형성된다. 상기 금속 헤드 패턴(410, 420)은 제 1 비아(810) 및 제 2 비아(820) 형성을 위한 식각 공정에서 식각 정지막 역할을 할 수 있다.
상기 식각 과정에서, 상기 금속 헤드 패턴(410, 420)의 측면은 경사지게 형성된다. 예를 들어, 상기 화학적 식각 가스로는 Ar, N2, CHF3 , Cl2 및 BCl3을 포함하는 혼합가스를 사용할 수 있으며, 더 자세하게, 상기 화학적 식각 가스는 CHF3 및 BCl3 만을 포함할 수 있다. 즉, 실시예에 따른 반도체 소자의 제조방법은 상기 혼합가스의 조성을 적절히 조절함으로써, 경사진 측면을 가지는 금속 헤드 패턴(410, 420)을 용이하게 형성할 수 있다.
또한, 실시예에 따른 반도체 소자의 제조방법은 상기 금속 헤드 패턴(410, 420)을 상기 박막 저항 패턴(500) 보다 먼저 증착 함으로써, 상기 금속 헤드 패턴(410, 420)과 상기 박막 저항 패턴(500) 사이에 열팽창(Thermal expansion) 차이에 따른 스트레스(stress)를 감소시켜 안정화된 박막 저항 패턴(500)을 형성할 수 있다.
도 9a 내지 도 9c 는 상기 언급한 방법에 따라 제조된 금속 헤드 패턴(410, 420)을 주사전자현미경(Scanning Electron Microscope; SEM)으로 관찰한 모습이다. 도 9a는 폭 0.9 ㎛, 길이 9.9 ㎛ 크기의 의 금속 헤드 패턴을, 도 9b는 폭 1.1 ㎛, 길이 9.9 ㎛ 크기의 금속 헤드 패턴을, 도 9c는 폭 1 ㎛, 길이 1 ㎛ 크기의 금속 헤드 패턴의 상면을 관찰한 모습이다. 도 9a 내지 도 9c에서 밝은 부분은 금속 헤드 패턴의 경사진 측면을 나타내며, 밝은 부분에 둘러싸인 어두운 부분은 금속 헤드 패턴의 상면을 나타낸다. 도 9a 내지 도 9c 를 참조하면, 실시예에 따른 금속 헤드 패턴의 측면은 약 67°의 경사를 가지며, 용이하게 형성된 것을 확인할 수 있었다.
이어서, 도 10 및 도 11을 참조하면, 상기 금속 헤드 패턴(410, 420) 상에 박막 저항 패턴(500)을 형성한다. 상기 박막 저항 패턴(500)은 상기 금속 헤드 패턴(410, 420) 상에 박막 저항 물질(510)을 증착하고, 상기 박막 저항 물질(510)의 일부분을 식각함으로써 형성될 수 있다.
상기 박막 저항 물질(510)은 당업계에서 박막 저항으로 통상적으로 사용되는 것이라면 특별히 제한되지 않고 사용될 수 있다. 예를 들어, 상기 박막 저항 물질(510)은 크롬 실리콘(CrSi), 니켈 크롬(NiCr), 질화 탄탈륨(TaN), 크롬 실리 사이드(CrSi2), 질화크롬 실리사이드(CrSiN), 크롬 실리콘 옥사이드(CrSiO) 및 이들의 조합으로 이루어진 군에서 선택되는 화합물 중 어느 하나를 이용하여 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 상기 박막 저항 물질(510)은 스퍼터링(Sputtering) 방법에 의하여 약 10Å 내지 약 1000Å의 두께를 갖도록 SiCr 또는 NiCr를 상기 제 3 절연층 상에 증착하여 형성될 수 있다.
이후, 상기 박막 저항 물질(510) 상에 포토레지스트 패턴(미도시)을 형성하고, 포토리쏘그라피 공정 및 식각 공정을 수행함으로써 박막 저항 패턴(500)을 형성한다. 상기 식각 공정에 의하여, 상기 제 3 절연층(900) 및 이에 인접하는 금속 헤드 패턴(410, 420)의 일부 영역과 오버랩되는 박막 저항 패턴(500)을 형성할 수 있다. 예를 들어, 상기 박막 저항 패턴(500)은 상기 제 1 금속 헤드 패턴(410)의 상면, 상기 제 1 금속 헤드 패턴(420)의 측면, 상기 제 1 금속 헤드 패턴(410)과 상기 제 2 금속 해드 패턴(420) 사이의 제 3 절연층(900), 상기 제 2 금속 헤드 패턴(420)의 측면, 및 상기 제 2 금속 헤드 패턴(420)의 상면 상에 형성된다.
일반적인 박막 저항 패턴은 특성상 매우 얇은 두께의 저항체로 형성되기 때문에, 그 위에 바로 배선을 연결하는 콘택 또는 비아를 형성할 때, 그 얇은 저항체 상에 접촉 저항에 문제가 없도록 공정을 구현하기 매우 어렵다. 즉 일반적으로 비아 또는 콘택이 안전하게 접촉할 수 있는 층의 두께는 1000Å 이상이 되어야 하는데, 박막 저항 패턴은 그 두께가 약 10 Å 내지 약 500 Å에 불과하기 때문에, 비아 또는 콘택이 박막 저항기를 관통하게 되는 경우, 접촉 저항이 매우 증가하여, 박막 저항 패턴의 저항 특성에 심각한 문제를 야기할 수 있다.
상기와 같은 문제점을 극복하기 위하여, 실시예에 따른 제조방법은 상기 금속 헤드 패턴(410, 420) 상에 박막 저항 패턴(500)을 형성함으로써 박막 저항 패턴 제조를 위한 마스크층 수를 감소시킬 수 있으며, 일반적인 반도체 공정을 사용하여 집적화할 수 있다.
도 12를 참조하면, 상기 금속 헤드 패턴(410, 420) 및 상기 박막 저항 패턴(500) 상에 제 2 절연층(600)을 형성하고, 상기 제 2 절연층(600)의 일부를 식각하여 제 1 비아홀(811) 및 제 2 비아홀(821)를 형성한다.
예를 들어, 상기 제 2 절연층(600) 상에 상기 하부 금속 배선(300) 및 상기 금속 헤드 패턴(410, 420)과 대응하는 개구부를 가지는 포토레지스트층(PR)을 형성하고 포토리쏘그라피 및 식각 공정을 수행한다. 상기 하부 금속 배선(300)에 대응하는 개구부를 통하여, 상기 제 2 절연층(600) 및 상기 제 1 절연층(200)은 식각되고, 상기 하부 금속 배선(300)의 상면을 노출시키는 제 1 비아홀(811)이 형성된다. 이와 동시에, 상기 금속 헤드 패턴(410, 420)과 대응하는 개구부를 통하여, 상기 제 2 절연층(600)은 식각되고, 상기 금속 헤드 패턴(410, 420)의 상면을 노출시키는 제 2 비아홀(821)이 형성된다. 상기 제 2 비아홀(821)을 형성하는 과정에서 상기 금속 헤드 패턴(410, 420)의 상면에 형성된 박막 저항 패턴(500)의 일부는 식각될 수 있으나, 이에 제한되는 것은 아니다. 이후, 상기 포토레지스트 패턴(PR)은 애셔(asher) 및 스트립(strip) 공정으로 제거한다.
상기와 같은 방법에 의해 형성되는 상기 제 1 비아홀(811) 및 상기 제 2 비아홀(821) 각각의 폭은 약 0.5 ㎛ 이상이며, 깊이는 약 1000 Å 내지 약 9000Å 일 수 있다.
도 13을 참조하면, 상기 제 1 비아홀(811) 및 상기 제 2 비아홀(821) 내부에 금속 물질을 갭필하여 제 1 비아(810) 및 제 2 비아(820)를 형성한다. 금속 물질이 갭필된 후에 평탄화 공정이 추가로 수행될 수 있으나, 이에 제한되지 않는다. 이어서, 상기 제 1 비아(810) 및 상기 제 2 비아(820) 상에 상부 금속 배선(710, 720)을 형성한다. 상기 상부 금속 배선 중 일부(710)는 상기 제 1 비아(810)를 통하여 상기 하부 금속 배선(300)과 연결될 수 있으며, 상기 상부 금속 배선 중 다른 일부(720)는 상기 제 2 비아(820)를 통하여 상기 금속 헤드 패턴(820) 및 상기 박막 저항 패턴(500)과 연결될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (12)
- 반도체 기판 상에 배치되며, 하부 금속 배선을 포함하는 제 1 절연층;
상기 제 1 절연층 상에 배치되며, 경사진 측면을 포함하는 금속 헤드 패턴;
상기 금속 헤드 패턴 상에 배치되는 박막 저항 패턴;
상기 금속 헤드 패턴 및 상기 박막 저항 패턴 상에 배치되는 제 2 절연층;
상기 제 2 절연층 상에 배치되는 상부 금속 배선;
상기 하부 금속 배선과 상기 상부 금속 배선을 연결하는 제 1 비아; 및
상기 금속 헤드 패턴과 상기 상부 금속 배선을 연결하는 제 2 비아를 포함하는 반도체 소자.
- 제 1 항에 있어서,
상기 금속 헤드 패턴의 측면은, 상기 반도체 기판으로부터 50° 내지 80° 각도로 기울어져 형성되는 반도체 소자.
- 제 1 항에 있어서,
상기 금속 헤드 패턴의 측면은 절곡 또는 만곡된 형상을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 금속 헤드 패턴은,
상기 제 1 절연층 상에 배치되는 제 1 금속 헤드 패턴 및 상기 제 1 금속 헤드 패턴과 인접한 영역에 배치되는 제 2 금속 헤드 패턴을 포함하는 반도체 소자.
- 제 4 항에 있어서,
상기 박막 저항 패턴은 상기 제 1 금속 헤드 패턴과 상기 제 2 금속 헤드 패턴 사이에 배치되는 반도체 소자.
- 제 5 항에 있어서,
상기 박막 저항 패턴은 상기 제 1 금속 헤드 패턴의 상면의 일부, 상기 제 1 금속 헤드 패턴의 측면, 상기 제 1 절연층, 상기 제 2 금속 헤드 패턴의 측면, 및 상기 제 2 금속 헤드 패턴 상면의 일부 상에 배치되는 반도체 소자.
- 제 1 항에 있어서,
상기 제 2 비아는 상기 금속 헤드 패턴의 상면과 접촉되는 반도체 소자.
- 제 1 항에 있어서,
상기 제 2 비아는 상기 박막 저항 패턴의 일단과 접촉되는 반도체 소자.
- 제 1 항에 있어서,
상기 제 1 비아는 상기 제 1 절연층 및 상기 제 2 절연층을 관통하고,
상기 제 2 비아는 상기 제 2 절연층을 관통하는 반도체 소자.
- 반도체 기판 상에 하부 금속 배선을 포함하는 제 1 절연층을 형성하는 단계;
상기 제 1 절연층 상에 경사진 측면을 포함하는 금속 헤드 패턴을 형성하는 단계;
상기 금속 헤드 패턴의 상면 및 측면 상에 박막 저항 패턴을 형성하는 단계;
상기 금속 헤드 패턴 및 상기 박막 저항 패턴 상에 제 2 절연층을 형성하는 단계; 및
상기 제 1 절연층 및 상기 제 2 절연층을 관통하여 상기 하부 금속 배선과 연결되는 제 1 비아를 형성함과 동시에, 상기 제 2 절연층을 관통하여 상기 금속 헤드 패턴과 연결되는 제 2 비아를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,
상기 경사진 측면을 포함하는 금속 헤드 패턴을 형성하는 단계는,
상기 제 1 절연층 상에 금속 헤드막을 형성하고,
CHF3 및 BCl3을 포함하는 화학적 식각 가스로 상기 금속 헤드막을 식각하는 것을 포함하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,
상기 제 1 비아와 상기 제 2 비아를 형성하는 단계는,
상기 제 2 절연층 상에 상기 하부 금속 배선 및 상기 금속 헤드 패턴과 대응하는 개구부를 포함하는 포토레지스트 패턴을 형성하고,
상기 제 2 절연층 및 상기 제 1 절연층을 식각하여 상기 하부 금속 배선을 노출하는 제 1 비아홀을 형성하고,
상기 제 2 절연층을 식각하여 상기 금속 헤드 패턴의 상면을 노출시키는 제 2 비아홀을 형성하고,
상기 제 1 비아홀 및 상기 제 2 비아홀 내부에 금속 물질을 갭필하여 상기 제 1 비아 및 상기 제 2 비아를 형성하는 것을 포함하는 반도체 소자의 제조방법.
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