KR101261743B1 - 반도체 소자 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000010409 thin film Substances 0.000 claims abstract description 83
- 229910052751 metal Inorganic materials 0.000 claims abstract description 60
- 239000002184 metal Substances 0.000 claims abstract description 60
- 239000010408 film Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 18
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000003667 anti-reflective effect Effects 0.000 claims 7
- 239000000463 material Substances 0.000 claims 4
- 239000010410 layer Substances 0.000 description 59
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 229910018487 Ni—Cr Inorganic materials 0.000 description 3
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- DYRBFMPPJATHRF-UHFFFAOYSA-N chromium silicon Chemical compound [Si].[Cr] DYRBFMPPJATHRF-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- CHXGWONBPAADHP-UHFFFAOYSA-N [Si].[Si].[Cr] Chemical compound [Si].[Si].[Cr] CHXGWONBPAADHP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- CXOWYMLTGOFURZ-UHFFFAOYSA-N azanylidynechromium Chemical compound [Cr]#N CXOWYMLTGOFURZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- ASAMIKIYIFIKFS-UHFFFAOYSA-N chromium;oxosilicon Chemical compound [Cr].[Si]=O ASAMIKIYIFIKFS-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0802—Resistors only
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- H—ELECTRICITY
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
- H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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- General Physics & Mathematics (AREA)
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Abstract
실시예는 반도체 소자 및 이의 제조방법을 제공한다. 실시예에 따른 반도체 소자는 반도체 기판 상에 배치되는 제 1 절연층; 상기 제 1 절연층 상에 배치되는 금속 패턴들; 상기 금속 패턴들 상에 배치되는 박막 저항 패턴(thin film resistor pattern); 및 상기 박막 저항 패턴과 상기 금속 패턴들 사이에 배치되는 반사방지막을 포함한다.
Description
실시예는 박막 저항 패턴 하부에 반사방지막을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
수동 소자들은 전자시스템에서 매우 중요한 기능들을 한다. 최근 전자기기의 소형화, 다기능화, 저가격화의 요구에 부응하여, 수동 소자들을 어레이, 네트워크, 그리고 최근 부상하고 있는 내장형 수동 소자로 만들기 위하여 많은 노력이 기울여지고 있다. 이와 같은, 수동소자는 전압을 감지하고, 감시하며 전달하고 감소시키거나 제어한다.
수동소자들 중 저항은 전하의 흐름을 억제시키는 역할을 하기 때문에 이를 이용하여 전류의 양을 제어할 수 있다. 이와 같은 수동소자는 금속층을 얇게 증착하여 패턴을 형성한 박막 저항(Thin film resistor)과 활성층 영역을 이용한 활성층 저항으로 나눌 수 있다. 이 중, 박막 저항은 일반적으로 반도체 소자의 금속 배선 사이에 배치된다.
도 1은 종래 금속 패턴들 및 박막 저항 패턴을 포함하는 반도체 소자의 단면을 나타내는 단면도이다. 도 1을 참조하면, 반도체 소자는 반도체 기판(10), 상기 기판 상에 배치되는 제 1 절연막(20), 제 1 절연막(20) 상에 배치되는 하부 금속 배선(30) 및 금속 패턴들(40)을 포함한다. 또한, 상기 하부 금속 배선(30) 및 금속 패턴들(40) 상에는 제 2 절연막(50), 박막 저항 패턴(60), 제 3 절연막(70), 상부 금속 배선(80), 비아(90) 등이 순차적으로 형성될 수 있다.
상기와 같이 반도체 소자를 제조하는 과정에서, 박막 저항 패턴(60)은 박막 저항 패턴(60) 하부에 위치하는 금속 패턴들(40)의 유무에 따라 패턴의 프로파일이 일정하지 않게 된다. 즉, 상기 박막 저항 패턴(60)을 형성하기 위하여 수행되는 노광 과정에서, 박막 저항의 얇은 두께에 의해 일부 빛이 박막 저항을 투과한다. 이 때, 투과된 빛은 박막 저항 하부에 배치되는 금속 패턴들(40)에 의하여 반사되고, 결국 박막 저항 패턴(60)의 라인에 변형을 가져오게 된다.
도 2는 이와 같이 제조되는 박막 저항 패턴의 슬로프(slope)를 관찰한 결과이다. 도 2를 참조하면, 금속 패턴들이 배치되는 영역 상에 형성되는 박막 저항 패턴의 부분은 슬로프가 일정한 반면, 금속 패턴들이 배치되지 않는 영역 상의 박막 저항 패턴은 슬로프가 감소하는 것을 알 수 있다.
즉, 도 1 및 도 2를 참조하면, 종래 금속 패턴들 및 박막 저항 패턴을 포함하는 반도체 소자의 제조 방법은 박막 저항 패턴의 프로파일이 불규칙적으로 형성되어 박막 저항 패턴의 균일성(uniformity)을 보장할 수 없고, 결과적으로 설계자가 원하는 저항값과 차이를 가져오는 문제점이 있었다.
이와 같은 문제를 해결하기 위하여, 실시예는 규칙적인 프로파일을 가지는 박막 저항 패턴을 제공함으로써, 원하는 저항값을 가지는 반도체 소자를 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 기술한 과제로 제한되지 않으며, 기술되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
실시예에 따른 반도체 소자는 반도체 기판 상에 배치되는 제 1 절연층; 상기 제 1 절연층 상에 배치되는 금속 패턴들; 상기 금속 패턴들 상에 배치되는 박막 저항 패턴(thin film resistor pattern); 및 상기 박막 저항 패턴과 상기 금속 패턴들 사이에 배치되는 반사방지막을 포함한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 금속층을 증착하고, 상기 금속층을 패터닝하여 금속 패턴들을 형성하는 단계; 상기 제 1 절연층 및 상기 금속 패턴들 상에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 제 3 절연층을 형성하는 단계; 및 상기 제 3 절연층 상에 박막 저항층을 형성하고, 상기 박막 저항층을 패터닝하여 박막 저항 패턴(thin film resistor pattern)을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자는 박막 저항 패턴과 금속 패턴들 사이에 반사방지막을 형성함으로써, 규칙적인 프로파일을 가지는 박막 저항 패턴을 제조할 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 안정적인 저항 특성을 가질 수 있을 뿐만 아니라 미스매치(mismatch)를 개선할 수 있다.
도 1은 일반적인 반도체 소자의 금속 패턴들 및 박막 저항 패턴의 형성방법을 설명하기 위한 단면도이다.
도 2는 도 1에 따라 제조되는 박막 저항 패턴의 프로파일을 나타내는 도면이다.
도 3은 제 1 실시예에 따른 반도체 소자의 단면을 도시하는 단면도이다.
도 4 및 도 9는 제 1 실시예에 따른 반도체 소자를 제조하는 방법을 도시하는 단면도들이다.
도 10 및 도 11은 제 2 실시예에 따른 반도체 소자의 단면을 도시하는 단면도들이다.
도 12는 제 3 실시예에 따른 반도체 소자의 단면을 도시하는 단면도들이다.
도 2는 도 1에 따라 제조되는 박막 저항 패턴의 프로파일을 나타내는 도면이다.
도 3은 제 1 실시예에 따른 반도체 소자의 단면을 도시하는 단면도이다.
도 4 및 도 9는 제 1 실시예에 따른 반도체 소자를 제조하는 방법을 도시하는 단면도들이다.
도 10 및 도 11은 제 2 실시예에 따른 반도체 소자의 단면을 도시하는 단면도들이다.
도 12는 제 3 실시예에 따른 반도체 소자의 단면을 도시하는 단면도들이다.
실시예의 설명에 있어서, 각 기판, 층, 막 또는 전극 등이 각 기판, 층, 막, 또는 전극 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 3은 제 1 실시예에 따른 반도체 소자의 단면을 도시하는 단면도이다. 또한, 도 4 및 도 9는 제 1 실시예에 따른 반도체 소자를 제조하는 방법을 도시하는 단면도들이다.
도 3을 참조하면, 제 1 실시예에 따른 반도체 소자는 반도체 기판(100) 상에 배치되는 제 1 절연층(200); 상기 제 1 절연층(200) 상에 배치되는 금속 패턴들(300); 상기 금속 패턴들(300) 상에 배치되는 박막 저항 패턴(700, thin film resistor pattern); 및 상기 박막 저항 패턴(700)과 상기 금속 패턴들(300) 사이에 배치되는 반사방지막(500)을 포함한다. 이 밖에, 제 1 실시예에 따른 반도체 소자는 상기 금속 패턴층(300) 상에 배치되는 제 2 절연층(400) 및 상기 반사방지막(500) 상에 배치되는 제 3 절연층(600)을 추가로 포함할 수 있다.
도 4를 참조하면, 상기 반도체 기판(100) 상에 제 1 절연층(200)이 형성된다. 상기 제 1 절연층(200)은 산화물층, 예를 들어, 테트라에틸 오쏘실리케이트(TEOS)층일 수 있다.
또한, 상기 제 1 절연층(200)은 각각 단일층 또는 다수개의 층으로 형성될 수 있다. 예를 들어, 상기 제 1 절연층(200)은 상기 반도체 기판(100) 상에 제 1'절연층(201) 및 상기 제 1'' 절연층(202)을 포함할 수 있다. 이 때, 상기 제 1' 절연층(201)은 하부 층간 절연막(Pre-Metal-Dielectric; PMD)층 일 수 있고, 상기 제 1'' 절연층(202)은 상부 층간 절연막(Inter Metal Dielectric; IMD)일 수 있다.
도 5 및 도 6을 참조하면, 상기 제 1 절연층(200) 상에 금속 패턴들(300)이 형성된다. 상기 금속 패턴들(300)은 상기 제 1 절연층(300) 상에 금속층(310)을 증착하고, 상기 금속층(310) 상에 포토레지스트 패턴(PR)을 형성한 후, 포토리쏘그라피 공정 및 식각 공정을 수행함으로써 제조될 수 있다. 상기 금속 패턴들(300)이 형성된 후에, 상기 포토레지스트 패턴(PR)은 애셔(asher) 및 스트립(strip) 공정으로 제거한다.
도 6을 참조하면, 상기 금속 패턴들(300)은 규칙적으로 형성되어 있으나, 실시예는 이에 제한되지 않는다. 즉, 상기 금속 패턴들(300)은 규칙적 또는 불규칙적으로 형성되어 있을 수 있다.
도 7을 참조하면, 상기 금속 패턴들(300) 상에 제 2 절연층(400) 및 반사방지막(500)이 순차적으로 형성된다. 상기 반사방지막(500)은 무기(inorganic) 계열의 물질막으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 반사방지막(500)은 실리콘옥시나이트라이드(SiON)막일 수 있다. 상기 SiON 반사방지막(500)은 SiH4, N2O 및 He 를 소스 가스로 사용하여 화학 기상 증착(chemical vapor deposition)시킴으로써 형성될 수 있다.
상기 반사방지막(500)은 상기 제 2 절연층(400) 상에 고르게 분포될 수 있다. 예를 들어, 상기 반사방지막(500)은 상기 제 2 절연층(400) 상면의 전체에 형성될 수 있다. 상기 반사방지막(500)은 후술할 박막 저항 패턴(700)과 함께 상세 서술 하기로 한다.
도 8을 참조하면, 상기 반사방지막(500) 상에 제 3 절연층(600) 및 박막 저항층(410)이 순차적으로 형성된다. 예를 들어, 상기 제 3 절연층(600)은 테트라에틸 오쏘실리케이트(TEOS)층일 수 있으나, 이에 제한되는 것은 아니다.
상기 박막 저항층(410)은 당업계에서 박막 저항으로 통상적으로 사용되는 것이라면 특별히 제한되지 않고 사용될 수 있다. 예를 들어, 상기 박막 저항층(410)은 크롬 실리콘(CrSi), 니켈 크롬(NiCr), 질화 탄탈륨(TaN), 크롬 실리 사이드(CrSi2), 질화크롬 실리사이드(CrSiN), 크롬 실리콘 옥사이드(CrSiO) 및 이들의 조합으로 이루어진 군에서 선택되는 화합물 중 어느 하나를 이용하여 형성될 수 있으나, 이에 제한되지 않는다.
예를 들어, 상기 박막 저항층(410)은 스퍼터링(Sputtering) 방법에 의하여 약 10Å 내지 약 500Å의 두께를 갖도록 SiCr 또는 NiCr를 상기 제 3 절연층 상에 증착하여 형성될 수 있다.
이후, 도 9를 참조하면, 상기 박막 저항층(410) 상에 포토레지스트 패턴(PR)을 형성하고, 포토리쏘그라피 공정 및 식각 공정을 수행함으로써 박막 저항 패턴(700)을 형성할 수 있다.
상기 박막 저항 패턴(700)은 일 방향으로 길게 연장되어 형성된다. 도 9에서는 상기 박막 저항 패턴(700)이 제 1 방향으로 연장되어 형성되나, 이에 제한되지 않으며 상기 박막 저항 패턴(700)은 제 2 방향 혹은 특정 방향으로 길게 연장될 수 있다. 또한, 본원에서 사용되는 용어 “연장”은 박막 저항 패턴의 장축과 단축의 종횡비가 약 5:1 이상인 경우를 의미할 수 있으나, 이에 제한되는 것은 아니다.
상기 박막 저항 패턴(700)의 두께는 매우 얇은 박막으로 형성된다. 예를 들어, 상기 박막 저항 패턴(700)의 두께는 약 10 Å 내지 약 500 Å일 수 있다. 이에 따라, 박막 저항 패턴(700)을 제조하기 위한 노광 공정에서 사용되는 빛의 일부가 상기 박막 저항층(410)을 투과하여 상기 금속 패턴들(300)에 입사되고, 다시 상기 박막 저항층(410)으로 반사되어, 결국 상기 박막 저항 패턴(700)을 변형시키게 된다. 상기와 같은 문제를 해결하기 위하여, 본원은 상기 박막 저항 패턴(700) 하부에 상기 반사방지막(500)을 배치시킨다.
상기 반사방지막(500)은 상기 박막 저항 패턴(700)과 상기 금속 패턴들(300) 사이에 배치된다. 더 자세하게, 상기 반사방지막(500)은 상기 제 2 절연층(400)과 상기 제 3 절연층(600) 사이에 배치될 수 있다.
이 때, 상기 반사방지막(500)은 상기 박막 저항 패턴(700) 및 상기 금속 패턴들(300)과 수직으로 중첩되어 형성될 수 있다. 예를 들어, 상기 반사방지막(500) 상에 배치되는 상기 박막 저항 패턴(700)은 상기 반사방지막(500) 내에 모두 포함되며 중첩될 수 있다. 예를 들어, 상기 반사방지막(500)의 폭(W2)은 상기 박막 저항 패턴(700)의 폭(W1)보다 넓게 형성될 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 3 및 도 9를 참조하면 상기 반사방지막(500)은 상기 제 3 절연층(600)의 상면 전체에 걸쳐 형성될 수 있으나, 이에 제한되는 것은 아니다. 즉, 실시예에 따른 반도체 소자의 반사방지막(500)은 상기 제 3 절연층(600)의 일부에만 걸쳐 형성될 수 있다.
도 10 및 도 11은 제 2 실시예에 따른 반도체 소자의 단면을 도시하는 단면도들이다. 도 10을 참조하면, 상기 반사방지막(500)은 상기 제 3 절연층(600) 상면의 일부분에만 형성될 수 있다. 즉, 상기 반사방지막(500)은 패터닝 되어 상기 제 3 절연층(600) 상면의 일부에만 형성된 반사방지패턴(510)을 포함할 수 있다.
도 10을 참조하면, 상기 반사방지패턴(510)은 상기 반사방지패턴(510) 상에 배치되는 박막 저항 패턴(700)의 외곽에 대응하여 형성될 수 있다. 더 자세하게, 상기 반사방지패턴(510)은 상기 반사방지패턴(510) 상에 배치되는 박막 저항 패턴(700)의 내부 및 외곽에 모두 대응하여 형성될 수 있다. 예를 들어, 상기 박막 저항 패턴(700)은 상기 반사방지패턴(510) 내에 모두 포함되며 중첩될 수 있다. 상기 반사방지패턴(510)의 폭(W2)은 상기 박막 저항 패턴(700)의 폭(W1)보다 넓게 형성될 수 있으나, 이에 제한되는 것은 아니다. 이 때, 상기 반사방지패턴(510)은 상기 박막 저항 패턴(700)의 내부 및 외곽과 수직으로 중첩되어 형성된다.
한편, 도 11을 참조하면, 상기 반사방지패턴(510)은 상기 반사방지패턴(510) 상에 배치되는 박막 저항 패턴(700)의 외곽에만 대응하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 즉, 상기 반사방지패턴(510)은 상기 박막 저항 패턴(700)의 외곽에만 대응하여 형성될 뿐, 상기 박막 저항 패턴(700)의 내부에는 형성되지 않을 수 있다.
즉, 제 2 실시예에 따른 반사방지패턴(510)은 상기 박막 저항 패턴(700)에 대응하여 상기 박막 저항 패턴(700)의 내외곽 모두, 또는 상기 박막 저항 패턴(700)의 외곽에만 형성되어, 상기 금속 패턴들(300)으로 빛을 투과시키지 않고, 다시 반사시킬 수 있다. 이에 따라, 제 2 실시예에 따른 반도체 소자는 규칙적인 프로파일을 가지는 박막 저항 패턴(700)을 제조하는 기능을 할 수 있다.
도 12는 제 3 실시예에 따른 반도체 소자의 단면을 도시하는 단면도이다. 도 12를 참조하면, 상기 반사방지막(500)은 다수개의 반사방지패턴(510)들을 포함하며, 상기 반사방지패턴(510)들 각각은 상기 금속 패턴들(300)과 대응하여 배치될 수 있다. 예를 들어, 상기 다수개의 반사방지패턴(510)들 각각은 상기 금속 패턴들(300) 각각과 일대일로 대응하여 배치될 수 있다. 이 때, 상기 반사방지패턴(510)들 각각의 폭(W2)은 상기 금속 패턴들(300) 각각의 폭(W3) 보다 넓게 형성되는 것이 바람직하다. 이와 동시에, 상기 다수개의 반사방지패턴(510)들 중 일부는 상기 박막 저항 패턴(700)의 외곽에 대응하여 형성될 수 있다.
즉, 제 3 실시예에 따른 반사방지패턴(510)들은 상기 금속 패턴들(300) 및 상기 박막 저항 패턴(700)의 외곽과 동시에 대응하도록 형성될 수 있다. 이에 따라, 제 2 실시예에 따른 반도체 소자는 규칙적인 프로파일을 가지는 박막 저항 패턴(700)을 제조하는 기능을 할 수 있다.
이상에서 개시한 제 1 실시예 내지 제 3 실시예에 따른 반도체 소자는 박막 저항 패턴과 금속 패턴들 사이에 반사방지막을 형성함으로써, 규칙적인 프로파일을 가지는 박막 저항 패턴을 제조할 수 있다. 이에 따라, 실시예에 따른 반도체 소자는 안정적인 저항 특성을 가질 수 있을 뿐만 아니라 미스매치(mismatch)를 개선할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (12)
- 반도체 기판 상에 배치되는 제 1 절연층;
상기 제 1 절연층 상에 배치되는 금속 패턴들;
상기 금속 패턴들 상에 배치되는 박막 저항 패턴(thin film resistor pattern); 및
상기 박막 저항 패턴과 상기 금속 패턴들 사이에 배치되는 반사방지막;을 포함하고,
상기 반사방지막은 반사방지패턴으로 형성되며,
상기 반사방지패턴은 상기 박막 저항 패턴 하부에서 상기 금속 패턴들의 상부를 가리도록 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,
상기 박막 저항 패턴과 상기 반사방지막은 수직으로 중첩되는 반도체 소자.
- 삭제
- 제 1 항에 있어서,
상기 반사방지패턴은 상기 박막 저항 패턴의 외곽에 대응하여 형성되는 반도체 소자.
- 제 1 항에 있어서,
상기 반사방지패턴의 폭은 상기 박막 저항 패턴의 폭보다 넓은 반도체 소자.
- 제 1 항에 있어서,
상기 반사방지패턴들은 상기 금속 패턴들의 패턴과 대응되는 반도체 소자.
- 제 6 항에 있어서,
상기 반사방지패턴들 각각의 폭은 상기 금속 패턴들 각각의 폭보다 넓은 반도체 소자.
- 제 1 항에 있어서,
상기 제 1 절연층 및 상기 금속 패턴들 상에 배치되는 제 2 절연층을 추가 포함하며,
상기 제2 절연층 상부에 상기 반사방지패턴이 형성되는 반도체 소자.
- 제 1 항에 있어서,
상기 반사방지막과 상기 박막 저항 패턴 사이에 배치되는 제 3 절연층을 포함하는 반도체 소자.
- 반도체 기판 상에 제 1 절연층을 형성하는 단계;
상기 제 1 절연층 상에 금속층을 증착하고, 상기 금속층을 패터닝하여 금속 패턴들을 형성하는 단계;
상기 제 1 절연층 및 상기 금속 패턴들 상에 제 2 절연층을 형성하는 단계;
상기 제 2 절연층 상에 상기 금속 패턴들의 상부를 가리는 반사방지패턴을 형성하는 단계;
상기 반사방지패턴 상에 제 3 절연층을 형성하는 단계; 및
상기 제 3 절연층 상에 박막 저항층을 형성하고, 상기 박막 저항층을 패터닝하여 박막 저항 패턴(thin film resistor pattern)을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,
상기 반사방지패턴을 형성하는 단계는,
상기 제 2 절연층 상에 반사방지물질을 형성하고, 상기 반사방지물질을 상기 박막 저항 패턴의 외곽에 대응하도록 패터닝 하는 것을 포함하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,
상기 반사방지패턴을 형성하는 단계는,
상기 제 2 절연층 상에 반사방지물질을 형성하고, 상기 반사방지물질을 상기 금속 패턴들의 패턴과 대응되도록 패터닝 하는 것을 포함하는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110105469A KR101261743B1 (ko) | 2011-10-14 | 2011-10-14 | 반도체 소자 및 그 제조방법 |
| US13/458,809 US8796104B2 (en) | 2011-10-14 | 2012-04-27 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110105469A KR101261743B1 (ko) | 2011-10-14 | 2011-10-14 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130040601A KR20130040601A (ko) | 2013-04-24 |
| KR101261743B1 true KR101261743B1 (ko) | 2013-05-07 |
Family
ID=48085433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110105469A KR101261743B1 (ko) | 2011-10-14 | 2011-10-14 | 반도체 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8796104B2 (ko) |
| KR (1) | KR101261743B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5984617B2 (ja) * | 2012-10-18 | 2016-09-06 | 浜松ホトニクス株式会社 | フォトダイオードアレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259895A (ja) * | 2008-04-14 | 2009-11-05 | Denso Corp | 薄膜抵抗を有する半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6818966B2 (en) * | 2002-09-20 | 2004-11-16 | Texas Instruments Incorporated | Method and structure for controlling surface properties of dielectric layers in a thin film component for improved trimming |
| JP4776199B2 (ja) * | 2004-09-30 | 2011-09-21 | 株式会社リコー | 半導体装置の製造方法 |
| KR20110078953A (ko) | 2009-12-31 | 2011-07-07 | 주식회사 동부하이텍 | 반도체 소자의 박막 저항 제조방법 |
-
2011
- 2011-10-14 KR KR1020110105469A patent/KR101261743B1/ko active IP Right Grant
-
2012
- 2012-04-27 US US13/458,809 patent/US8796104B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259895A (ja) * | 2008-04-14 | 2009-11-05 | Denso Corp | 薄膜抵抗を有する半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8796104B2 (en) | 2014-08-05 |
| KR20130040601A (ko) | 2013-04-24 |
| US20130093054A1 (en) | 2013-04-18 |
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