KR20110078927A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 반도체 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 버퍼 금속막 패턴을 형성하는 단계, 상기 버퍼 금속막 패턴이 형성된 제1 절연막 상에 박막 저항 재료를 증착하는 단계, 상기 버퍼 금속막 패턴의 일부 및 이에 인접하는 제1 절연막 표면 일부를 덮는 박막 저항 패턴을 형성하는 단계, 상기 박막 저항 패턴이 형성된 제1 절연막 상에 제2 절연막을 형성하는 단계, 및 상기 버퍼 금속막 패턴의 다른 일부와 연결되는 콘택을 제2 절연막 내에 형성하는 단계를 포함한다.
박막 저항기(Thin Film Resistor, TFR), 버퍼 금속막(buffer metal film)
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 박막 저항기의 제조 방법에 관한 것이다.
반도체의 수동 소자 중 저항기(resistor)의 경우, 여러 가지 재료와 구조를 가지고 소자 또는 제품의 특성에 맞도록 알맞게 조합하여 사용된다.
일반적으로 저항은 금속/폴리/실리콘 등의 재료를 가지고 그 구조를 형성하며, 저항체 자체의 경우 그 두께는 1000~10000Å의 두께를 가진다.
박막 저항기(Thin Film Resistor, TFR)는 금속을 증착 등의 방법에 의해 박막으로 만들어 기판에 붙인 저항기를 말한다. 절연 기판 위에 진공 증착, 스퍼터링 등으로 형성시킨 저항막에 이용되는 재료로는 Ni-Cr, Ta, Ta₂N, Cr-SiO 등이 있다. 그 범용적 두께는 20A ~ 500A으로 일반적 저항보다 그 두께가 낮으며, 단독 부품으로 사용되거나 박막 회로에 사용된다.
박막 저항기는 그 두께가 낮기 때문에 저항기 해드(head) 부분에 비아 콘택이 직접 접촉할 경우 비아 콘택의 저항 변화에 따라 영향을 받기 때문에 균일한 저 항값을 갖기 힘들다.
본 발명이 이루고자 하는 기술적 과제는 안정된 저항값을 갖는 박막 저항기를 제조하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 버퍼 금속막 패턴을 형성하는 단계, 상기 버퍼 금속막 패턴이 형성된 제1 절연막 상에 박막 저항 재료를 증착하는 단계, 상기 버퍼 금속막 패턴의 일부 및 이에 인접하는 제1 절연막 표면 일부를 덮는 박막 저항 패턴을 형성하는 단계, 상기 박막 저항 패턴이 형성된 제1 절연막 상에 제2 절연막을 형성하는 단계, 및 상기 버퍼 금속막 패턴의 다른 일부와 연결되는 콘택을 제2 절연막 내에 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 형성된 제1 절연층 상에 하부 금속 배선들을 형성하는 단계, 상기 하부 금속 배선들이 형성된 제1 절연층 상에 제2 절연층 및 실리콘 질화막을 순차로 형성하는 단계, 상기 실리콘 질화막 및 상기 제2 절연층을 선택적으로 식각하여 하부 금속 배선들 중 일부를 노출하는 제1 비아 홀들을 형성하는 단계, 식각된 실리콘 질화막을 패터닝하여 상기 제2 절연층의 일부를 노출하는 실리콘 질화막 패턴을 형성하는 단계, 상기 제1 비아 홀들에 금속 물질을 갭필 하여 제1 콘택들을 형성함과 동시에 실리콘 질화막 패턴에 의해 노출되는 제2 절연층 상에 금속 물질을 갭필하여 금속 패턴들을 형성하는 단계, 상기 실리콘 질화막 패턴 및 금속 패턴들의 일부 영역 상에 박막 저항 패턴을 형성하는 단계, 상기 제1 콘택들 각각과 연결되는 중간 금속 배선들을 형성하는 단계, 상기 중간 금속 배선들 상부에 제3 절연층을 형성하는 단계, 및 상기 중간 금속 배선들 각각과 연결되는 제2 콘택들 및 상기 박막 저항 패턴이 연결되는 금속 패턴들 각각의 다른 일부 영역과 연결되는 제3 콘택들을 상기 제3 절연층 내에 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 제1 금속 배선을 형성하는 단계, 상기 제1 금속 배선이 형성된 반도체 기판 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 버퍼 금속막 패턴을 형성하는 단계, 상기 버퍼 금속막 패턴의 측벽에 버퍼 금속막 스페이서를 형성하는 단계, 상기 버퍼 금속막 패턴의 상부 표면 일부와 이에 인접하는 버퍼 금속막 스페이서, 및 인접하는 제3 절연층 상에 박막 저항 패턴을 형성하는 단계, 상기 박막 저항 패턴이 형성된 제1 절연층 상에 제2 절연층을 형성하는 단계, 및 상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제1 금속 배선과 연결되는 제1 콘택을 형성함과 동시에 상기 제2 절연층을 관통하여 상기 버퍼 금속막 패턴의 상부 표면의 다른 일부와 연결되는 제2 콘택을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 박막 저항기 상에 바 로 콘택 또는 비아를 형성하지 않기 때문에 박막 저항기의 접촉 저항 변화가 적어 안정된 박막 저항기를 구현할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다. 먼저 도 1a에 도시된 바와 같이, 반도체 기판(110) 상에 제1 절연막(115, 예컨대, 산화막)을 형성한다. 그리고 제1 절연막(115) 상에 버퍼 금속막(buffer metal film, 120)을 형성한다. 예컨대, PVD(Physical Vapor Depositin) 또는 CVD(Chemical Vapor Deposition)를 통하여 제1 절연막(115) 상에 Ti, TiN, Al, Ta, TaN, W, Cu 중 적어도 하나를 증착하여 버퍼 금속막(120)을 형성할 수 있다.
다음으로 도 1b에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정을 통하여 버퍼 금속막(buffer metal film, 120)을 패터닝하여 버퍼 금속막 패턴(120-1)을 제1 절연막(115) 상에 형성한다. 이때 버퍼 금속막 패턴(120-1)의 폭은 0.2~2um이내로 제한될 수 있으며, 버퍼 금속막 패턴(120-1) 이외의 부분은 식각 공정에 의하여 완전히 제거되어 제1 절연막(115) 표면이 노출된다.
다음으로 도 1C에 도시된 바와 같이, 버퍼 금속막 패턴(120-1)이 형성된 제1 절연막(115) 상에 박막 저항 재료(125)를 증착한다. 예컨대, 스퍼터링(Sputtering) 방법에 의하여 10 ~ 300Å의 두께를 갖도록 SiCr 또는 NiCr를 버퍼 금속막 패턴(120-1) 및 제1 절연막(115) 표면을 덮도록 증착할 수 있다.
다음으로 도 1d에 도시된 바와 같이, 증착된 박막 저항 재료(125)를 패터닝하여 버퍼 금속막 패턴(120-1)의 일부 및 이에 인접하는 제1 절연막(115) 표면 일부를 덮는 박막 저항 패턴(125-1)을 형성한다.
예컨대, 박막 저항 패턴(125-1)은 버퍼 금속막 패턴(120-1)의 일 측면과 상부 표면 일부 및 이와 인접하는 제1 절연막(115) 표면 일부를 덮도록 패터닝될 수 있다.
다음으로 도 1e에 도시된 바와 같이, 박막 저항 패턴(125-1)이 형성된 제1 절연막(115) 상에 제2 절연막(130, 예컨대, 산화막)을 형성한다. 그리고 버퍼 금속막 패턴(120-1)의 다른 일부와 연결되는 콘택(135)을 제2 절연막(130) 내에 형성한다. 예컨대, 콘택(135)은 박막 저항 패턴(125-1)과 이격하도록 버퍼 금속막 패턴(120-1)의 상부 표면의 다른 일부와 연결되도록 형성될 수 있다. 그리고 콘택(135)과 연결되는 금속 배선(140)을 제2 절연막(130) 상에 형성한다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
먼저 도 2a에 도시된 바와 같이, 반도체 기판(210) 상에 제1 절연막(예컨대, 산화막)을 형성하고 제1 절연막(215)을 패터닝하여 제1 절연막(215) 내에 트랜치 또는 비아 홀(미도시)을 형성한다. 이때 형성되는 트랜치 또는 비아 홀은 폭이 적어도 0.5um 이상이며, 깊이는 1000 ~ 9000Å일 수 있다. 그리고 트랜치 또는 비아 홀이 형성된 제1 절연막(215) 상에 버퍼 금속막(buffer metal film, 220)을 형성한다. 이때 버퍼 금속막(220)은 도 2a에 도시된 바와 같이 형성될 수 있다.
다음으로 도 2b에 도시된 바와 같이, 에치 백 또는 CMP(Chemical Mechanical Polishing) 공정을 수행하여 제1 절연막(215) 상에 형성된 버퍼 금속막(buffer metal film, 220)을 평탄화하여 트랜치 또는 비아 홀에 매립된 형태의 버퍼 금속막 패턴(220-1)을 형성한다.
다음으로 도 2c에 도시된 바와 같이, 버퍼 금속막 패턴(220-1)이 형성된 제1 절연막(215) 상에 박막 저항 재료(225)를 증착한다. 여기서 박막 저항 재료(225)는 도 1c에서 설명한 바와 같이 형성될 수 있다.
다음으로 도 2d에 도시된 바와 같이, 증착된 박막 저항 재료(225)를 패터닝하여 제1 절연막(215) 표면 일부 및 이에 인접하는 버퍼 금속막 패턴(220-1)의 일부를 덮는 박막 저항 패턴(225-1)을 형성한다.
다음으로 도 2e에 도시된 바와 같이, 박막 저항 패턴(225-1)이 형성된 제1 절연막(215) 상에 제2 절연막(230, 예컨대, 산화막)을 형성한다. 그리고 버퍼 금속막 패턴(220-1)의 다른 일부와 연결되는 콘택(235)을 제2 절연막(230) 내에 형성한다. 예컨대, 콘택(235)은 박막 저항 패턴(225-1)과 이격하도록 버퍼 금속막 패턴(220-1)의 상부 표면의 다른 일부와 연결되도록 제2 절연막(230) 내에 형성될 수 있다. 그리고 콘택(235)과 연결되는 금속 배선(240)을 제2 절연막(230) 상에 형성한다.
일반적으로 박막 저항기는 특성상 매우 얇은 두께의 저항체로 형성되기 때문 에 그 위에 바로 배선을 연결하는 콘택 또는 비아를 형성할 때, 그 얇은 저항체 상에 접촉 저항에 문제가 없도록 공정을 구현하기 매우 어렵다. 즉 일반적으로 비아 또는 콘택이 안전하게 접촉할 수 있는 기판의 두께는 1000Å 이상이 되어야 하는데, 박막 저항기는 그 두께가 10 ~ 500Å에 불과하기 때문에 비아나 콘택이 박막 저항기를 관통하게 되는 경우, 접촉 저항이 매우 증가하여, 박막 저항기 자체의 저항 특성에 심각한 문제를 야기할 수 있다.
그러나 도 1a 내지 도 1e 및 도 2a 내지 도 2e에 도시된 본 발명의 실시 예들은 버퍼 금속막 패턴을 형성함으로써, 또한 박막 저항기에 의한 마스크층 수를 감소시킬 수 있으며, 일반적인 반도체 공정을 사용하여 집적화할 수 있다.
도 3a 내지 도 3g는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
먼저 도 3a에 도시된 바와 같이, 반도체 기판(미도시) 상에 제1 절연층(310, 예컨대, 산화물층)을 형성한다. 그리고 제1 절연층(310) 상에 하부 금속 배선들(322 내지 328)을 형성한다. 하부 금속 배선들(322 내지 328)이 형성된 제1 절연층(310) 상에 제2 절연층(325, 예컨대, 산화물층)을 형성한다.
그리고 제2 절연층(325) 상에 실리콘 질화막(330, SiN)을 형성한다. 이때 실리콘 질화막(330)은 500 ~ 1000Å의 두께로 형성될 수 있다.
다음으로 도 3b에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정에 의하여 실리콘 질화막(330) 및 제2 절연층(325)을 선택적으로 식각하여 하부 금속 배선들(322 내지 328) 중 일부(322, 328)를 노출하는 제1 비아 홀들(332,334)을 형 성한다.
다음으로 도 3c에 도시된 바와 같이, 제1 비아 홀들(332,334)을 형성하기 위하여 선택적으로 식각된 실리콘 질화막(330-1)을 패터닝하여 제2 절연층(325)의 일부(342,344)를 노출하는 실리콘 질화막 패턴(330-2)을 형성한다.
다음으로 도 3d에 도시된 바와 같이, 제1 비아 홀들(332,334)에 금속 물질을 갭필하여 콘택들(352,354)을 형성하고, 실리콘 질화막 패턴(330-2)에 의해 노출되는 제2 절연층(325) 상에 금속 물질을 갭필하여 금속 패턴들(362,364)을 형성한다.
예컨대, 제1 비아 홀들(332,334) 및 실리콘 질화막 패턴(342)이 형성된 제2 절연층(325) 상에 금속 물질(예컨대, 텅스텐)을 증착하고, 실리콘 질화막 패턴(330-2)이 노출될 때까지 평탄화를 수행하여 하부 금속 배선들(322,324,326,328) 중 일부(322,328)를 연결하는 제1 콘택들(352,354) 및 실리콘 질화막 패턴(330-2)에 의해 노출되는 제2 절연층(325) 상에 갭필된 금속 패턴들(362,364)을 형성할 수 있다.
다음으로 도 3e에 도시된 바와 같이, 실리콘 질화막 패턴(330-2) 및 금속 패턴들(362,364)의 일부 영역 상에 박막 저항 패턴(370)을 형성한다. 예컨대, 실리콘 질화막 패턴(330-2) 및 금속 패턴들(362,364) 상에 박막 저항 재료(예컨대, SiCr)을 스퍼터링(sputtering)에 의하여 증착하고, 포토리쏘그라피 공정 및 식각 공정을 수행하여 실리콘 질화막 패턴(330-2) 및 이에 인접하는 금속 패턴들(362,364)의 일부 영역과 오버랩되는 박막 저항 패턴(370)을 형성할 수 있다.
다음으로 도 3f에 도시된 바와 같이, 제1 콘택들(352,354) 각각과 연결되는 중간 금속 배선들(372,374)을 형성한다. 예컨대, 제1 콘택들(352,354) 각각의 상부 표면 및 이와 인접하는 실리콘 질화막 패턴(330-2) 상에 중간 금속 배선들(372,374)을 형성할 수 있다.
다음으로 도 3g에 도시된 바와 같이, 중간 금속 배선들(372,374)이 형성된 실리콘 질화막 패턴(330-2) 및 박막 저항 패턴(362,364) 상에 제3 절연층(380, 예컨대, 산화물층)을 형성한다. 그리고 중간 금속 배선들(372,374) 각각과 연결되는 제2 콘택들(382,388) 및 박막 저항 패턴(370)이 연결되는 금속 패턴들(362,364) 각각의 다른 일부 영역과 연결되는 제3 콘택들(384,386)을 제3 절연층(380) 내에 형성한다.
그리고 제2 콘택들(382,388) 및 제3 콘택들(384,386) 각각과 연결되는 상부 금속 배선들(392,394,396,398)을 제3 절연층(380) 상에 형성한다.
도 3a 내지 도 3g에 도시된 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법은 박막 저항기 상에 바로 콘택 또는 비아를 형성하지 않기 때문에 박막 저항기의 접촉 저항 변화가 적어 안정된 박막 저항기를 구현할 수 있다.
도 4a 내지 도 4g는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
먼저 도 4a에 도시된 바와 같이, 반도체 기판(410) 상에 제1 절연층(415)을 형성하고, 제1 절연층(415) 상에 제1 금속 배선(420)을 형성한다. 제1 금속 배선이 형성된 제1 절연층(415) 상에 제2 절연층(425)을 형성한다. 그리고 제2 절연층(425) 상에 제3 절연층을 형성하고, 제3 절연층 상에 제1 버퍼 금속막(435)을 형 성한다.
이때 제1 절연층 내지 제3 절연층(415,425,430)은 산화막(예컨대, TEOS)일 수 있다. 그리고 제3 절연층(430)의 두께는 제1 절연층(415) 및 제2 절연층(425)의 두께보다 작게 형성된다. 그리고 Ti, TiN, Al, Ta, TaN, W, Cu 중 적어도 어느 하나를 증착하여 버퍼 금속막(435)을 형성할 수 있다.
다음으로 도 4b에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정을 수행하여 버퍼 금속막(435)을 패터닝하여 버퍼 금속막 패턴(442, 444)을 형성한다.
다음으로 도 4c에 도시된 바와 같이, 버퍼 금속막 패턴(442,444)이 형성된 제3 절연층(430) 상에 제2 버퍼 금속막(450)을 증착한다.
다음으로 도 4d에 도시된 바와 같이, 증착된 제2 버퍼 금속막(450)을 에치백(etch back)하여 버퍼 금속막 패턴(442,444)의 측벽에 버퍼 금속막 스페이서(460)를 형성한다.
다음으로 도 4e에 도시된 바와 같이, 버퍼 금속막 스페이서(460)가 형성된 제3 절연층(430) 상에 박막 저항 재료(465)를 증착한다. 예컨대, SiCr 또는 NiCr를 제3 절연층(430) 상에 증착할 수 있다.
다음으로 도 4f에 도시된 바와 같이, 포토리쏘그라피 공정 및 식각 공정을 수행하여 박막 저항 재료(465)를 패터닝하여 버퍼 금속막 패턴(442,444)의 상부 표면 일부와 이에 인접하는 버퍼 금속막 스페이서(460), 및 인접하는 제3 절연층(430) 상에 형성되는 박막 저항 패턴(470)을 형성한다.
다음으로 도 4g에 도시된 바와 같이, 박막 저항 패턴(470)이 형성된 제3 절 연층(430) 상에 제4 절연층(475)을 형성한다. 그리고 제4 절연층(475), 제3 절연층(430)과 제2 절연층(425)을 관통하여 제1 금속 배선(420)과 연결되는 제1 콘택(482)을 형성함과 동시에 제4 절연층(475)을 관통하여 버퍼 금속막 패턴(442,446)의 상부 표면의 다른 일부와 연결되는 제2 콘택들(484, 486)을 형성한다. 그리고 제1 콘택(482), 및 제2 콘택들(484,486) 각각과 연결되는 제2 금속 배선들(492,494,496)을 형성한다.
예컨대, 포토리쏘그라피 공정을 수행하여 제4 절연층(475) 상에 제1 금속 배선(420), 및 버퍼 금속막 패턴(442,444)의 상부 표면의 다른 일부와 상응하는 개구부를 갖는 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로 이용하여 제4 절연층(475), 제3 절연층(430), 및 제2 절연층(425)을 식각하여 제1 금속 배선(420)을 노출하는 제1 콘택홀(미도시)을 형성함과 동시에 제4 절연층(475)을 식각하여 버퍼 금속막 패턴(442,444)의 상부 표면의 다른 일부를 노출시키는 제2 콘택홀들(미도시)을 형성한다. 그리고 제1 콘택홀 및 제2 콘택홀들 내부에 금속 물질을 갭필하여 제1 콘택(482) 및 박막 저항 패턴(470)과 이격하여 제2 콘택들(484,486)을 형성한다. 이때 제1 금속 배선(420), 및 버퍼 금속막 패턴(442,444)의 식각 정지막의 역할을 한다.
도 4a 내지 도 4g는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법은 제1 콘택들 및 제2 콘택들 형성을 위한 식각 공정시 식각 정지막 역할을 하는 버퍼 금속막을 박막 저항 재료보다 먼저 증착하여 버퍼 금속막과 박막 저항 재료 사이에 열팽창(Thermal expansion) 차이에서 발생하는 스트레스(stress)를 감소 시켜 안정화된 박막 저항을 형성할 수 있다. 또한 버퍼 금속막 패턴의 측벽에 버퍼 금속막 스페이서(460)를 형성하여 박막 저항 재료 증착시 단차에 의해 발생하는 박막 저항 패턴의 저항 변화를 감소시킬 수 있다. 또한 한 번의 건식 식각 공정을 통하여 제1 콘택들 및 제2 콘택들 형성할 수 있다는 점에서 공정을 단순화시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
도 3a 내지 도 3f는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
도 4a 내지 도 4g는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.
Claims (7)
- 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 버퍼 금속막 패턴을 형성하는 단계;상기 버퍼 금속막 패턴이 형성된 제1 절연막 상에 박막 저항 재료를 증착하는 단계;상기 버퍼 금속막 패턴의 일부 및 이에 인접하는 제1 절연막 표면 일부를 덮는 박막 저항 패턴을 형성하는 단계;상기 박막 저항 패턴이 형성된 제1 절연막 상에 제2 절연막을 형성하는 단계; 및상기 버퍼 금속막 패턴의 다른 일부와 연결되는 콘택을 제2 절연막 내에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 버퍼 금속막 패턴을 형성하는 단계는,상기 제1 절연막 상에 버퍼 금속막(buffer metal film)을 형성하는 단계; 및포토리쏘그라피 공정 및 식각 공정을 통하여 상기 버퍼 금속막을 패터닝하여 상기 버퍼 금속막 패턴을 상기 제1 절연막 상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 버퍼 금속막 패턴을 형성하는 단계는,상기 제1 절연막을 패터닝하여 제1 절연막 내에 트랜치를 형성하는 단계; 및상기 트랜치에 버퍼 금속막을 매립하여 상기 버퍼 금속막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 형성된 제1 절연층 상에 하부 금속 배선들을 형성하는 단계;상기 하부 금속 배선들이 형성된 제1 절연층 상에 제2 절연층 및 실리콘 질화막을 순차로 형성하는 단계;상기 실리콘 질화막 및 상기 제2 절연층을 선택적으로 식각하여 하부 금속 배선들 중 일부를 노출하는 제1 비아 홀들을 형성하는 단계;식각된 실리콘 질화막을 패터닝하여 상기 제2 절연층의 일부를 노출하는 실리콘 질화막 패턴을 형성하는 단계;상기 제1 비아 홀들에 금속 물질을 갭필하여 제1 콘택들을 형성함과 동시에 실리콘 질화막 패턴에 의해 노출되는 제2 절연층 상에 금속 물질을 갭필하여 금속 패턴들을 형성하는 단계;상기 실리콘 질화막 패턴 및 금속 패턴들의 일부 영역 상에 박막 저항 패턴을 형성하는 단계;상기 제1 콘택들 각각과 연결되는 중간 금속 배선들을 형성하는 단계;상기 중간 금속 배선들 상부에 제3 절연층을 형성하는 단계; 및상기 중간 금속 배선들 각각과 연결되는 제2 콘택들 및 상기 박막 저항 패턴 이 연결되는 금속 패턴들 각각의 다른 일부 영역과 연결되는 제3 콘택들을 상기 제3 절연층 내에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 박막 저항 패턴을 형성하는 단계는,상기 실리콘 질화막 패턴 및 이에 인접하는 금속 패턴들의 일부 영역과 오버랩되도록 상기 박막 저항 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 제1 금속 배선을 형성하는 단계;상기 제1 금속 배선이 형성된 반도체 기판 상에 제1 절연층을 형성하는 단계;상기 제1 절연층 상에 버퍼 금속막 패턴을 형성하는 단계;상기 버퍼 금속막 패턴의 측벽에 버퍼 금속막 스페이서를 형성하는 단계;상기 버퍼 금속막 패턴의 상부 표면 일부와 이에 인접하는 버퍼 금속막 스페이서, 및 인접하는 제3 절연층 상에 박막 저항 패턴을 형성하는 단계;상기 박막 저항 패턴이 형성된 제1 절연층 상에 제2 절연층을 형성하는 단계; 및상기 제1 절연층 및 상기 제2 절연층을 관통하여 상기 제1 금속 배선과 연결되는 제1 콘택을 형성함과 동시에 상기 제2 절연층을 관통하여 상기 버퍼 금속막 패턴의 상부 표면의 다른 일부와 연결되는 제2 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 제1 콘택을 형성함과 동시에 상기 제2 절연층을 관통하여 상기 버퍼 금속막 패턴의 상부 표면의 다른 일부와 연결되는 제2 콘택을 형성하는 단계는,포토리쏘그라피 공정을 수행하여 제2 절연층 상에 제1 금속 배선, 및 버퍼 금속막 패턴의 상부 표면의 다른 일부와 상응하는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 이용하여 제2 절연층, 및 제1 절연층을 식각하여 상기 제1 금속 배선을 노출하는 제1 콘택홀을 형성함과 동시에 제2 절연층을 식각하여 상기 버퍼 금속막 패턴의 상부 표면의 다른 일부를 노출시키는 제2 콘택홀을 형성하는 단계; 및상기 제1 콘택홀 및 제2 콘택홀 내부에 금속 물질을 갭필하여 제1 콘택을 형성함과 동시에 상기 박막 저항 패턴과 이격하여 제2 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020090135850A KR20110078927A (ko) | 2009-12-31 | 2009-12-31 | 반도체 소자의 제조 방법 |
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| JP2015115408A (ja) * | 2013-12-10 | 2015-06-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
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