KR20130037550A - 반도체 칩 및 그것의 제조 방법 - Google Patents

반도체 칩 및 그것의 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 칩 및 그것의 제조 방법은 반도체 칩 내부에 복수의 다른 반도체 칩을 형성할 수 있다. 그러한 반도체 칩의 제조 방법은 실리콘 층을 형성하는 단계, 실리콘 위에 형성되고, 제 1 칩 영역을 둘러싼 제 1 실링(seal ring) 및 제 2 칩 영역을 둘러싼 제 2 실링을 포함하는 제 1 층을 형성하는 단계 및 제 1 층 위에 형성되고, 제 1 또는 제 2 칩 영역을 외부 단자와 연결하는 금속 배선을 포함하는 제 2 층을 형성하는 단계를 포함한다.
상기와 같은 구성을 통해, 반도체 칩 제작 공정에서 사용되는 마스크의 제작 비용 및 제작 시간이 절감될 수 있다. 그리고, 하나의 반도체 패키지에 복수의 반도체 칩을 형성할 수 있다.

Description

반도체 칩 및 그것의 제조 방법{SEMICONDUCTOR CHIP AND PRODUCT METHOD THEREOF}
본 발명은 반도체 칩 및 그것의 제조 방법에 관한 것으로, 보다 상세하게는 내부에 복수의 칩 영역을 포함하는 반도체 칩 및 그것의 제조 방법에 관한 것이다.
반도체 칩을 제조하기 위하여 일반적으로 리소그래피 공정이 사용된다. 리소그래피 공정은 노광 공정, 현상 공정, 에칭 공정을 포함한다. 리소그래피 공정에서는 마스크를 사용한다. 실리콘 층에 마스크를 사용하여 자외선을 노광 시킴으로써, 집적 회로의 패턴이 형성된다.
여러 종류의 반도체 칩을 제조할 때, 각 반도체 칩마다 집적회로의 패턴이 상이하므로 마스크들도 별개로 제작된다. 마스크의 제작 비용 및 제작 시간은 반도체 칩의 제작 비용에서 중요한 부분을 차지한다. 특히, 소량이 제조되는 테스트 칩의 경우, 이러한 마스크 제작 비용 및 제작 시간은 반도체 칩의 제조 단가에 큰 영향을 줄 수 있다.
본 발명의 목적은 마스크 제작 비용 및 제작 시간을 절감하는 반도체 칩 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 반도체 칩 내부에 복수의 다른 반도체 칩들을 포함하는 반도체 칩 및 그것의 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 칩의 제조 방법은 실리콘 층을 형성하는 단계; 상기 실리콘 위에 형성되고, 제 1 칩 영역을 둘러싼 제 1 실링(seal ring) 및 제 2 칩 영역을 둘러싼 제 2 실링을 포함하는 제 1 층을 형성하는 단계; 및 상기 제 1 층 위에 형성되고, 상기 제 1 또는 제 2 칩 영역을 외부 단자와 연결하는 금속 배선을 포함하는 제 2 층을 형성하는 단계를 포함한다.
실시 예로서, 상기 제 1 칩 영역은 상기 제 2 칩 영역보다 작을 수 있다.
실시 예로서, 상기 제 1 칩 영역은 상기 제 2 칩 영역 내부에 위치할 수 있다.
실시 예로서, 상기 제 1 층은 FEOL(Front End Of Line) 층 또는 BEOL(Back End Of Line) 층일 수 있다.
실시 예로서, 상기 제 2 층은, 상기 제 1 또는 제 2 칩 영역과 비아(via)를 통해 전기적으로 연결되는 글로벌 층; 상기 글로벌 층과 전기적으로 연결되고 상기 제 2 층의 상부 면에 노출되는 범프; 및 상기 제 2 층의 상부 면 중 상기 범프가 노출된 부분을 제외한 나머지 부분을 피복하는 패시베이션(passivation) 층을 포함한다.
실시 예로서, 상기 제 1 및 제 2 실링은, 상기 제 1 및 제 2 칩 영역을 둘러싸도록 라인 형태로 형성되고 지지벽 구조를 가지는 복수의 컨택 플러그 또는 비아; 및 상기 복수의 컨택 플러그 또는 비아 사이에 형성된 절단선을 포함한다.
본 발명에 따른 반도체 칩은 실리콘 층; 상기 실리콘 위에 형성되고, 제 1 칩 영역을 둘러싼 제 1 실링(seal ring) 및 제 2 칩 영역을 둘러싼 제 2 실링을 포함하는 제 1 층; 및 상기 제 1 층 위에 형성되고, 상기 제 1 또는 제 2 칩 영역을 외부 단자와 연결하는 금속 배선을 포함하는 제 2 층을 포함한다.
실시 예로서, 상기 제 1 칩 영역은 상기 제 2 칩 영역보다 작을 수 있다.
실시 예로서, 상기 제 1 칩 영역은 상기 제 2 칩 영역 내부에 위치할 수 있다.
실시 예로서, 상기 제 1 층은 FEOL(Front End Of Line) 층 또는 BEOL(Back End Of Line) 층일 수 있다.
본 발명에 따르면 반도체 칩 제작에 사용되는 마스크 제작 비용 및 제작 시간이 절감된다.
또한, 하나의 반도체 칩 내부에 복수의 다른 반도체 칩들을 형성할 수 있다.
도 1은 반도체 칩의 구조를 나타내는 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 평면도이다.
도 3은 본 발명에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 단면도이다.
도 4는 도 3에 도시된 제 1 실링을 나타내는 단면도이다.
도 5는 본 발명의 제 2 실시 예에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 평면도이다.
도 6은 본 발명의 제 3 실시 예에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 평면도이다.
도 7은 본 발명에 따른 반도체 칩의 제조 방법을 나타내는 순서도이다.
앞의 일반적인 설명 및 다음의 상세한 설명들은 모두 청구된 발명의 부가적인 설명을 제공하기 위한 예시적인 것이다. 그러므로 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 부분이 어떤 구성요소를 포함한다고 언급되는 경우에, 이는 그 외의 다른 구성요소를 더 포함할 수도 있다는 것을 의미한다. 또한, 여기에서 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 반도체 칩의 구조를 나타내는 단면도이다. 도 1을 참조하면 반도체 칩은 실리콘(silicon) 층, FEOL(Front End Of Line) 층, BEOL(Back End Of Line) 층 및 Far BEOL 층을 포함한다.
실리콘(silicon) 층은 반도체 기판 상에 형성되고, 트랜지스터의 소스 및 드레인을 포함한다. FEOL 층은 실리콘(silicon) 층의 상부에 형성되고, 실리콘 층에 형성된 소스 및 드레인 등에 대한 컨택트를 포함한다. BEOL 층은 FEOL 층의 상부에 형성되고, 금속 배선 층 및 비아 홀(via hole) 등을 포함한다. Far BEOL 층은 BEOL 층의 상부에 형성되고, 반도체 칩 패키지의 외부 단자와 BEOL 층을 연결하는 금속 배선 층 및 피복을 위한 패시베이션(passivation) 층을 포함한다.
반도체 칩의 제조 공정 상에서, 실리콘(silicon) 층, FEOL 층, BEOL 층 및 Far BEOL 층은 순차적으로 형성된다. 또한, 실리콘(silicon) 층, FEOL 층, BEOL 층 및 Far BEOL 층은 내부에 반도체 층, 금속 층 또는 절연막 층을 비롯한 복수의 층을 포함할 수 있다.
도 2는 본 발명의 제 1 실시 예에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 평면도이다. 도 2를 참조하면, 반도체 칩(100)은 FEOL 층 또는 BEOL 층에 복수의 실링(seal ring)들을 포함한다.
각 실링에 둘러싸인 부분은 하나의 독립된 칩 영역을 형성한다. 예를 들어, 제 1 실링(141)에 둘러싸인 영역은 제 1 칩 영역(140)을 형성한다. 제 2 실링(131)에 둘러싸인 영역은 제 2 칩 영역(130)을 형성한다. 마찬가지로, 제 3 실링(121) 및 제 4 실링(151)에 둘러싸인 영역은 각각 제 3 칩 영역(120) 및 제 4 칩 영역(150)을 형성한다.
도 2에서, 반도체 칩(100)은 4개의 실링들(121, 131, 141, 151)을 포함하고 있지만, 이는 예시적인 것이다. 반도체 칩(100)은 4개보다 많거나 적은 수의 실링들을 포함할 수 있다. 4개의 실링들(121, 131, 141, 151)은 마스크의 크기(110)보다 적은 면적을 차지하도록 배치된다.
각 실링들(121, 131, 141, 151)에 의해 정의되는 각 칩 영역(120, 130, 140, 150)에는 각각 집적 회로가 집적될 수 있다. 그리고, 각 칩 영역(120, 130, 140, 150)에 속한 부분은 다른 칩 영역들과 분리되어 동작할 수 있다. 예를 들어, 제 1 칩 영역(140)은 제 1 칩 영역(140)을 제외한 부분과 독립적으로 동작할 수 있다.
마찬가지로, 제 2 칩 영역(130)은 제 2 칩 영역(130)을 제외한 부분과 독립적으로 동작할 수 있다. 마찬가지로, 제 3 칩 영역(120) 및 제 4 칩 영역(150)도 제 3 칩 영역(120) 및 제 4 칩 영역(150)을 제외한 부분과 독립적으로 동작할 수 있다.
한편, 제 1 내지 제 4 칩 영역들(120, 130, 140, 150) 중 어느 한 칩 영역만을 반도체 칩(100)의 구성 요소로서 선택할 수 있다. 예를 들어, 제 1 칩 영역(120)의 바깥 부분들(즉, 제 2 내지 제 4 칩 영역들)을 잘라냄으로써, 여러 칩 영역들 중 제 1 칩 영역(120)만이 반도체 칩(100)의 구성 요소로 선택될 수 있다. 실시 예로서, 제 1 칩 영역(120)의 바깥 부분들과 Far BEOL 층(도 1 참조)을 연결하지 않음으로써, 제 2 내지 제 4 칩 영역(130, 140, 150, 160)을 반도체 칩(100)의 동작에서 배제시킬 수 있다.
마찬가지로, 제 2 칩 영역(130)의 바깥 부분들을 잘라내거나 Far BEOL 층과 비연결함으로써, 제 2 칩 영역(130)에 해당되지 않는 부분을 배제시킬 수 있다. 이때, 제 2 칩 영역(130)은 제 1 칩 영역(120)을 포함할 수 있다. 실시 예로서, 제 1 칩 영역(120)과 Far BEOL 층을 비연결하거나 제 1 칩 영역(120)을 도려냄으로써, 제 2 칩 영역(130)은 제 1 칩 영역(120)을 포함하지 않을 수 있다.
상기와 같은 구성에 따르면 복수의 반도체 칩을 각각 제 1 내지 제 4 칩 영역(120, 130, 140, 150)에 형성함으로써, 하나의 반도체 패키지에 복수의 반도체 칩을 포함시킬 수 있다. 그리고, Far BEOL 층을 필요한 칩 영역에 연결시킴으로써, 반도체 패키지가 제 1 내지 제 4 칩 영역(120, 130, 140, 150)에 형성된 각 반도체 칩들 중 어느 하나로 동작하게 할 수 있다. 예를 들어, 제 1 내지 제 4 칩 영역(120, 130, 140, 150)에 각각 제 1 내지 제 4 반도체 칩이 형성될 수 있다. 이때, Far BEOL을 제 1 칩 영역(120)과 연결시키면 반도체 칩(100)은 제 1 반도체 칩으로서 동작할 것이다. 따라서, 하나의 반도체 칩 패키지에 복수의 반도체 칩을 형성할 수 있다. 그리고, Far BEOL 층의 형성 방법에 따라 하나의 반도체 칩을 복수의 반도체 칩 중 어느 하나로 동작하게 할 수 있다.
또한, 그러한 반도체 칩(100)을 제 1 내지 제 4 반도체 칩으로 동작시키기 위한 FEOL 층(도 1 참조) 및 BEOL 층(도 1 참조)의 구성은 동일하다. 단지, Far BEOL 층의 구성을 달리함으로써, 반도체 칩(100)은 제 1 내지 제 4 반도체 칩 중 어느 하나로 동작한다. 따라서, 본 발명에 따르면, 제 1 내지 제 4 반도체 칩을 위한 FEOL 층 및 BEOL 층의 마스크는 동일한 것이 사용될 수 있다. 다만, Far BEOL 층을 위한 마스크는 제 1 및 제 4 반도체 칩에 대해 각각 별도로 제작되어야 한다. 그 결과, 여러 종류의 반도체 칩을 제작하는 경우, 제작 공정에 사용되는 마스크 제작 비용 및 마스크 제작 시간이 절감될 수 있다.
도 3은 본 발명에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 단면도이다. 도 3을 참조하면, 반도체 칩(200)은 제 1 실링(230)에 의해 구분되는 제 1 칩 영역(210) 및 제 2 칩 영역(220)을 포함한다. 도 3의 제 1 실링(230), 제 1 칩 영역(210) 및 제 2 칩 영역(220)은 도 2의 제 1 실링(141), 제 1 칩 영역(140) 및 제 2 칩 영역(130)과 각각 대응될 수 있다.
제 1 칩 영역(210) 및 제 2 칩 영역(220)은 각각 복수의 층을 포함할 수 있다. 예시적으로, 도 3의 제 1 칩 영역(210)은 5개의 층들(211, 212, 213, 214, 215)을 포함한다. 마찬가지로 제 2 칩 영역(220)도 5개의 층들(221, 222, 223, 224, 225)을 포함한다. 제 1 및 제 2 칩 영역(210, 220)에 포함된 층들은 각각 절연층, 금속 배선층, 비아 층 또는 실리콘 층일 수 있다.
제 1 칩 영역(210)은 포함된 층들(211, 212, 213, 214, 215)에 집적 회로를 구성하여 독립된 반도체 칩으로서 동작할 수 있다. 마찬가지로, 제 2 칩 영역(210)은 포함된 층들(221, 222, 223, 224, 225)에 집적 회로를 구성하여 독립된 반도체 칩으로서 동작할 수 있다. 실시 예로서, 제 2 칩 영역(210)은 제 1 칩 영역(210)을 포함할 수 있다. 반면에, 제 2 칩 영역(210)은 제 1 칩 영역(210)을 포함하지 않을 수 있다. 제 2 칩 영역(220)이 제 1 칩 영역(210)을 포함하지 않는 경우, 제 1 실링(230)을 따라 절삭하여 제 1 칩 영역(210)을 제 2 칩 영역(220)으로부터 분리 시킬 수 있다. 한편, 제 2 칩 영역(220)을 Far BEOL 층(도 1 참조)과 연결하되, 제 1 칩 영역(210)을 Far BEOL 층과 비연결함으로써, 제 2 칩 영역(220)만이 반도체 칩(200)의 동작에 기여하도록 할 수 있다.
도 3에는 도시되지 않았으나, 제 2 칩 영역(220)의 외곽에는 제 2 칩 영역(220)을 둘러싸는 제 2 실링이 형성될 수 있다.
도 4는 도 3에 도시된 제 1 실링을 나타내는 단면도이다. 도 3을 참조하면, 제 1 실링(230)은 제 1 , 제 2 , 제 3 및 제 4 절연막들(231, 232, 233, 234), 제 1, 제 2 및 제 3 금속 층들(236, 237, 288), 제 1, 제 2 및 제 3 비아들(239a, 239b, 239c) 그리고 소자 분리 막(235)을 포함한다.
소자 분리 막(235)는 실링 영역을 정의하고 제 1 실링 영역을 주변의 반도체 기판과 구분한다. 소자 분리 막(235) 위에는 제 1 절연막(231), 제 1 금속 층(236), 제 2 절연막(232), 제 2 금속 층(237), 제 3 절연막(233), 제 3 금속 층(238) 및 제 4 절연막(234)가 순차적으로 적층된다.
그리고, 제 1 절연막(231)은 제 1 금속 층(236)과 연결되는 제 1 비아(239a)를 포함한다. 제 2 절연막(232)은 제 1 금속 층(236)과 제 2 금속 층(237)을 연결하는 제 2 비아(239b)를 포함한다. 제 3 절연막(233)은 제 2 금속 층(237)과 제 3 금속 층(238)을 연결하는 제 3 비아(239c)를 포함한다.
상기와 같이, 수직적으로 형성된 절연막, 금속 층, 비아의 구조에 의하여 제 1 칩 영역(210)은 바깥 영역과 전기적으로 분리될 수 있다. 또한, 외부의 수분 및 불순물들로부터 제 1 칩 영역(210)이 차폐될 수 있다. 또한, 외부 환경 변화 및 충격 등에 의해 제 1 칩 영역(210)이 파손되는 것을 방지할 수 있다.
도 3 및 4에 나타난 반도체 칩(200)은 제 1 칩 영역(210)과 제 2 칩 영역(220)이 제 1 실링(230)을 기준으로 구분된다. 따라서, 이러한 구성을 가진 반도체 칩은 제 1 칩 영역(210) 또는 제 2 칩 영역(220)을 선택함에 의해 각각 다른 반도체 칩으로 기능할 수 있다.
예를 들어, 제 1 칩 영역(210)을 Far BEOL(도 1 참조) 층과 연결하면, 반도체 칩(200)은 제 1 칩 영역(210)에 집적된 집적 회로에 의해 구현될 것이다. 이때, 제 1 칩 영역(210)의 바깥 부분(제 2 칩 영역 중 제 1 칩 영역을 제외한 부분)은 더미 영역이 된다. 반면에, 제 2 칩 영역(220)을 Far BEOL(도 1 참조) 층과 연결하면, 반도체 칩(200)은 제 2 칩 영역(220)에 집적된 집적 회로에 의해 구현될 것이다. 실시 예로서, 이때 제 2 칩 영역(220)은 제 1 칩 영역(210)을 포함할 수 있다.
그 결과, 동일한 FEOL 층 및 BEOL 층의 구성으로써, 각각 다른 종류의 반도체 칩을 제조할 수 있다. 따라서, 복수의 반도체 칩을 제조할 때, 반도체 칩의 제조 공정에서 사용되는 마스크의 제작 비용 및 제작 시간이 절감될 수 있다.
도 5는 본 발명의 제 2 실시 예에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 평면도이다. 도 5를 참조하면, 반도체 칩(300)은 제 1 및 제 2 실링들(321, 311), 제 1 및 제 2 칩 영역들(320, 310), 제 1 및 제 2 테스트 키들(322, 312)을 포함한다. 제 1 테스트 키(322)는 제 1 칩 영역(320)에, 제 2 테스트 키(312)는 제 2 칩 영역(310)에 각각 배치된다. 제 1 및 제 2 칩 영역들(320, 310) 각각에는 집적 회로가 집적될 수 있다. 즉, 제 1 및 제 2 칩 영역들(320, 310)은 각각 별개의 반도체 칩을 구성할 수 있다.
제 1 테스트 키(322)는 제 1 칩 영역(320)에 집적된 집적 회로의 정상 동작 여부를 테스트하는 장치이다. 제 2 테스트 키(312)는 제 2 칩 영역(310)에 집적된 집적 회로의 정상 동작 여부를 테스트하는 장치이다.
제 1 칩 영역(320) 및 제 2 칩 영역(310)은 제 1 실링(321)을 경계로 서로 전기적으로 분리될 수 있다. 따라서, 제 1 테스트 키(322) 제 2 칩 영역(310)의 영향을 받지 않고, 제 1 칩 영역(310)의 동작을 테스트할 수 있다. 마찬가지로, 제 2 칩 영역(310)은 제 2 실링(311)을 경계로 제 2 칩 영역의 바깥 부분과 분리되어 있다. 제 2 테스트 키(312)는 제 2 칩 영역(310)의 바깥 부분의 영향을 받지 않고, 제 2 칩 영역(320)의 동작을 테스트할 수 있다.
상기와 같은 구성에 따르면, 하나의 반도체 칩에 형성된 복수의 다른 반도체 칩들에 있어서, 복수의 반도체 칩들 각각에 대한 동작 테스트를 수행할 수 있다. 한편, 도 5에서는 내부에 두 개의 반도체 칩을 포함하는 경우가 도시되어 있으나, 이는 예시적인 것으로 본 발명에 따른 반도체 칩은 내부에 2개 이상의 다른 반도체 칩을 형성할 수 있다.
도 6은 본 발명의 제 3 실시 예에 따른 반도체 칩의 FEOL 층 또는 BEOL 층을 나타내는 평면도이다. 도 6의 반도체 칩(400)은 제 1 및 제 2 칩 영역(420, 410) 및 제 1 실링(421)을 포함한다. 제 1 및 제 2 칩 영역(420, 410)과 제 1 실링(421)에 대한 구체적인 내용은 앞서 설명된 바와 동일하다.
다만, 도 6의 제 1 실링(421)이 외곽에는 제 1 실링(421)의 경계면을 따라 절단선(430)이 형성될 수 있다. 실시 예로서, 절단선(430)을 따라 반도체 칩(400)이 절단되는 경우, 제 1 실링(421)은 크랙(Crack) 등으로부터 제 1 칩 영역(420)을 보호하는 역할을 수행한다.
절단선(430)은 제 1 칩 영역(420)을 제 1 칩 영역(420)의 바깥 부분과 분리하기 위해 사용된다. 절단선(430)을 따라 반도체 칩(400)을 절삭함으로써, 크기가 작은 제 1 칩 영역(420)을 분리하여 별도의 반도체 칩으로서 사용할 수 있다.
위와 같은 구성에 따르면, 하나의 반도체 칩 내에 형성된 복수의 다른 반도체 칩들에 있어서, 필요한 반도체 칩을 실링을 따라 절삭하여 분리해 낼 수 있다.
도 7은 본 발명에 따른 반도체 칩의 제조 방법을 나타내는 순서도이다. 도 7을 참조하면 반도체 칩의 제조 방법은 S110 내지 S130 단계를 포함한다.
S110 단계에서, 반도체 기판 상에 실리콘 층(silicon)이 형성된다. 실리콘 층은 트랜지스터의 소스 및 드레인을 포함할 수 있다.
S120 단계에서, 제 1 및 제 2 실링을 포함하는 제 1 층이 실리콘 층의 상부에 형성된다. 제 1 층은 FEOL 층 및 BEOL 층을 포함할 수 있다. FEOL 층은 실리콘 층의 상부에 형성되고, 실리콘 층에 형성된 소스 및 드레인 등에 대한 컨택트를 포함한다. BEOL 층은 FEOL 층의 상부에 형성되고, 금속 배선 층 및 비아 홀(via hole) 등을 포함한다.
제 1 실링 및 제 2 실링은 반도체 칩의 특정 영역을 내포하는 형태로 형성된다. 제 1 및 제 2 실링은 서로 겹치지 않는다. 이때, 제 1 실링이 내포하는 영역은 제 1 칩 영역이 되고, 제 2 실링이 내포하는 영역은 제 2 칩 영역이 된다.
실시 예로서, 제 1 실링 및 제 1 칩 영역은 제 2 칩 영역 내에 형성될 수 있다.
실시 예로서, 제 1 또는 제 2 실링은 제 1 칩 영역 또는 제 2 칩 영역의 분리를 위한 절단선을 포함할 수 있다.
제 1 및 제 2 실링, 제 1 및 제 2 칩 영역, 그리고 절단선에 대한 구체적인 내용은 앞서 설명한 바와 동일하다.
한편, 여기서는 각각 두 개의 실링 및 칩 영역에 대해서 기술하였지만, 이는 예시적인 것으로서 제 1 층에는 두 개 이상의 실링들 및 칩 영역들이 형성될 수 있다.
S130 단계에서, 제 1 층을 외부 단자와 연결하는 제 2 층이 제 1 층 위에 형성된다. 제 2 층은 제 1 층에 형성된 제 1 또는 제 2 칩 영역을 외부 단자와 연결하는 금속 배선을 포함한다.
실시 예로서, 제 2 층은 Far BEOL 층일 수 있다.
실시 예로서, 제 2 층은 제 1 또는 제 2 칩 영역과 비아(via)를 통해 전기적으로 연결되는 글로벌 층, 글로벌 층과 전기적으로 연결되고 제 2 층의 상부 면에 노출되는 범프 및 제 2 층의 상부 면 중 상기 범프가 노출된 부분을 제외한 나머지 부분을 피복하는 패시베이션(passivation) 층을 포함할 수 있다.
이하에서는, S130 단계에 대해 보다 구체적으로 설명한다. S130 단계는 S131 내지 S133 단계를 포함한다. 그리고, 설명의 편의를 위해 제 1 칩 영역은 제 2 칩 영역 내에 포함되는 것으로 가정한다.
S131 단계에서, 필요한 반도체 칩이 제 1 칩 영역에 형성된 것인지 판단한다. 필요한 반도체 칩이 제 1 칩 영역에 형성된 것이라면 S132 단계로 진행한다. 필요한 반도체 칩이 제 1 칩 영역에 형성된 것이 아니라면(즉, 제 2 칩 영역에 형성된 것이라면), S133 단계로 진행한다.
S132 단계에서, 제 2 층은 제 1 칩 영역과 외부 단자를 연결하도록 금속 배선을 형성한다. 이때, 제 2 칩 영역은 외부 단자와 연결되지 않으며, 더미 영역이 된다. 실시 예로서, 제 1 실링을 따라 반도체 칩을 절삭함으로써, 제 1 칩 영역을 더미 영역(제 2 칩 영역)과 분리시킬 수 있다.
S133 단계에서, 제 2 층은 제 1 칩 영역 또는 제 2 칩 영역과 외부 단자를 연결하도록 금속 배선을 형성한다. 이때, 제 1 및 제 2 칩 영역에 집적된 집적회로들이 모두 사용된다면, 제 1 및 제 2 칩 영역을 외부 단자와 연결한다. 반면에, 제 1 칩 영역에 집적된 집적 회로가 사용되지 않는다면, 제 1 칩 영역을 외부 단자와 연결하지 않을 수 있다. 이때, 제 2 칩 영역만이 외부 단자와 연결될 수 있다.
상기와 같은 반도체 칩의 제조 방법에 따르면, 하나의 반도체 칩 내에 복수의 다른 반도체 칩을 형성할 수 있다. 따라서, 여러 종류의 반도체 칩의 FEOL 층 및 BEOL 층 제작 공정이 동일하게 수행될 수 있다. 그리고, 동일한 마스크가 각 반도체 칩의 FEOL 층 및 BEOL 층 형성 공정에서 사용될 수 있다. 그 결과, 반도체 칩 및 마스크의 제작 비용과 제작 시간이 절감될 수 있다.
한편, 여기서는 제 1 칩 영역이 제 2 칩 영역에 포함되는 것으로 가정하였지만, 이는 예시적인 것으로 제 1 칩 영역과 제 2 칩 영역은 중복되지 않을 수 있다. 이 경우, S133 단계에서 제 2 층은 제 2 칩 영역과 외부 단자를 연결하도록 금속 배선을 형성한다. 이때, 제 1 칩 영역은 외부 단자와 연결되지 않으며, 더미 영역이 된다.
한편, 여기서 기술된 실리콘 층, FEOL 층, BEOL 층 및 Far BEOL 층에 대한 구체적인 내용은 앞서 설명한 바와 동일하다.
본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한 각 실시 예는 여러 가지 형태로 변형될 수 있다. 또한, 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 실리콘 층을 형성하는 단계;
    상기 실리콘 위에 형성되고, 제 1 칩 영역을 둘러싼 제 1 실링(seal ring) 및 제 2 칩 영역을 둘러싼 제 2 실링을 포함하는 제 1 층을 형성하는 단계; 및
    상기 제 1 층 위에 형성되고, 상기 제 1 또는 제 2 칩 영역을 외부 단자와 연결하는 금속 배선을 포함하는 제 2 층을 형성하는 단계를 포함하는 반도체 칩의 제조 방법
  2. 제 1 항에 있어서,
    상기 제 1 칩 영역은 상기 제 2 칩 영역보다 작은 반도체 칩의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 칩 영역은 상기 제 2 칩 영역 내부에 위치하는 반도체 칩의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 층은 FEOL(Front End Of Line) 층 또는 BEOL(Back End Of Line) 층인 반도체 칩의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 층은,
    상기 제 1 또는 제 2 칩 영역과 비아(via)를 통해 전기적으로 연결되는 글로벌 층;
    상기 글로벌 층과 전기적으로 연결되고 상기 제 2 층의 상부 면에 노출되는 범프; 및
    상기 제 2 층의 상부 면 중 상기 범프가 노출된 부분을 제외한 나머지 부분을 피복하는 패시베이션(passivation) 층을 포함하는 반도체 칩의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 실링의 외곽에 위치하고 상기 제 1 칩 영역을 둘러싼 절단선을 더 포함하는 반도체 칩의 제조 방법.
  7. 실리콘 층;
    상기 실리콘 위에 형성되고, 제 1 칩 영역을 둘러싼 제 1 실링(seal ring) 및 제 2 칩 영역을 둘러싼 제 2 실링을 포함하는 제 1 층; 및
    상기 제 1 층 위에 형성되고, 상기 제 1 또는 제 2 칩 영역을 외부 단자와 연결하는 금속 배선을 포함하는 제 2 층을 포함하는 반도체 칩.
  8. 제 7 항에 있어서,
    상기 제 1 칩 영역은 상기 제 2 칩 영역보다 작은 반도체 칩.
  9. 제 8 항에 있어서,
    상기 제 1 칩 영역은 상기 제 2 칩 영역 내부에 위치하는 반도체 칩.
  10. 제 7 항에 있어서,
    상기 제 1 층은 FEOL(Front End Of Line) 층 또는 BEOL(Back End Of Line) 층인 반도체 칩.




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