KR20130036366A - 전자 소자 - Google Patents

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Abstract

전자 소자는 이동 전하 캐리어들을 지지하는 기판, 상기 기판 표면에 형성되어 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 포함하고, 상기 제1 및 제2 기판 영역은 상기 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되며, 상기 채널은 상기 제1 영역으로부터 상기 제2 영역으로의 전하 캐리어 흐름 경로를 상기 기판에서 제공하고, 상기 제1 및 제2 기판 영역들 간의 전도성은 상기 영역들 간의 전위 차에 의존한다. 상기 이동 전하 캐리어들은 상기 기판 내의 3 차원 각각에서 적어도 2 개의 모드들 내에 있을 수 있다. 상기 기판은 유기 물질일 수 있다. 상기 이동 전하 캐리어들은 0.01㎠/Vs 내지 100㎠/Vs 범위 내의 이동도를 가질 수 있고, 상기 전자 소자는 RF 소자일 수 있다. 이와 같은 소자들을 형성하는 방법도 설명된다.

Description

전자 소자{ELECTRONIC DEVICES}
본 발명은 평면 전자 소자를 포함하는 전자 소자, 이와 같은 전자 소자의 사용, 및 이러한 전자 소자의 제조 방법에 관한 것이다. 본 발명은 특히 나노전자 소자(nanoelectronic device)에 적합하지만, 이에 한정되지 않는다.
유럽특허(EP) 제0464831호는 2 차원 전자 가스(2DEG: two-dimensional electron gas)와 같은 2 차원(2D: two-dimensional) 전하 캐리어 층(charge carrier layer)을 이용하는 트랜지스터 소자를 설명한다. 2DEG를 형성하기 위해 2D 전하 캐리어 층은 전하 캐리어 파장(즉, 전자 파장)보다 두께가 얇아야 하며, 이에 따라, 전하 캐리어는 그 층의 2 차원 내에서 움직이도록 제한된다. 트랜지스터는 2D 전하 캐리어 층에 측면 퍼텐셜 장벽(lateral potential barriers)을 세움으로써 형성된다.
국제공개 제02/086973호는 다이오드 소자(예를 들어, 자체-스위칭 다이오드(SSD: self-switching diodes))가 형성될 수 있는 방법을 설명한다. 국제공개 제06/008467호는 SSD의 전압-전류 특성이 이력도(degree of hysteresis)를 가진다는 예상치 못한 영향에 기초하여, 이와 같은 SSD가 어떻게 메모리 유닛으로 이용될 수 있는지를(것인지를) 설명한다. 도 1a는 이와 같은 SSD를 형성하는데 이용될 수 있는 반도체 층을 나타낸다.
도 1a는 웨이퍼(wafer)(120')를 예시한다. 웨이퍼(120')는 변조-도핑된(modulation doped)
Figure pat00001
양자-우물(quantum-well) 웨이퍼이다. SSD/메모리 유닛(110)의 기판(120)을 형성하는데 이용되는 웨이퍼(120')는 적어도 4 개의 별도의 층(120a, 120b, 120c, 120d)으로 형성된 것으로 가정할 수 있다. 2 개의 층(120a, 120b)은 비도핑된 InP로 형성되며, 이층들은 불순물(즉, 도펀트(dopants))에 의해 분리된다.
제3 층(120c)은 비도핑된 GaInAs로 이루어진다. 일반적으로, 이와 같은 제3 층은 대략 9 ㎚ 두께이다(즉, 전자 파장보다 작다). 제3 층은 2 차원 전자 가스에 양자 우물을 제공한다.
제4 층은 비도핑된 InP의 또 다른 층이다. 따라서, 양자-우물을 형성하는데 이용되는 층은 또 다른 반도체의 2 개의 층들(120a, 120d) 사이에 끼어있다. 상부 2 개의 층(120a, 120b)은 메모리 유닛의 기판 표면 아래에 양자 우물의 깊이를 정의한다. 일반적으로, 다른 계층(120a, 120b)의 각각은 20 ㎚ 두께이며 즉, 2 차원 전자 가스를 포함하는 양자 우물은 기판 표면 아래에 대략 40 ㎚ 로 형성된다.
도 1b 및 1c는 SSD(120)의 평면도 및 도 1b의 CC 선에 따른 단면도를 각각 나타낸다.
먼저, 웨이퍼(120')가 형성되고, 그 후, 절연 피쳐(insulative features)(예를 들어, 절연 홈(insulating grooves))(130, 132, 134)가 기판 상에 형성되어, 소자 기능(device functionality)을 제공한다. 홈(130, 132, 134)은 나노리소그래피(nanolithography)를 이용하여 형성될 수 있다. 홈(130, 132, 134)은 2 차원 전자 가스 층(142)을 통해 에칭된다.
홈은 기판(120)의 상부 표면을 2 개의 영역(122, 124)으로 분리하는 것을 행한다. 2 개의 영역(122, 124)은 홈들(132, 134) 사이로 연장되는 채널(140)에 의해 연결되고, 홈(132, 134)에 의해 정의된다. 홈(130)은 메모리 유닛(120)의 상부 표면의 에지(edge)까지 연장되어, 상부 표면을 2 개의 별도의 영역(122, 124)으로 분리하며, 채널(140)은 2 개의 표면 영역들(122, 124) 사이에 전류 흐름 경로를 제공한다.
채널(140)은 폭이 Wc이고, 길이가 Lc이다. 홈 또는 트렌치(trenches)는 폭이 Wt이고, 기판의 표면 아래의
Figure pat00002
깊이까지 연장된다. 2 차원 전자 가스는 깊이가 기판의 표면 아래의
Figure pat00003
이다.
Figure pat00004
는
Figure pat00005
보다 더 크다. 일반적인 치수는,
Figure pat00006
가 30 ㎚와 50 ㎚ 사이이다. 2DEG는 5 ㎚와 10 ㎚ 사이의 두께(즉, 전자 파장보다 작다)이다. 채널의 폭 Wc는 10 ㎚와 50 ㎚ 사이이다. 홈의 폭 Wt는 10 ㎚와 300 ㎚ 사이이다. 채널의 길이 Lc는 채널의 폭 Wt의 3 내지 4배, 즉, Lc는 30 ㎚와 1.2 ㎛ 사이이다.
채널의 전도성은 영역들(122, 124) 간의 전위 차에 의존한다(즉, 소자가 다이오드로서 작동한다). 전도성의 변화는 채널 내의 전하 캐리어의 측면 공핍 영역(lateral depletion regions)의 변경(alteration)/제어로 인한 것이다.
추가적인 홈을 제공하여 채널(140)에 인접한 제3 영역을 정의함으로써 트랜지스터가 실현될 수 있다. 또한, 상기 영역으로 적절한 전압을 인가하는 것은 채널 측벽(sidewalls)에 인접한 측면 공핍 영역을 변경하며, 그에 따라 채널 컨덕턴스(conductance)도 변경할 수 있다.
본 발명의 실시예의 목적은 개선된 평면 전자 소자를 제공하는 것이다. 구체적인 실시예의 목적은 제조하는데 보다 용이한 평면 전자 소자와 이와 같은 소자를 제조하는 방법을 제공하는 것이다.
단지 예로서, 첨부된 도면을 참조하여, 이제 본 발명의 실시예들을 설명할 것이다.
제1 관점에서, 본 발명은 이동(mobile) 전하 캐리어를 지지하는 기판, 기판 표면에 형성되어, 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 포함하고, 제1 및 제2 기판 영역은 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되며, 채널은 제1 영역으로부터 제2 영역으로의 전하 캐리어 흐름 경로를 기판에서 제공하고, 제1 및 제2 기판 영역들 간의 전도성은 그 영역들 간의 전위 차에 의존하며, 이동 전하 캐리어들은 기판 내의 3 차원 각각에서 적어도 2 개의 모드들 내에 있을 수 있는 전자 소자를 제공한다.
이동 전하 캐리어들을 포함하는 기판 층은 전하 캐리어 파장보다 더 큰 두께를 가질 수 있다.
종래 기술의 일반적인 교시 내용에도 불구하고, 본 발명자는 이와 같은 전자 소자가 2 차원 전자 가스가 작용하는 것을 요구하지 않는 것을 인식하였다. 그 결과, 이동 전하 캐리어(예를 들어, 홀 또는 전자)를 포함하는 층은 전하 캐리어들의 움직임을 제약하여 하나의 잘 정의된 국소화된 모드를 공유하도록 형성될 필요가 없으며, 예를 들어, 전하 캐리어 파장보다 작은 두께를 가질 필요가 없다. 관련 있는 2 차원 전하 캐리어(예를 들어, 전자 가스)에 대해 양자 우물이 형성될 필요가 없으므로, 이것은 대안적인 제조 물질의 이용과 덜 비싼 제조 방법의 이용을 허용한다.
제2 관점에서, 본 발명은 이동 전하 캐리어들을 지지하는 기판, 기판 표면에 형성되어 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 포함하고, 제1 및 제2 기판 영역은 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되며, 채널은 제1 영역으로부터 제2 영역으로의 전하 캐리어 흐름 경로를 기판에서 제공하고, 제1 및 제2 기판 영역들 간의 전도성은 그 영역들 간의 전위 차에 의존하고, 기판은 유기 물질을 포함하는 전자 소자를 제공한다.
종래에는, 채널 측벽과 가까운 관련 있는 측면 공핍 영역을 제공하기 위하여 이와 같은 소자가 무기 반도체 물질에 의해 형성될 필요가 있다고 일반적으로 여겨졌다. 지금까지 유기 물질에서 명백한 공핍 영역이 보고되지 않았으므로, 유기 물질은 평면 전자 소자를 형성하는데 적합하지 않다고 여겨졌다. 그러나, 본 발명자에 의한 실험은 공핍 영역이 요구되지 않고, 유기 물질이 이와 같은 전자 소자를 형성하는데 성공적으로 이용될 수 있다는 것을 증명했다. 유기 전자 소자는 더 낮은 비용으로 제조될 수 있고, 연성 회로(flexible circuit)와 호환될 뿐만 아니라, 기존의 무기 전자에 비해, 보다 간단한 패키징이 제공될 수 있다.
제3 관점에서, 본 발명은 이동 전하 캐리어를 지지하는 기판, 기판 표면에 형성되어 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 포함하고, 제1 및 제2 기판 영역은 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되며, 채널은 제1 영역으로부터 제2 영역으로의 전하 캐리어 흐름 경로를 기판에서 제공하고, 제1 및 제2 기판 영역들 간의 전도성은 그 영역들 간의 전위 차에 의존하며, 이동 전하 캐리어들은 0.01㎠/Vs 내지 100㎠/Vs 범위 내의 이동도를 가지는 전자 소자를 제공한다.
종래에는, 이와 같은 소자가 고 전자 이동도 물질(high electron mobility)에 의해 형성될 필요가 있다고 일반적으로 여겨졌다. 이는 나노소자를 포함하는 많은 전자 소자에 대해 사실이라고 여겨지지만, 본 발명자는 전술한 바와 같은 상기 구조를 가진 전자 소자(예를 들어, 평면 나노트랜지스터를 포함하는 평면 소자)가 작동을 위한 고 전자 이동도 물질을 필요로 하지 않는다는 것을 인식하였다.
이동 전하 캐리어들은 적어도 0.1㎠/Vs의 이동도를 가질 수 있다.
상기 연장된 채널을 통한 상기 이동 전하 캐리어의 흐름을 발생시키도록 상기 제1 및 제2 기판 영역 상이에 전압차가 인가될 때, 상기 제2 기판 영역에 존재하는 전압이 상기 절연 피쳐들을 통해 공핍 영역의 크기에 영향을 미쳐 채널의 전도 특성이 상기 전압차에 의존하도록 상기 연장된 채널은 소정의 폭이 될 수 있다.
상기 소자는 RF 신호를 정류하기 위한 다이오드를 포함할 수 있다. RF 신호는 0.5MHz와 1GHz 사이가 될 수 있다. RF 신호는 0.5MHz와 400MHz 사이가 될 수도 있다.
상기 이동 전하 캐리어들은 전자들이 될 수 있다.
상기 이동 전하 캐리어들은 홀들일 수도 있다.
상기 기판은 두께가 20 ㎚보다 더 클 수 있다.
상기 소자는 다이오드로서 작동할 수 있다.
절연 피쳐들은 채널의 전도성 제어를 위한 전압을 인가하기 위해 연장된 채널에 인접한 제3 기판 영역을 더 정의할 수 있다.
절연 피쳐들은 채널의 전도성 제어를 위한 전압을 인가하기 위해, 제3 기판 영역에 대향하는 채널 면에 연장된 채널에 인접한 제4 기판 영역을 더 정의할 수 있다.
상기 소자는 트랜지스터로서 작동할 수 있다.
상기 소자는 평면 소자일 수 있고, 상기 기판은 단층 내에 위치되어 있다.
상기 단층은 적층(laminate) 구조 내의 다른 물질로 된 추가적인 2 개의 층들 사이에 끼어있지 않을 수도 있다.
상기 단층은 소자의 외부 표면을 정의할 수 있다.
상기 기판은 절연 기판 상에 배치된 박막으로서 형성될 수 있다.
상기 기판은 반-전도성 폴리머(semi-conducting polymer), 폴리(3-헥실)티오펜(P3HT: poly(3-hexyl)thiophene), 유기 소 분자(small molecules), 펜타센(pentacene), 용액 처리된 반도체 나노입자(semiconductor nanoparticle)/양지 도트 물질(quantum dot material) 중의 적어도 하나를 포함할 수 있다. 상기 절연 기판은 연성 종이(flexible paper), 폴리에틸렌 테레프탈레이트(PET: polyethylene terephthalate), 및 폴리에틸렌 나프탈레이트(PEN: polyethylene naphthalate) 물질 중 적어도 하나를 포함할 수 있다.
소자는 전압을 인가하기 위해 상기 영역들의 각각에 위치된 각각의 전기 단자를 더 포함할 수 있다.
전자 회로는 전술한 적어도 하나의 전자 소자를 포함할 수 있다.
전자 회로는 상기 제1 및 제2 기판 영역 사이에 병렬로 배열되어 희망하는 임피던스를 제공하는 복수의 상기 전자 소자들을 포함할 수 있다.
전자 회로는 RFID 태그를 포함할 수 있다.
제4 관점에서, 본 발명은, 이동 전하 캐리어를 지지하는 기판을 제공하는 단계, 기판 표면에 형성되어 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 형성하는 단계를 포함하고, 제1 및 제2 기판 영역은 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되어 있으며, 채널은 제1 영역으로부터 제2 영역으로의 전하 캐리어 흐름 경로를 기판에서 제공하고, 제1 및 제2 기판 영역들 간의 전도성은 그 영역들 간의 전위 차에 의존하는 전술한 바와 같은 소자의 제조 방법을 제공한다.
제5 관점에서, 본 발명은 (a) 기판을 제공하고 포토레지스트 물질의 층을 기판 상에 형성하는 단계, (b) 포토리소그래피의 공정에 의해 포토레지스트 물질 내에 희망하는 패턴을 형성하는 단계, (c) 패턴닝된 포토레지스트 물질 상에 유기 물질의 층을 형성하는 단계, (d) 리프트 오프(lift off) 공정을 수행하여, 유기 물질을 선택적으로 제거함으로써 유기 물질이 포토레지스트 물질의 패터닝에 순응하도록 하는 단계를 포함하는 유기 물질의 패터닝 방법을 제공한다.
그 결과로 만들어진 패터닝된 유기 물질은 전술한 바와 같은 소자를 형성할 수 있다.
유기 물질은 폴리머 물질 또는 소 분자 물질을 포함할 수 있다. 폴리머 물질은 P3HT일 수 있다. 소 분자 물질은 펜타센일 수 있다.
포토레지스트 물질과 반응하지 않는 P3HT를 적용하기 위해 용매가 사용될 수 있다. 포토레지스트 물질은 자일렌일 수 있다.
리프트 오프 공정을 수행하는데 사용된 용매는 유기 물질의 전체 층을 제거하는 것을 방지하기 위한 충분히 약한 작용을 가진다. 용매는 희석된 아세톤일 수 있다.
상기 기판은 기판 위에 이산화규소(silica)의 층을 가진 실리콘(silicon)일 수 있다.
기판은 소스 및 드레인 콘택(contact)을 가질 수 있고, 패터닝된 유기 물질은 그 사이에 전도성 채널을 형성할 수 있다.
물질의 전기 특성이 영향을 받지 않도록 하기 위하여, 패터닝된 유기 물질의 무결성(integrity)은 리프트 오프 이후에도 유지될 수 있다.
제6 관점에서, 본 발명은 패터닝 유기 필름의 방법을 제공하고, (a) 기판을 제공하고 유기 물질의 층을 기판 상에 형성하는 단계, (b) 유기 물질이 완전히 건조 되도록 하는 단계, (c) 포토레지스트 물질의 층을 유기 물질 상에 형성하는 단계, (d) 포토리소그래피의 공정에 의해 포토레지스트 물질 내에 희망하는 패턴을 형성하는 단계, (e) 에칭에 의해 유기 물질을 선택적으로 제거하여, 남아 있는 유기 물질이 포토레지스트 물질의 패터닝에 순응하도록 하는 단계를 포함하는 유기 물질의 패터닝 방법을 제공한다.
그 결과로 만들어진 패터닝된 유기 물질은 전술한 바와 같은 소자를 형성할 수 있다.
유기 물질은 P3HT일 수 있다.
본 발명은 제조하는데 보다 용이한 평면 전자 소자와 이와 같은 소자를 제조하는 방법을 제공한다.
도 1a 는 채널의 에칭 이전에 공지된 자체-스위칭 다이오드의 층 구조를 나타내는 사시도.
도 1b 는 채널이 에칭되는, 도 1a의 구조의 평면도.
도 1c 는 2DEG(two-dimensional electron gas)의 위치를 예시하는 도 1b의 구조를 관통한 단면도,
도 2a 는 절연 피쳐의 형성 이전에, 본 발명의 실시예에 따른 전자 소자의 층 구조를 나타내는 사시도.
도 2b 는 절연 피쳐가 형성되는 도 2a의 구조의 평면도.
도 2c 는 도 2b의 구조를 관통한 단면도.
도 3a 는 트랜지스터로 동작하도록 구성된 본 발명의 실시예에 따른 전자 소자의 평면도.
도 3b 는 본 발명의 실시예에 따른 나노트랜지스터의 원자력 현미경 이미지의 투시도.
도 3c 는 상이한 게이트 전압(
Figure pat00007
)에서, 도 3b에서의 소자의 드레인-소스 전압(
Figure pat00008
)에 대한 드레인-소스 전류(
Figure pat00009
)를 나타내는 그래프.
도 4 는 전자 소자의 무선 주파수 응답을 측정하기 위한 실험 장치의 개략적인 도면.
도 5 는 InGaAs-InP 기판 상에서 가공된, 병렬로 된 대략 100 개의 전자 소자의 스캐닝 전자 마이크로그래프.
도 6 은 제로 바이어스 및 실내 온도에서 측정된 6 ㎂에서 대략 100 MHz로부터 110 GHz까지의 전자 소자의 주파수 응답을 나타낸 도면.
도 7 은 마이크로파의 전파 정류를 위해 SSD의 4 개의 선형 어레이를 포함하는 전자 회로를 나타내는 개략적인 도면.
도 8 은 마이크로파의 전파 정류를 위해 SSD의 4 개의 포개진 어레이를 포함하는 전자 회로를 나타내는 개략적인 도면.
도 9a 는 대략 40 개의 P3HT SSD의 어레이의 전압-전류 곡선을 나타낸 도면.
도 9b 는
Figure pat00010
의 정현파 입력 전압에 대한 도 9a의 SSD의 주파수 응답을 나타낸 도면.
도 10a 는 10 개의 PQT12 SSD의 어레이의 전압-전류 곡선을 나타낸 도면.
도 10b 는
Figure pat00011
의 정현파 입력 전압에 대한 도 10a의 SSD의 20 MHz까지의 주파수 응답을 나타낸 도면.
도 10c 는 AC 입력 입력 전압의 함수인 DC 출력 전압을 나타낸 도면.
도 11 은 (a) 그 아래에 포토레지스트가 존재하는 홀 바(Hall bar) 패턴을 둘러싸는 영역 내의 일반적인 P3HT 반응 표면을 나타내는 광학 현미경 이미지, 및 (b) P3HT 용매 클로로포름을 자일렌과 대체함으로써 성공적인 패터닝 공정의 결과를 나타내는 사진을 예시한 도면.
도 12 는 (a) P3HT의 폭이 1 ㎛인 게이트 핑거(gate finger) 패턴의 어레이의 광학 현미경 이미지, 및 (b) 게이트 핑거 패턴들 중 하나의 확대된 이미지를 예시한 도면.
도 13 은 (a) 폭이 10 ㎛ 및 40 ㎛인 P3HT 채널을 가진 일반적인 유기 박막 트랜지스터의 광학 현미경 이미지, 및 (b) 40 ㎛의 채널 폭 및 9 ㎛의 채널 길이를 가진 OTFT의 상이한 게이트 전압(
Figure pat00012
)에서의
Figure pat00013
대
Figure pat00014
곡선을 예시한 도면.
도 14 는 제로 게이트 전압에서 측정된, 채널 길이의 함수인 채널 폭(60 ㎛)에 의해 정규화된 소스-드레인 저항의 그래프.
도 15 는 P3HT 필름을 패터닝하기 위한 "차감" 방법 리소그래픽 공정: (A) 스핀 코팅에 의해 기판 상에 형성된 P3HT 필름, (B) 90℃에서 데워진 이후 P3HT 층 상으로 회전된 포토레지스트(S1813), (C) 종래의 포토리소그래피에서와 같이 UV에 의해 노출된 포토레지스트, (D) 포토레지스트의 현상 이후, (E) 자일렌 내의 습식 에칭(Ea) 또는 산소 플라즈마 애싱(Eb)에 의해 제거된 노출된 P3HT 층, (F) 아세톤 및 메탄올로 벗겨진 포토레지스트의 개략적인 도면.
도 16 은 50 ㎚ 두께의 P3HT 층으로 전사된 그리드와 유사한 패턴: (A) P3HT 필름 상의 패터닝된 포토레지스트, (B) 10 ㎛ P3HT 그리드, (C) 5 ㎛ P3HT 그리드, (D) 2 ㎛ P3HT 그리드를 나타내는 광학 현미경 포토그래프.
도 17 은 (A) Au 저항 콘택을 가진 10 ㎛ P3HT 홀 바의 마이크로포토그래프, 및 (B) 중심의 P3HT 바의 대응하는 AFM 이미지를 나타냄.
도 18 은 2 개의 P3HT OTFT의 개략 다이어그램 및 전달 특성: (A) 비패터닝된 OTFT의 개략 다이어그램, (B) (A)의 OTFT의 전달 특성, (C) P3HT 필름의 UV 패터닝 이후 상이한 소자의 도면, (D) (C)의 패터닝된 특성을 나타낸 도면.
도 19 는 2 개의 P3HT OTFT의 출력 특성: (A) P3HT 필름이 패터닝되지 않은 OTFT, (B) 패터닝된 P3HT 채널을 가진 OTFT를 예시한 도면.
도 20a 는 PH3T 평면 트랜지스터의 전류-전압 특성(
Figure pat00015
에서의
Figure pat00016
대
Figure pat00017
)을 나타낸 도면.
도 20b 는 도 20a의 트랜지스터의 AFM 이미지를 나타낸 도면.
종래에는, 유럽특허 제0464831호에 설명된 나노트랜지스터와 같은 평면 소자를 실현하기 위하여, 2 차원 전자 가스(2DEG)와 같은 2 차원 전하 캐리어가 필요하다고 일반적으로 이해되었다. 2DEG는 (ⅰ) 단일의 양호하게-정의된 국소화된 모드(전자 양자 파장의 절반)를 2DEG 층에 수직인 방향으로 공유하고, (ⅱ) 그 층의 2 차원 내에서 자유롭게 움직일 수 있는 전자의 얇은 층이다. 이동 전자 캐리어는 전자와 반대인 홀의 형태를 취할 수 있으므로, 2DHG(2-dimensional hole gas) 또한 존재한다.
유럽특허 제0464831호의 일반적인 교시 내용에도 불구하고, 본 발명자는 평면 소자가 2DEG 또는 2DHG가 작용하는 것을 요구하지 않는 것을 인식하였다. 또한, 평면 전자 소자(예를 들어, 나노소자)의 동작에 대한 종래 기술의 설명은 채널 측벽에 가까운/인접한 측면 공핍 영역의 존재를 이미 언급하였다. 종래 기술에서, 이와 같은 공핍 영역은 표면 상태/트랩을 발생시키는 실리콘 또는 GaAs와 같은 무기 반도체의 결정 구조의 종료로 인해 형성된다. 이와 같은 표면 상태/트랩은 전하 캐리어가 측벽에 근접하게 되는 것을 방지하고, 그에 따라 공핍 영역을 형성한다.
본 발명자는 평면 소자를 형성하는 물질이 이와 같은 자연적 공핍 영역을 제공할 필요가 없다는 것을 인식하였다. 이는 또한 평면 전자 소자를 형성하는데 이용가능한 추가적인 물질/제조 방법의 가능성을 보여준다. 예를 들어, 본 발명자는 본 명세서에 설명된 바와 같이, 평면 전자 소자를 형성하는데 적합한 물질이 P3HT(poly(3-hexyl)thiophene) 및 PQT12(poly(3, 3'''-dialkyl-quaterthiophene))와 같은 SOI(Silicon On Insulator)와 유기 반도체를 모두 포함한다는 것을 인식하였다.
2DEG 또는 2DHG가 필요하다는 확신은 종래 기술의 소자를 이와 같은 가스를 형성하는데 적합한 물질 층을 포함하는 것으로 제한하였다. 예를 들어, GaAs/AlGaAs, InGaAs/InP, 또는
Figure pat00018
와 같은 2 개의 상이한 유형의 물질 사이의 계면에서 2DEG 또는 2DHG만이 실현될 수 있다.
이와 같은 소자에 대한 종래 기술의 실험법은 2D 전하 캐리어 가스가 필요하다는 확신을 강화시켰을 것이다.
본 발명자에 의한 실험은 이동 전하 캐리어를 포함하는 층에서 나노트랜지스터와 같은 소자가 양호하게-정의된 좁은 채널을 필요로 한다는 것을 나타내었다. 종종, 연장된 채널의 폭은 300 ㎚보다 작고, 일반적으로는 100 ㎚보다 작다. 도 1a 내지 1c로부터 알 수 있는 바와 같이, 연장된 전도성 채널(conductive channel)은 트렌치와 같은 2 개의 절연 피쳐들(예를 들어, 선들) 사이에서 정의된다. 이와 같이, 전도성 전하 캐리어를 포함하는 활성층의 두께가 클 경우에, 평면 나노트랜지스터를 가공하기 위해 에칭 방법이 이용되면, 양호하게-정의된 채널의 폭을 얻기 위해서 수직(vertical)에 매우 가까운 측벽이 필요하다.
*예를 들어, V 형상의 단면을 가진 2 개의 평행 트랜치들 사이에 정의되는 채널은 샘플 표면(sample surface)에 근접하여 보다 좁아지지만, 하단(bottom)에서는 보다 넓어진다. 습식 화학 에칭(wet chemical etching)으로는 거의 수직인 측벽(vertical sidewalls)을 가공하는 것이 어렵다. 한편, 건식 에칭(dry etching) 또는 반응성 이온 에칭(reactive ion etching)은 일반적으로 측벽에 가까운 영역에서 전자 손실(electronic damage)과 캐리어 트랩(carrier traps)을 발생시키고, 그에 따라 소자 성능에 악 영향을 끼친다.
그러나, 2DEG를 포함하는 물질이 이용되면, 2DEG의 깊이에서 채널의 폭을 고려하는 것만이 필요하고, 그에 따라 더 긴 거리에 걸쳐 양호하게-정의된 거의 수직인 측벽을 생성할 필요가 없어진다. 따라서, 종래 기술의 물질/제조 기술로부터 시작한 비-2DEG(non-2DEG) 평면 소자를 생성하기 위한 임의의 시도는 다수의 실제적인 어려움에 부닥칠 것이다.
이와 유사하게, 채널 측벽 가까이에서 자연적 측면 공핍 영역이 필요하였다는 확신으로 인하여 종래 기술의 물질 선택이 제한되었다. 지금까지 보고된 유기 물질에는 명백한 공핍 영역이 존재하지 않으므로, 물질 선택도 무기 물질로 제한된다.
또한, 나노소자가 고 전자 이동도 물질을 포함하지 않을 경우에 대부분의 나노소자가 작용하지 않으므로, 대개, 나노소자가 고 전자 이동도(high-electron mobility) 물질을 필요로 하는 것으로 주로 간주된다.
그러나, 본 발명자는 이와 같은 명백한 제한이 적어도 평면 소자에 대해서는 잘못되었다는 것을 인식하였다.
본 발명자는 도 3a 및 3b에 도시된 바와 같은, (그 크기로 인하여 대개 나노트랜지스터라 불리는) 본 발명의 트랜지스터가 종래의 전계-효과 트랜지스터(FET: field-effect transistor)와 유사한 방식으로, 전계 효과에 기초하여 실제로 동작한다는 것을 인식하였다. 평면 트랜지스터가 단층(single-layer) 소자라는 것에 반하여, 일반적인 FET가 수직적인 다층(multi-layer) 구조라는 것이 주된 차이점이다.
실험은 이와 같은 평면 소자를 형성하는데 자연적 공핍 영역이 필요 없다는 것을 증명하였다. 자연적 공핍 영역이 존재하지 않을 때, 사이드게이트(sidegate) 전압은 전하 캐리어가 점유하는 페르미(Fermi) 에너지 또는 에너지 범위를 여전히 변화시킬 수 있으므로, 채널 내 허용된 캐리어의 수를 변화시킬 수 있다. 이에 따라, 게이트(gate) 전압은 채널 컨덕턴스를 여전히 변화시키고 증폭 또는 스위칭 기능을 여전히 제공할 수 있다. 공핍층을 가지지 않는 단점들 중의 하나는 노멀리-오프(normally-off) 트랜지스터(즉, 게이트 전압을 인가하지 않은 경우의 제로 채널 컨덕턴스)를 구성하는 것이 어렵다는 것이다. 그러나, 이러한 것은 이와 같은 소자들/구성 요소들을 포함하는 유용한 회로를 구성하는데 문제가 되지 않는다. 예를 들어, GaAs/AlGaAs 등과 같은 화합물 반도체에 기초한 고 전자 이동도 트랜지스터(HEMTs: high-electron mobility transistors)는 고속 통신 어플리케이션에 광범위하게 이용되었다.
트랜지스터가 동작하는 동안 캐리어 전하와 동일한 부호(sign)를 갖는 게이트 전압이 인가되면(즉, 이동 전하 캐리어가 전자일 경우, 음의 게이트(negative gate) 전압이 인가되면), 게이트 전압은 상단(top), 하단(bottom), 및 측면(side)으로부터의 채널로부터 전하 캐리어를 (반드시 완전히는 아니지만) 공핍시킬 것이다. 이와 같은 공핍이 전계 효과이다. 상기 효과는 전하 캐리어가 점유하는 페르미 에너지 또는 에너지 범위의 감소 측면에서도 소스-드레인(source-drain) 전류의 감소에 도달하게 되는 것으로 이해될 수도 있다. 트랜지스터가 동작하는 동안 캐리어 전하와 반대인 부호를 갖는 게이트 전압이 인가되면, 전압은 페르미 에너지의 증가에 대응하여 상단, 하단, 및 측면으로부터 채널 컨덕턴스를 높일 것이다.
이하, 도 2a 내지 3b를 참조하여 평면 소자의 예를 설명할 것이다.
도 2a는 도 2b 및 2c에 예시된 SSD(220)와, 도 3a 및 3b에 예시된 트랜지스터(320)와 같은 평면 소자를 형성하는데 이용될 수 있는 층 구조를 나타낸다.
도 2a는 웨이퍼(220')를 예시한다. 이 웨이퍼는 도 1a에 나타난 웨이퍼의 구조에 비하여 비교적 단순하다고 생각될 것이다. 이 웨이퍼(220')는 2 개의 층(220a, 220b)의 적층(laminate)을 포함한다. 하나의 층(220a)은 이동 전하 캐리어를 지지하는 기판이다. 제2 층은 절연 기판(insulative substrate)(220b)이다. 이동 전하 캐리어는 2 차원 내에서 움직임이 제한되지 않는다(즉, 이동 전하 캐리어는 상기 기판 내 3 차원 각각의 적어도 2 개의 모드 내에 있을 수 있다). 따라서, 이동 전하 캐리어는 2 차원 가스를 형성하지 않는다.
도 2b 및 2c는 SSD(220)의 평면도 및 도 1b의 CC 선에 따른 단면도를 각각 나타낸다. SSD(220)가 도 1b에서 예시된 SSD(120)와 유사한 구성을 가질 수 있다는 것을 평면도로부터 알게 될 것이다. 실제로, SSD(220)를 형성하는 영역들, 채널들 및 홈들의 치수는 도 1b에서 종래 기술 SSD(120)에 대하여 언급된 치수들의 어느 하나, 또는 모두와 동일할 수 있다.
일단 웨이퍼(220')가 형성되면, 절연 피쳐(예를 들어, 절연 홈)(230, 232, 234)는 기판 상에 형성되어, 소자 기능을 제공한다. 홈(230, 232, 234)은 나노리소그래피(nanolithography)를 이용하여 형성될 수 있다. 홈(230, 232, 234)은 절연 기판 층(220b)까지 일반적으로 에칭된다.
홈은 이동 전하 캐리어 기판(220)의 상부 표면을 2 개의 영역(222, 224)으로 분리하는 것을 행한다. 2 개의 영역(222, 224)은 홈들(232, 234)에 의해 정의된, 이 홈들(232, 234) 사이에 연장되는 채널(240)에 의해 연결된다. 홈(230)은 소자(220)의 상위 표면의 에지까지 연장되어, 상위 표면을 2개의 별도의 영역(222, 224)으로 분리시키며, 채널(240)은 2 개의 표면 영역(222, 224) 사이에 전류 흐름 경로를 제공한다.
채널(240)은 폭이 Wc이고, 길이가 Lc이다. 홈 또는 트렌치는 폭이 Wt이고, 기판의 표면 아래의
Figure pat00019
의 깊이까지 연장된다. 일반적인 치수는,
Figure pat00020
이 1 ㎚와 1 ㎛ 사이일 수 있다(즉,
Figure pat00021
은 10 ㎚, 20 ㎚ 또는 심지어 50 ㎚보다 더 클 수 있다). 채널의 폭 Wc는 10 ㎚와 500 ㎚ 사이가 될 수 있다. 홈의 폭 Wt는 10 ㎚와 500 ㎚ 사이가 될 수 있다. 채널의 길이 Lc는 일반적으로 채널의 폭 Wt의 3 내지 4배이고, Lc는 30 ㎚와 3 ㎛ 사이가 될 수 있다.
채널의 전도율은 영역들(222, 224) 간의 전위 차에 의존한다(즉, 소자가 다이오드로서 작동한다).
도 3a에 도시된 바와 같이, 채널(140)에 인접한 제3 영역(226a)을 정의하도록, 추가적인 절연 피쳐(예를 들어, 홈)(260a)를 제공함으로써 트랜지스터가 실현될 수 있다. 상기 영역(226a)으로 적절한 전압을 인가하는 것은 채널 컨덕턴스를 변경할 수 있으며, 바꾸어 말하면, 상기 영역은 트랜지스터 게이트(영역(222, 224)은 소스 또는 드레인 중 어느 하나로 작용)로서 작용한다. 도 3a에 예시된 바와 같이, 바람직하다면, 제 4 영역(226b)도 영역(226a)과 대향하는 채널의 면에 채널과 인접하게 (절연 피쳐(260b)에 의해) 정의될 수 있다. 영역들 중 하나 또는 둘 모두는 게이트로 이용되고, 게이트 전압은 상기 영역(들)에 부착된 각각의 전극에 의해 관련 있는 영역(들)으로 인가된다.
도 3b는 도 2b 및 3a에 나타난 평행 측면 전도성 채널(parallel side conductive channel) 대신에, "핀치된(pinched)" 채널이 형성될 수 있다는 것을 예시하는, 게이트, 소스(s) 및 드레인(d) 영역이 표시된 본 명세서에 설명된 바와 같이 형성된 평면 트랜지스터를 나타낸다. 소자는 임의의 표면 처리 없이,
Figure pat00022
의 절연 기판 상에 P3HT로 형성된다. 소자는 P3HT 필름을 도핑하기 위하여, 2일 동안 공기 중에 방치된다. 채널의 폭은 대략 200 ㎚이고, (절연 피쳐를 정의하는데 이용되는) 트렌치의 폭은 대략 200 ㎚이다. 도 3c는 상이한 게이트 전압(
Figure pat00023
볼트)에 대한, P3HT 평면 나노트랜지스터가 도 3b에 도시될 경우의 출력 특성을 나타낸다. 이러한 구체적인 예에서, 상기 소자는 그 이하의 전압에서 트랜지스터로서 작동하는 (대략 9볼트의) 핀치-오프(pinch-off) 게이트 전압을 가진다.
본 명세서에 설명된 바와 같은 평면 소자는 국제공개(WO) 제02/086973호 또는 국제공개(WO) 제06/008467호에 설명된 임의의 특성(크기 포함)들을 가지거나, 임의의 구성으로 형성되거나, 임의의 회로를 제공하도록 형성될 수 있다는 것을 이해할 것이다. 또한, 소자는 그와 같은 소자들과 상이한 크기 예를 들어, 채널 또는 홈의 폭이 보다 클 수 있다. 국제공개 제02/086973호 및 국제공개 제06/008467호의 내용은 참조를 위해 본 명세서에 포함된다.
도 2a 내지 3b에 예를 들어 예시된 바와 같이, 이와 같은 평면 소자는, 다양한 방법에 의해, 소정 범위의 물질로 형성될 수 있다.
예를 들어, 이동 전하 캐리어 기판은 위치 규칙적인(regioregular) 폴리(3-헥실티오펜)(P3HT: poly(3-hexylthiophene))와 같은 반 전도성 폴리머(semiconducting polymer)로 형성될 수 있으며, 따라서 나노트랜지스터와 같은 평면 유기 나노소자를 작동하게 된다. 예를 들어, P3HT는 산소에 의해 예를 들어, 공기로의 노출(광산화 작용(photooxidation)) 또는 이미 알려진 산소량을 의도적으로 도입함으로써, 도핑될 수 있다. 또한, (n 또는 p 형 반 전도성 중 어느 하나가 되도록) P3HT를 화학적으로 도핑하는 것이 가능하다. P3HT와, 실제로, 대부분의 그 밖의 유기 반도체 물질, 예를 들어, 폴리알킬티오펜(polyalkylthiophenes) 또는 폴리아릴아민(polyarylamines)을 도핑하기 위한 다수의 이러한 방법들이 알려져 있다. 적합한 절연 기판은 실리콘 산화물(silicon oxide) 및 운모(mica)를 포함한다. 연성(flexible) 절연 기판 예를 들어, 폴리에틸렌 나프탈레이트(PEN: polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(PET: polyethylene terephthalate), 종이 또는 유리에도 이용될 수 있다. 절연 기판 표면은 자기-조립 단분자 층(self-assembled monolayer) (예를 들어, 헥사메틸디질라잔(HMDS: hexamethyldisilazane) 또는 옥타데실트리클로로실란(OTS: octadecyltrichlorosilane))으로 처리되거나, 퍼플루오로옥틸 트리클로로실란(perfluorooctyl trichlorosilane)과 같은 플루오로알킬실란(FAS: fluoroalkylsilanes)으로 처리될 수 있다. 그러나, 작동하는 소자를 생산하기 위해서는, 절연 기판의 표면은 처리될 필요가 없다.
P3HT의 홀-수송 모드(hole-transport mode)에서, 양의 게이트(positive gate) 전압을 인가하는 것은 소스 드레인 전류의 감소에 이르게 되고, 음의 게이트 전압을 인가하는 것은 보다 높은 소스 드레인 전류를 발생시킨다. 기판이 도핑되어 전자가 이동 전하 캐리어로서 작동할 때에는 그 반대의 경우가 성립한다.
일반적으로, 이동 전하 캐리어를 포함하는 층/기판을 형성하는 전도성 폴리머 필름(polymer films)은 5 내지 100 ㎚ 두께 사이이다.
전하 캐리어 기판 층을 형성하는 필름(들)은 다음으로 한정되지는 않지만, 스핀-코팅(spin-coating) 또는 스크린-프린팅(screen-printing)을 포함하는 소정 범위의 용액 처리(solution-processing) 방법에 의해 증착될 수 있다. 용액 처리에 적합한 물질은 폴리알킬티오펜, 폴리아릴아민, 치환된 폴리알킬티오펜, 치환된 폴리아릴아민 또는 치환된 티에노티오펜(thienothiophene)과 같은 폴리머(polymer), 올리고티오펜(oligothiophenes)과 같은 올리고머(oligomer)일 수 있다.
또한, 전하 캐리어 기판 층을 형성하는데 적합한 전도성 필름(들)도 진공 증착 또는 증기 증착에 의해 증착될 수 있다. 진공 또는 증기 증착에 적합한 물질은 펜타센(pentacene)과 같은 소분자(molecules), 올리고티오펜과 같은 올리고머, 또는 치환된 올리고티오펜일 수 있다.
이와 같은 필름이 상대적으로 (이동 전하 캐리어 파장에 비하여) 얇을 수 있더라도, 필름은 여전히 3 차원 캐리어 시스템을 형성하는 것을 이해해야 한다. 필름의 수직 방향(normal direction)으로 양호하게-정의된 제한 모드(confinement mode)가 없기 때문에, 심지어 5 ㎚ 두께보다 작은 막에 대한 2DEG도 없다. 다후의 무기 반도체에 비해, 유기 물질에서의 매우 낮은 캐리어 이동도는 캐리어가 매우 빈번히 분산된다는 것을 의미하고, 임의의 방향으로의 캐리어 수송은 다소 임의적이라는 것을 의미한다. 또한, 유기 물질에서의 전하 캐리어 파장은 무기 물질(예를 들어, GaAs는 30 또는 40 ㎚의 전자 파장을 가질 수 있다)에 비하여 비교적 작다(예를 들어, 1 ㎚보다 작다).
2개의 절연 영역들/피쳐들 사이에 형성된 연장된 채널은 소정 범위의 구성에서 형성될 수 있다. 예를 들어, 연장된 채널은 희망하는 트랜지스터 특성에 따라 도 3a에 도시된 바와 같이 균일한 폭, 또는 점-콘택(point-contact) 타입의 채널(도 3b 참조)을 가질 수 있다.
이동 전하 캐리어 기판(예를 들어, 필름)은 다층 구조 내에 2DEG/2DHG가 내장된 2DEG/2DHG 물질과는 다르게, 가공 공정 중에 일반적으로 캡슐화되지 않는다. 따라서, 리소그래피(lithography)는 이전의 무기 반도체의 경우보다 더욱 용이하다. 예를 들어, 절연 피쳐들은 도 3b에 예시된 바와 같이 기계적으로 절단된 절연 트렌치에 의해 필름으로 형성될 수 있다.
트랜지스터 내의 절연성(insulating)/절연(insulative) 피쳐들은 도 2a 내지 2c의 SSD에 따라, 트렌치로서 형성될 필요가 없다. 절연 피쳐들은 화학적, 열적, 광화학적, 전기 화학적 방법을 포함하는, 그 밖의 방법에 의해 절연될 수 있다. 예를 들어, 선택된 영역에서, 전도성에 유해한 강한 UV 또는 과도한 열 또는 특별한 화학 물질에 필름을 노출하여 전도성을 파괴 또는 감소시킴으로써, 절연선이 만들어질 수 있다. 다른 방안으로서, 트렌치는 또 다른 물질 예를 들어, 유전체(dielectric)로 채워질 수 있다.
종래 기술의 유기 전자 기술에 직면한 많은 문제점들 중 하나는 캐리어 이동도에 의해 근본적으로 제한되는 상대적으로 낮은 동작 속도(일반적으로 kHz 또는 그 이하)이다. 실리콘 집적 회로의 속도를 증가시키도록 미세화(miniaturisation)가 진행 중이지만, 표준 유기 박막 트랜지스터(OTFT: organic thin film transistors)는 수 마이크론(micron)의 최소 치수를 일반적으로 가지며, 이 최소 치수 이하에서는 금속 콘택 저항이 가장 유력해지고, 수직 다층 OTFT 구조는 잉크 제트 프린팅 방법(해상도 한계로 인해 선택) 또는 다른 용액 처리 방법에 의해 낮은 가격 및 높은 스루풋(throughput)으로 생산하기가 매우 어려워진다.
다중 몰드 정렬 시에 개입된 제한들로 인하여, 정밀하게 복제된 나노미터(nanometric) 치수를 가진 고체 몰드가 얇은 폴리머 필름에 대해 가압되어 마이크로 또는 나노 구조의 패턴을 형성하는 나노임프린트(nanoimprint) 기술에 의해 이와 같은 OTFT들을 만드는 것도 어렵다. Molecular Imprints(Austin TX 78758-3605)에 의해 개발된 기술을 포함하는 나노임프린트 기술의 상이한 변형이 존재한다. 나노임프린트는 '롤-투-롤(roll-to-roll)' 프린팅(신문 참조)에 이용될 수 있는 매우 높은 스루풋 공정이다.
무선 주파수 식별 또는 RFID는 전파를 이용하여 사람 또는 물체를 자동으로 식별하는 기술에 대한 포괄적인 용어이다. 여러 가지 식별 방법이 있지만, 가장 일반적인 것은 사람 또는 사물, 그리고 아마도 그 밖의 정보를 식별하는 시리얼 번호를 안테나에 부착된 마이크로칩(칩 및 안테나는 함께 RFID 트랜스폰더(transponder) 또는 RFID 태그라 불린다) 상에 저장하는 것이다. 안테나는 칩이 식별 정보를 리더(reader)에 전달할 수 있게 한다. 리더는 RFID 태그로부터 다시 반사된 전파를 디지털 포맷으로 변환하고, 그 다음, 이 디지털 포맷은 프로세싱을 위한 컴퓨터에 전달될 수 있다.
RFID 시스템은 안테나를 갖는 마이크로칩으로 이루어진 태그(tag)와, 안테나를 갖는 리더 또는 인테로게이터(interrogator)로 구성된다. 리더는 전자기파(electromagnetic waves)를 송신한다. 태그 안테나는 이 전자기파를 수신하기 위해 동조(tune)된다. 수동형 RFID 태그는 리더에 의해 발생된 필드(field)로부터 전력을 끌어오며 마이크로칩의 회로에 전원을 공급하는데 이를 이용한다. 그 후, 칩은 태그가 리더로 다시 송신한 파장을 변조시키고 리더는 새로운 파장을 디지털 데이터로 변환한다. RFID 시스템은 많은 상이한 주파수를 이용하지만, 소위 고 주파수(13.56 MHz) 태그는 금속으로 이루어진 물체에서 보다 잘 작동하고, 고함수비(high water content)를 가진 물품 가까이에서도 동작할 수 있다.
본 발명자는, 예를 들어, 본 병세서 및 국제공개 제02/086973호에 설명된 바와 같은 일반적인 구성의 자체-스위칭 다이오드(SSD: self-switching diode)를 사용함으로써, KHz에서 MHz에 이르는 유기 전자 기술의 속도에 있어서 상당한 개선이 실현될 수 있음을 인식하였다. 이 속도 개선은 RFID, 실시간 유기 또는 연성 디스플레이를 위한 구동 회로 및 유기-기반 메모리와 같은 유기 전자 기술의 응용성을 상당히 증대시킬 것이다.
나노소자의 주파수 응답에 영향을 끼치는 공통적인 문제점들 중 하나는 인가된 전력(특성 임피던스 50Ω에 의해 종단된 RF 소스에 의해 대개 전달됨)의 대부분이 반사되도록 하는 그 단자들 사이의 높은 임피던스이다. 높은 임피던스는 기생 캐패시턴스(parasitic capacitance)에 대한 심각한 약점을 발생시키고, 일반적으로 RC 응답 시간이 길어지게 된다.
이와 대조적으로, 본 발명자에 의해 인식된 바와 같이, 2 단자의 자체-스위칭 다이오드 소자는, 전기 콘택이 (기판의) 표면 및 뒷면에 배치되는 것이 아니라 수평으로 분리되어 있음을 의미하는 소자의 평면 구조로 인해 고 주파수에서 동작하는 고유의 능력을 가진다. 이것은 동일한 크기의 기존의 수직형 소자보다 콘택들 사이에서 실질적으로 더 낮은 기생 캐패시턴스에 이르게 한다. 또한, 이와 같은 SSD의 작동 메커니즘은 임의의 소수 캐리어 확산에 의존하지 않으며, 전류 방향(current direction)을 따라 장벽 구조(barrier structure)가 더 이상 이용되지 않는다. 기존의 반도체 다이오드의 속도를 통상적으로 결정하는 상기 요소들에 의해 현저히 제한받지 않고도, SSD는 매우 고 주파수에서 작동한다. 그 주파수는 기판에 매우 의존하지만, 본 명세서에서 상정된 바와 같은 낮은 이동도 기판에 대해서는 MHz 동작이 가능하다(그리고, MHz 동작이 달성되었다).
본 명세서의 목적을 위하여, "RF 소자"는 소자의 적어도 일부가 적어도 0.5 MHz 및 400 MHz 사이, 바람직하게는, 0.5 MHz 및 1 GHz 사이의 주파수에서 동작하는 소자를 의미하는 것으로 의도된다.
대부분의 나노구조와 같이, SSD는 일반적으로 ㏁ 내지 GΩ의 단위인 매우 높은 임피던스를 가진다. SSD를 다른 나노소자와 구별하는 것은, 상호접속부를 만들기 위한 임의의 추가 리소그래피 단계를 필요로 하지 않고도, 2 단자 특성이 다수의 SSD를 병렬로 집적하여 어레이(array)를 형성하는 것을 용이하게 한다는 점이다. 모든 나노배선(nanowires)이 하나의 선을 따라 배치되는 선형 어레이 뿐만 아니라 훨씬 더 복잡하 구조를 설계하는 것도 가능하다.
임피던스는 물질 이동도, 캐리어 농도 및 병렬로 집적된 소자의 수에 의존한다. 따라서, 임피던스는 구동 대상 회로에 의한 전류 요건에 따라 희망하는 대로 선택될 수 있으며, 더 많은 전류가 필요하면, 임피던스 확장성(scalability)으로 인해 더 많은 SSD를 병렬로 간단하게 배치할 수 있다.
예를 들어, 기존의 RFID에 비하여 매우 작은 200 ㎛ × 200 ㎛ 의 영역 내에서, 적어도 10,000 SSD를 병렬로 배치할 수 있다. SSD 어레이는 충분한 DC 전류(SSD의 수에 비례)를 생성할 수 있어야 한다. 필요하다면, RF 성능에 심각하게 해를 주지 않으면서, 1,000,000 SSD가 1 제곱 ㎜내에서 병렬로 배치될 수 있다.
13.56 MHz에서 작동하는 수동형 RFID에서, 속도 측면에서 가장 속도를 요구하는 부품은 정류기이며, 그 속도는 리더에 의해 발생된 필드로부터 DC 전력을 추출하여, 그것을 마이크로칩의 회로에 전원을 공급하는데 이용할 수 있을 정도로 충분히 빨라야 한다. 상기 정류기는 특별히 SSD에 의해 편리하게 만들어질 수 있으며, 이하에서 설명된 바와 같이, 더욱 중요하게는, 충분히 높은 속도가 달성될 수 있다.
가장 속도를 요구하는 부품이며, 그에 따라 RFID 내에서 현재 실현시키기 가장 어려운 RFID용 정류기를 생산하기 위해 SSD가 단독으로 이용될 수 있으므로, 기존의 수직형 구조의 트랜지스터 및 다이오드를 이용하거나 또는 SSD 및 SSD와 유사한 방식으로 형성된 트랜지스터에 의한 것 중의 어느 하나에 의해 유기 RFID 내의 그 밖의 전자 회로가 만들어질 수 있다(예를 들어, 전술한 바와 같은 도 3a 내지 3c, 또는 국제공개(WO) 제02/086973호dml 도 11 참조). 본 발명자는 이와 같은 트랜지스터가 유기 반도체의 얇은 층으로 실현될 수 있다는 것을 도시하였다.
이와 같은 SSD의 어레이는 RF 정류기 뿐만 아니라, RFID에서 속도를 요구하는 중요한 구성 요소인 RF 혼합기(mixer) 및 변조기로서 이용될 수 있다. 정류 및 RF 변조 쌍방에 대해 동일한 SSD 어레이를 이용하여 신호를 다시 리더에 송신할 수 있다. 이 어플리케이션에서, SSD는 그것의 비선형 I-V 특성 및 고속에 기초하여, RF 변조기로도 이용될 수 있다.
그 물질에 관하여, 나노리소그래피를 위한 충분히 낮은 표면 거칠기(surface roughness), 희망하는 동작 속도를 위한 충분히 높은 이동도, 및 자체-스위칭 효과가 제로 바이어스에서 작용하도록 하는 n 또는 p 형 중 어느 하나의 약간의 도핑 레벨을 갖는 임의의 유기 또는 무기 반도체 필름 상에서 자체-스위칭 소자가 이루어질 수 있다. 필요하다면, (P3HT와 같은) 물질의 수명은 제어된 환경 및 캡슐화의 도움으로 개선될 수 있다.
적합한 무기 물질은 스핀 코팅(spin coat)되거나 드롭 캐스트(drop-cast)될 수 있는 용액 처리된 반도체 나노입자(또는 양자 도트) 물질이다. 이 물질은 유기 반도체로서 용이하게 이용될 수 있지만, 거의 확실히 보다 긴 수명, 보다 나은 이동도을 가지며, 보다 양호하게 제어될 수 있다. 이 물질은 화학적인 방법을 이용하여 합성되므로 비용이 꽤 저렴하다.
유기 반도체에 관해서는, 일반적으로 폴리아릴아민 또는 폴리아킬티오펜(polyakylthiophene)(예를 들어, 폴리(3-헥실)티오펜, P3HT))에 의해 표현된 반 전도성 폴리머와, 가장 많이 연구되고 또한 가장 뛰어난 펜타센(pentacene)을 갖는, 소 분자(molecule)의 2 개의 기본적인 유형이 있다. P3HT에 대한 참조 문헌은, A. Tsumura, H. Koezuka, and T. Ando, Appl. Phys. Lett. Vol. 49, 1210 (1986); H. Sirringhaus, N. Tessler, and R. H. Friend, Science, VoI 280, 1741 (1998)이다. 펜타센에 대한 참조 문헌은, H. Klauk, M. Halik, U. Zschieschang, G. Schmid, W. Radlik, and W. Weber, J. Appl. Phys. 92, 5259 (2002); D. J. Gundlach, C-C. Kuo, S. F. Nelson, and T. N. Jackson, 57th Annual Device Research Conference (1999), pp. 164-165. J. Collet, O. Tharaud, A. Chapoton, and D. Vuillaume, Appl. Phys. Lett. 76, 1941 (2000). Y. Zhang, J. R. Patta, S. Ambily, Y. Shen, D. C. Ralph, and G. G. Malliaras, Adv. Mater. (Weinheim, Ger.) 15, 1632 (2003)이다.
전술한 필름은 절연 기판 상에 형성되고, 전술한 얇은 반도체 필름을 수용하는 임의의 절연 기판을 이용할 수 있다. 이는 폴리(에틸렌)테레프탈레이트(PET) 및 폴리(에틸렌)나프탈레이트(PEN)와 같은 연성 기판을 포함한다. 그러나, 본 발명은 이와 같은 물질에 제한되지 않는다. 기판으로서, 실리콘 [A. R. Brown, A. Pomp, C. M. Hart, and D. M. de Leeuw, Science 270, 972 (1995); Y. Y. Lin, A. Dodabalapur, R. Sarpeshkar, Z. Bao,W. Li, K. Baldwin, V. R. Raju, and H. E. Katz, Appl. Phys. Lett. 74, 2714(1999); B. K. Crone, A. Dodabalapur, R. Sarpeshkar, R. W. Filas, Y. Y. Lin, Z. Bao, J. H. O'Neill, W. Li, and H. E. Katz, J. Appl. Phys. 89, 5125 (2001)], 유리 [H. Klauk, D. J. Gundlach, and T. N. Jackson, IEEE Electron Device Lett. 20, 289 (1999); H. Sirringhaus, T. Kawase, R. H. Friend, T. Shimoda, M. Inbasekaran, W. Wu, and E. P. Woo, Science 290, 2123 (2000); H. E. A. Huitema, G. H. Gelinck, J. B. P. H. van der Putten, K. E. Kuijk, K. M. Hart, E. Cantatore, and D. M. de Leeuw, Adv. Mater. (Weinheim, Ger.) 14, 1201 (2002)], 폴리이미드(polyimide) [C. J. Drury, C. M. J. Mutsaers, C. M. Hart, M. Matters, and D. M. de Leeuw, Appl. Phys. Lett. 73, 108 (1998) ; G. H. Gelinck, T. C. T. Geuns, and D. M. de Leeuw, Appl. Phys. Lett. 77, 1487 (2000); F. J. Touwslager, N. P. Willard, and D. M. de Leeuw, Appl. Phys. Lett. 81, 4556 (2002)], 폴리에틸렌 나프탈레이트(PEN) [M. G. Kane, J. Campi, M. S. Hammond, F. P. Cuomo, B. Greening, C. D. Sheraw, J. A. Nichols, D. J. Gundlach, J. R. Huang, C. C. Kuo, L. Jia, H. Klauk, and T. N. Jackson, IEEE Electron Device Lett. 21, 534 (2000); C. D. Sheraw, L. Zhou, J. R. Huang, D. J. Gundlach, T. N. Jackson, M. G. Kane, I. G. Hill, M. S. Hammond, J. Campi, B. K. Greening, J. Francl, and J. West, Appl. Phys. Lett. 80, 1088 (2002)], 폴리에틸렌 테레프탈레이트(PET) [J. A. Rogers, Z. Bao, A. Dodabalapur, and A. Makhija, IEEE Electron Device Lett. 21, 100 (2000); P. Mach, S. J. Rodriguez, R. Nortrup, P. Wiltzius, and J. A. Rogers, Appl. Phys. Lett. 78, 3592 (2001); J. A. Rogers, Z. Bao, K. Baldwin, A. Dodabalapur, B. Crone, V. R. Raju, V. Kuck, H. Katz, K. Amundson, J. Ewing, and P. Drzaic, Proc. Natl. Acad. Sci. U.S.A. 98, 4835 (2001); W. Fix, A. Ullmann, J. Ficker, and W. Clemens, Appl. Phys. Lett. 81, 1735 (2002)], 폴리카보네이트(polycarbonate) [S. K. Park, Y. H. Kim, J. I. Han, D. G. Moon, and W. K. Kim, IEEE Trans. Electron Devices 49, 2008 (2002)], 및 심지어 종이 [F. Eder, H. Klauk, M. Halik, U. Zschieschang, G. Schmid, and C. Dehm, Appl. Phys. Lett. 84, 2673 (2004)]도 될 수 있다.
본 명세서에 설명된 새로운 RF 소자의 물질에 대한 이동도는 일반적으로, 현재 업계에서 손쉽게 달성할 수 있는 0.1 ㎠/Vs 보다 더 크다. 캐리어 농도가 높을 경우, 더 낮은 이동도도 적합할 것이지만 0.01 ㎠/Vs 보다 더 큰 것이 바람직할 것이다. 최대 이동도에 관하여, 보다 나은 물질이 이용될 수 있으므로 미래에 그 값이 증가할 수도 있겠지만, 현재 이용가능한 물질에 기초하면, 이 최대 이동도는 100 ㎠/Vs 가 될 수 있다. 이동도가 더 높을수록 동작 속도도 더 높아진다. 전통적인 반도체 물질(Ⅲ-V 또는 실리콘)과는 대조적으로, 전술한 모든 물질(반 전도성 폴리머, 소 분자, 및 용액 처리된 무기 반도체)의 공통적인 특징은 특히, 스핀-코팅(spin-coating), 드롭-캐스팅(drop-casting), 및 단순 열 증발(simple thermal evaporation) 공정이 가능하여 공정이 용아하고 저비용이라는 것이다. 이들은 매우 대면적의 대량 생산을 가능하게 하므로, 저비용으로 된다. 그 밖의 이점들은 기계적 유연성 등을 포함한다.
종래의 유기 박막 소자(OTFD : Organic Thin Film Devices)에 대한 SSD의 확실한 차이점은 평면 소자 구조이며, 이에 따라, 제조를 위한 나노리소그래피의 하나의, 재현가능한 단계(reproducible step)만을 요구한다는 것이다. 즉각적인 이점은 (a) 고 해상도 다층 정렬이 더 이상 필요하지 않고, 나노임프린트 기술에 의해 높은 스루풋의 제조를 가능하게 하며, (b) 대부분의 상호접속부는 유기 반도체 자체와 동일한 평면에서 만들어지고, 대부분의 금속 접속(게이트 및 저항 콘택)이 방지될 수 있으므로(나중에 더 설명함), 상기 콘택 저항 문제는 더 이상 소자의 소형화(및 그에 따른 속도)를 제한하지 않는다.
본 명세서에서 설명된 바와 같이, 자체-스위칭 다이오드는 나노채널, 즉, 의도적으로 깨진 기하학적인 대칭을 가지며, 일반적으로 폭이 약 수십 내지 수백 ㎚인 비교적 작은 채널에 기초한다. 그러나, 종래의 다이오드와 달리, SSD는 채널 폭을 간단히 조절함으로써, 가상의 제로부터 10V 이상의 소정의 스레숄드(threshold) 전압을 갖도록 이루어질 수 있다. 나노채널은 일반적으로, 얇은 반도체 층을 만드는, 2 개의 에칭된(그에 따라 절연됨) 트렌치(trench) 사이에 정의된다. 트렌치의 L 형상은 나노채널의 기하학적인 대칭이 깨진다는 것을 보장하고, 또한 전류가 나노채널만을 통해서 흐르도록 한다. 전압이 배선 양단에 인가되지 않으면, 트렌치의 벽면 상의 표면 상태로 인하여 나노채널이 대부분 공핍된다. 음전압(negative voltage)이 인가되면, 나노채널 주위의 음전하(negative charge)는 배선 자체를 더 공핍시켜서, 전류가 흐르기 어렵게 만든다. 한편, 양전압(positive voltage)이 인가되면, 나노채널 주위의 양전하(positive charges)는 전자를 나노채널로 유도하여, 전류가 용이하게 흐르도록 하기 위한 전도성 채널을 형성한다. 이러한 자체-스위칭 메커니즘은 다이오드와 유사한 거동(diode-like behaviour)에 이른다.
자체-스위칭 소자는 고주파수에서 동작할 수 있다. 이것은 소자의 평면 구조 때문이며, 이 평면 구조는 전자 콘택이 (기판) 표면 및 뒷면에 배치되기보다는 수평으로 분리되어 있다는 것을 의미한다. 이것은 동일한 크기의 종래의 수직형 소자에 비해 콘택들 사이에서 실질적으로 더 낮은 기생 캐패시턴스에 이르게 한다. 또한, 새로운 작동 메커니즘은 임의의 소수 캐리어 확산에 의존하지 않으며, 전류 방향을 따르는 장벽 구조(barrier structure)가 더 이상 이용되지 않는다. 종래의 반도체 다이오드의 속도를 통상적으로 결정하는 상기 요소들에 의해 많이 제한되지 않고, 매우 높은 주파수에서 SSD가 작동할 것으로 예상된다.
SSD의 속도를 테스트하기 위하여, 먼저, InGaAs 기반의 SSD를 이용하여 실험이 수행되었다. 상기 실험에서, 실험 장비의 달성가능한 최고 주파수인 110 GHz에 이르는 마이크로파(microwave)가 성공적으로 검출되었다. 일반적인 상용 마이크로파 다이오드 검출기(대당 약 1000 파운드)의 검출 민감도(detection sensitivity)의 약 3 배인 1300 mV/mW의 검출 민감도는 달성되었다. 주파수가 100 MHz 부터 110 GHz 까지 3 개의 크기 등급에 걸쳐 증가될 때, 마이크로파 검출 민감도에서의 뚜렷한 감소는 관찰되지 않았다. 즉, 지금까지 다양한 타입의 새로운 전자 나노소자에서 보고된 최고 속도인 것으로 생각된다. 캐리어 이동도에 의한 속도의 스케일링(scaling)은 MHz 동작이 유기 반도체(이동도 0.1 ㎠/Vs 또는 그 이상)를 이용하여 달성될 수 있음을 보여주고, 따라서 유기 전자의 방대한 범위의 응용을 위한 가장 큰 방해물(obstacle)에 대한 해결책을 제공한다.
도 4는 마이크로파 실험을 수행하는데 이용되는 실험 장치의 개략도를 나타낸다. 무선 주파수(radio frequency) 소스 및 변조기(410), 캐패시터(C) 및 인덕터(L)는 바이어스 네트워크로서 작동하는 한편, DC 바이어스는 전압원(
Figure pat00024
) 및 인접한 10 ㏁ 저항에 의해 제공된다.
도 4의 오른쪽의 원자력(atomic-force) 현미경 이미지(412)는 병렬로 연결된 이와 같은 SSD의 선형 어레이를 나타낸다. 대부분의 나노구조와 같이, 하나의 SSD는 일반적으로 ㏁ 단위의 매우 높은 임피던스를 가진다. 탄도 정류기(ballistic rectifier) 또는 3-단자의 탄도 접합(ballistic junction)과 같은, 그 밖의 새로운 나노소자와 상기 SSD를 구별하는 것은, 상호접속부를 만들기 위한 임의의 추가 리소그래피 단계를 필요로 하지 않고, 2-단자 특성이 다수 개를 병렬로 집적하여 어레이를 형성하는 것을 용이하게 한다는 점이다. 모든 SSD가 하나의 선을 따라 놓여 있는 선형 어레이 뿐만 아니라 훨씬 더 복잡한 구조를 설계하는 것도 가능하다. 예를 들어, 도 4의 오른쪽 이미지는 U-형상의 트렌치(각각 2 개의 L 형상 트렌치로 이루어짐)가 어떻게 다수의 SSD를 병렬로 정의하는지를 나타낸다. 또한, 도 5에 도시된 바와 같이, 약 100 개의 SSD가 병렬로 연결된 이러한 선형 어레이를 요구되는 대로 다수의 횟수만큼 포개는 것도 용이하다. 이러한 방식으로, 큰 영역, 심지어 전체 웨이퍼 조차도 활성 물질(active material)로 변할 수 있다. 고전적인 다이오드와 달리, 평면 구조는 어레이에 대한 수직 입사(perpendicular incidence)에 의해 자유 공간 방사(free-space radiation)를 위한 직접적인 결합을 허용한다. 이와 같은 특징은 RFID와 같은 실제 응용에서 마이크로파를 정류하는데 매우 유용하다.
이러한 110 GHz 실험 시의 SSD는 유기 금속 기상 성장(MOVPE: metal-organic vapour phase epitaxy)에 의해 성장된 변조-도핑된 InP/InGaAs/InP 양자 우물 웨이퍼로부터 가공되었다. 양자 우물의 2DEG는 표면 아래의 41 ㎚이었다. SSD는 L 또는 U 형상의 트렌치의 HBr 기반 습식 에칭 이전의 전자-빔 리소그래피에 의해 정의되었다. 도 4의 원자력 현미경 도면에 나타난 바와 같이, SSD의 간단한 평면 구조는 상호접속 층을 필요로 하지 않고도, 하나의 고 해상도 리소그래피 단계에 의해 다수의 소자의 어레이를 가공하는 것을 허용하였다.
도 6은 주파수의 함수인 검출된 출력 전압
Figure pat00025
을 나타낸다. 제1 궤적(trace)은 바이어스 전류
Figure pat00026
= 6 ㎂에 의해 측정된 반면, 제2 궤적은 임의의 바이어스가 인가되지 않고 측정되었다. 전력은 측정 시에 약 280 ㎼로 일정하게 유지되었다. 알 수 있는 바와 같이, 모든 궤적들은 주파수 의존성에 있어서 동일한 특징들을 나타낸다. 이러한 특징들은 실제 소자 또는 노이즈보다는 측정 장비 및 기판 레이아웃(즉, 메사(mesa) 및 금속 배선(metallisations))으로 인한 것으로 여겨진다.
상기 실험은, 100 MHz로부터 110 GHz까지 3 개의 크기 등급만큼 주파수가 증가하더라도 SSD에 의한 정류는 안정된 주파수 응답을 가진다는 것을 보여주었다.
정류 회로는 도 4(하나의 선형 어레이) 또는 도 5(포개진 어레이)에서와 유사할 수 있고, 단독으로 이용된다면, 반파(half-wave) 정류만 실현된다. 전파(full wave) 정류기의 2 개의 설계는 도 7 및 도 8에 도시되어 있다.
도 7은 SSD의 4 개의 선형 어레이들에 기초한 마이크로파의 전파 정류의 개략적인 도면이다. 그 기능은 브리지 정류기(bridge rectifier)와 유사하지만, 새로운 작동 원리는 평면 구조를 허용하고, 각각의 선형 어레이의 SSD들은 임의의 상호접속부 없이 연결된다.
도 8은 SSD의 4 개의 포개진 어레이들이 마이크로파의 전파 정류를 위한 정류기를 만드는데 어떻게 이용될 수 있는지를 개략적으로 나타낸다. 포개진 SSD 어레이들에 의해, 많은 수의 SSD를 집적시키고 마이크로파 정류를 보다 효율적으로 만드는 것이 가능하다. 그 기능은 브리지 정류기의 기능과 유사하지만, 새로운 작동 원리는 평면 구조를 허용하고, 각각의 포개진 어레이의 SSD들은 임의의 상호접속부 없이 연결된다. 이러한 방식으로, 유기 반도체 필름의 큰 면적은 정류기로 변하여, RFID의 그 밖의 회로들을 구동시키는 마이크로파 전력 변환기(converter)로서 작동할 수 있다. 소자는 표면의 수직 방향으로부터 나오는 마이크로파를 정류할 수 있다. 그것은 태그가 리더로 되돌리는 마이크로파를 변조하는 RFID 내의 비선형 소자로서 사용될 수 있고, 리더는 변조된 파를 디지털 데이터로 변환한다.
평면 구조는 그것이 높은 스루풋 및 높은 해상도의 이점을 가진, SSD 배열을 만드는 나노임프린트 기술(nanoimprint technique)을 이용하는 것이 가능하도록 만든다. 약간의 추가적인 큰 소자들, 전극들 및 그 밖의 콘택들은 정확한 정렬들이 필요하지 않으므로 다른 레벨의 나노임프린트 기술 또는 잉크제트 프린팅과 같은 다른 표준 기술들에 의해 만들어질 수 있다.
나노임프린트와는 별개로, 산업용 표준 UV 리소그래피도 적용될 수 있다. 실리콘 산업의 포토리소그래피(photolithography)는 SSD를 만들기에 충분한 90 ㎚ 피쳐들을 이미 생산할 수 있다. 이러한 대량 생산 방법의 이점은 CMOS 호환성이다. 그러나, 생산 중에 반도체 폴리머 물질에 대한 UV 노출을 회피하는 것이 대개는 중요하다.
SSD 패턴은 균일한 필름 상에 절연 트렌치들을 생성함으로써 만들어질 수 있지만, 절연 선들을 생성하는 그 밖의 다수의 수단에 의해 형성될 수도 있다. 예를 들면, UV 노출, 열, 기계적 또는 화학적 처리에 의해 형성되지만, 희망하는 영역(마스킹(masking))에서의 활성 물질의 선택적 증착을 통해서도 형성된다.
무기 SSD 어레이의 속도는 적어도 100 GHz 단위인 것으로 증명되었다. 캐리어 이동도에 의해 주파수를 스케일링함으로써, 실험적 증명에 의해 밝혀진 바와 같이 도 7 및 8에 도시된 정류기에 기초한 유기 SSD 어레이는 적당한 유기 반도체 물질이 이용될 경우에 MHz 주파수에서 작동할 수 있다는 것을 이해할 것이다.
예를 들어, 실험은 1MHz에 도달하는 P3HT SSD의 어레이를 나타내었다. 도 9a 및 9b는 어레이의 전류-전압 곡선과, 20V의 정현파 피크대피크(peak-peak) 입력 전압(Vpp)에서의 SSD 주파수 응답을 각각 나타낸다. 3dB 지점에서의 주파수 응답이 대략 1MHz라는 것이 관찰될 것이다. 어레이는 병렬로 배치된 대략 40 개의 SSD로 구성된다(예를 들어, 도 4의 오른쪽 참조). 이동 전하 캐리어를 운반하는 기판은 OTS 처리된 운모(mica)의 절연 기판 상의 대략 20 ㎚ 두께의 P3HT의 필름이었다. SSD는 트렌치들을 절연 피쳐들로서 이용하여 형성되었고, 트렌치의 폭은 대략 50 ㎚이었다. 채널의 폭은 약 500 ㎚이고, 길이는 850 ㎚이었다. 소자는 P3HT 필름을 도핑하기 위하여 2일 동안 공기 중에 방치되었다.
적어도 20MHz에 도달한 PQT12 SSD의 어레이는 훨씬 더 양호한 성능을 나타내었다. 도 10a 내지 10c는 어레이의 전류-전압 곡선, 20V의 정현파 피크대피크 입력 전압에서의 SSD 주파수 응답 및 AC 입력 전압의 함수인 DC 출력 전압을 각각 나타낸다. 실험의 측정은 20MHz 까지만 수행될 수 있었지만, 3dB 지점에서의 주파수 응답은 대략 30MHz이다. 어레이는 병렬로 배치된 10 개의 SSD로 구성된다. 이동 전하 캐리어를 운반하는 기판은 OTS 처리된 운모(mica)의 절연 기판 상의 대략 20 ㎚ 두께의 PQT12의 필름이었다. SSD는 트렌치들을 절연 피쳐들로서 이용하여 형성되었고, 트렌치들은 폭이 약 200 ㎚이었다. 채널의 폭은 약 500 ㎚이고, 길이는 1 ㎛이었다. 소자는 PQT12 필름을 도핑하기 위하여 7일 동안 공기 중에 방치되었다.
전술한 바와 같이, 이러한 유기 평면 다이오드(예를 들어, SSD) 및 트랜지스터는 본 명세서의 교시 내용에 기초하여, 당업자에게 명백한, 다양한 기술을 이용하여 가공될 수 있다. 일반적으로, 본 발명자는 세 단계 공정을 이용하여 이와 같은 소자들을 형성하였다.
첫째로, (이동 전하 캐리어를 수용하기 위한)유기 반도체 물질의 필름 또는 층은 절연 기판 상에 형성된다(일반적으로, 전극 영역도 이러한 첫 번째 단계 중에 형성될 것이다). 둘째로, (예를 들어, UV 포토리소그래피를 이용하여) 유기 필름이 패터닝되어, 소자를 형성하는데 이용된 최종 리소그래피 단계를 위한 적합한 크기의 영역, 예를 들어, 나노리소그래피에 적합한 마이크론 또는 수십 마이크론 단위의 치수가 일반적으로 정해진 영역을 정의한다. 그 다음, 최종적으로, AFM(Atomic Force Microscope)을 이용하여 나노리소그래피가 수행되어, 개별 소자의 구조를 정의하며, 바꾸어 말하면, 절연 채널을 정의하기 위해 이용된 절연 트렌치들을 형성한다.
이하, 소자를 형성하는데 이용되는 3 개의 단계들의 예를 보다 구체적으로 설명할 것이다. 이러한 단계들에서 열거된 물질들은 단지 예일 뿐이며, 본 출원 내의 다른 곳에서 열거된 바와 같이, 또는 본 명세서의 교시 내용에 기초하여 당업자에게 자명한 것과 같이, 다른 물질들이 이용될 수 있음에 유의해야 한다.
이하, 유기 반 전도성 물질의 최초의 필름 또는 층을 형성하는데 일반적으로 이용되는 첫 번째 단계를 설명할 것이다.
원자적으로 평탄한 운모 슬라이드(Agar Scientific Ltd., UK)는 일반적으로 절연 기판으로서 이용되었다. 상기 샘플은 아세톤 및 메탄올(시약 등급(Reagent Grade), Aldrich)에서 탈지(degrease)되고, 고 순도의 탈이온수(
Figure pat00027
Figure pat00028
)에서 여러 번 세척되며, 순수한 질소(pure nitrogen)하에서 마지막으로 건조된다. 이어서, 50 내지 75 ㎚두께의 골드 필름(gold film)(99.99 %, Goodfellow)의 어레이가 포토리소그래피를 이용하여 정의되고, 전극을 형성하기 위해 리프트 오프된다. 일반적으로, 전극들 사이의 채널의 길이는 L = 8 ㎛이고, 채널의 폭은 W = 80 ㎛이다.
그 후, 예를 들어, 1,1,1,3,3,3-헥사메틸디질라잔(HMDS: hexametyldisilazane, 99.9%, Aldrich) 또는 n-옥타데실트리클로로실레인(OTS: octadecyltrichlorosilane, 90+%, Aldrich)의 자기-조립 단분자 층(SAM: self-assembled monolayer)은 HMDS의 5% wt로 70C의 톨루엔에 3 시간 동안 침지(immersion)하거나, 1 mM OTS 용액으로 시클로헥산(cyclohexane)(HPLC Grade, Aldrich)에 침지하여 세정된 기판 상에 각각 형성된다. SAM은 안정적이고 잘 배열되어 있는 견고한 층을 형성한다[L. Houssiau, P. Bertrand, Applied Surface Science, 203-204, 580 (2003)]. 필수적으로, OTS 처리는 SAM 형성 스레숄드 온도
Figure pat00029
아래(OTS의
Figure pat00030
Figure pat00031
28 ℃)에서 수행되어야 한다.
Figure pat00032
의 아래에서만 잘 배열되어 있는 단분자 층을 형성할 수 있다[J. Duchet, B. Chabert, J. P. Chapel, J. F. Gerard, J. M. Chovelon, N. Jaffrezic-Renault, Langmuir, 13, 2271 (1997)]. 따라서, 매우 밀집된 단분자 층을 준비하고, SAM 증착 시간을 어느 정도 단축하기 위하여, 기판은 5℃까지 냉각된 실란화(silanisation) 용액에 60분 동안 담궈진다. 그 후, SAM 처리에 따라, 변형된 기판은 신선한 톨루엔(HMDS 변형 샘플) 또는 시클로헥산(OTS 변형 샘플)에서 조심스럽게 세척되고, 순 질소로 건조되며, 100℃의 열판(hotplate) 상에서 20분 동안 베이킹(baking)되어, 실란화 반응을 완성한다.
다음으로, 희망하는 유기 반도체 층 예를 들어, 위치 규칙적인 폴리(3-헥실티오펜)-2,5-디일(diyl)(P3HT, Aldrich) 또는 위치 규칙적인 폴리(3,3'''-디알킬-쿼터티오펜(dialkyl-quaterthiophene)) 3 (PQT) 필름[BENG S. ONG, YILIANG WU, AND PING LIU, PROCEEDINGS OF THE IEEE, VOL. 93, NO. 8, AUGUST 2005]이 생산되었다. P3HT를 위해, 1,2,4-트리클로로벤젠(trichlorobenzene)의 10 g/L 용액은 공기 중에서 2000 rpm으로 120초 동안 스핀-코팅되었다(TCB, Anhydrous Grade, Aldrich). 폴리머가 TCB로부터 처리되면, 포토리소그래피 및 물질의 리프트 오프/에칭은 활성 층의 전기 특성에 영향을 끼치지 않으며, 따라서 반도체는 어떤 손상도 없이 성공적으로 패터닝될 수 있다는 것을 알게 되었다. 마지막으로, P3HT 층은 100C에서 1시간 동안 약간의 과도-압력이 가해진
Figure pat00033
에서 어닐링(annealing)된다.
일단 (이동 전하 캐리어를 운반하기 위한) 적절한 층이 형성되었으면, 마이크론/수십 마이크론 단위의 영역을 정의하기 위해 포토리소그래피(즉, 제2 단계)가 이용된다. 종래의 포토리소그래피가 이용될 수 있지만, 증가된 소자 성능을 위해서, 그리고 공정 중에 유기 반도체에 대한 손실을 방지하기 위해서, 본 발명자에 의해 2 개의 새로운 포토리소그래피 방법이 이용되었다. 한 방법은 "리프트 오프" 기술, 나머지 방법은 "차감(subtractive)" 기술이라고 본 발명에서 칭한다. 각각의 방법은 제2 단계, 즉, 포토리소그래피 단계로서 이용될 수 있다.
먼저, "리프트 오프" 기술을 보다 구체적으로 설명할 것이고, 그 다음에 이어서 "차감" 기술을 설명할 것이다. 이와 같은 포토리소그래픽 기술은 전술한 평면 소자의 형성에 이용될 수 있을 뿐만 아니라, 통상적인 OTFT를 형성하는데 이용될 수 있다는 것을 이해할 것이다. 보다 광범위한 기술의 응용성을 예시하기 위하여, 리프트 오프 및 차감 기술 모두에 대해 OTFT 형성을 참조하여 설명할 것이다.
실제 응용을 위해서는, 트랜지스터 채널을 만들고 게이트 치수를 줄여, OTFT의 많이 요구되는 속도(현재 대략 kHz 또는 그 이하)를 증가시키고, 크로스토크(cross-talk)를 피하도록 각각의 소자들을 분리하며, on/off 비율을 개선시키는 것이 필수적이다: (참조) S. Holdcroft, Adv. Mater. {13}, 1753 (2001); I. Kymissis, C. D. Dimitrakopoulos, and S Purushothaman, J. Vac. Sci. Technol. B {20}, 956 (2002). 이와 같은 요구를 만족시키기 위하여, 스크린 프린팅, 잉크-제트 프린팅, 소프트 리소그래픽 스탬핑(soft lithocraphic stamping) 및 광화학 크로스-링킹(photochemical cross-linking)을 포함하는 유기 물질을 패터닝하기 위한 몇몇 방법이 개발되었다: (참조) Z. Bao, Y. Feng, A. Dodabalapur, V. R. Raju, and A. J. Lovinger, Chem. Mater. {9}, 1299 (1997); S. C. Chang, Y. Bharathan, Y. Yang, R. Helgeson, F. Wudl, M. B. Ramey, and J. R. Reynolds, Appl. Phys. Lett., 2561 (1998); T. R. Hebner, C. C. Wu, D. Marcy, M. H. Lu, and J. C. Sturm, Appl. Phys. Lett., 519 (1998); J. A. Rogers, Z. Bao, A. Makhijia, and P. Braun, Adv. Mater. {11}, 741 (1999); F. J. Touwslager, N. P. Willard, and D. M. de Leeuw, Appl. Phys. Lett., 4556 (2002).
이러한 방법에도 불구하고, 주로, 이용가능한 비표준 장비 및 방법의 부족으로 인하여, 현재까지 보고된 OTFT 내의 전도성 폴리머는 대개 패터닝되지 않는다. 제트 프린팅이 미래의 유기 전자 기술을 위한 가장 유망한 선택 중의 하나이긴 하지만, 달성할 수 있는 피쳐 치수는 일반적으로 약 수십 마이크론인 액적(droplet)의 크기에 의해 제한된다: (참조) J. R. Sheats, J. Mater. Res. {19}, 1974 (2004).
UV 포토리소그래피는 충분히 확립된 CMOS 기술이며, 최신 실리콘 칩 상의 GHz 범위 내의 클록 속도에서 동작하는 수십억 개의 트랜지스터를 제조하는데 이용되었다. 현재까지, 충분히 연구된 폴리(3-헥실티오펜)(P3HT)와 같은 공액 폴리머(conjugated polymer)를 패터닝할 때, 이러한 높은 스루풋 기술을 이용한다는 것은 거의 보고되지 않았다: (참조) A. Tsumura, H. Koezuka, and T. Ando, Appl. Phys. Lett., 1210 (1986); H. Sirringhaus, N. Tessler, and R. H. Friend, Science, 1741 (1998), 호환성이 없거나 매우 어려운 것으로 간주되었다: (참조) Z. L. Li, S. C. Yang, H. F. Meng, Y. S. Chen, Y. Z. Yang, C. H. Liu, S. F. Horng, C. S. Hsu, L. C. Chan, J. P. Hu, and R. H. Lee, Appl. Phys. Lett., 3558 (2004). 공액 폴리머 내의 약한 결합으로 인하여, UV 광 노출은 물질의 전자 특성들을 심하게 저하시킬 수 있었다: (참조) J. Ficker, H. von Seggern, H. Rost, W. Fix, W. Clemens, and I. McCulloch, Appl. Phys. Lett. {85}, 1377 (2004). 전도성 폴리머들 및 용매와, 포토리소그래피에 이용된 다른 화학 물질 간의 화학 반응이 발생할 수도 있다: (참조) M. Halik, H. Klauk, U. Zschieschang, T. Kriem, G. Schmid, and W. Radlik, Appl. Phys. Lett. {81}, 289 (2002). 최근, "Austin"과 "Chou"가 P3HT 필름을 패터닝하는 간접적인 방식을 개발하였다.
Figure pat00034
의 층은 P3HT 필름 상에서 직접 증발되었고, 포토리소그래피는 에치 마스크를 형성하기 위한
Figure pat00035
를 패터닝하기 위하여 수행되었다. 패턴 전사(pattern transfer)는 희망하는 영역에서
Figure pat00036
및 P3HT를 제거하기 위한
Figure pat00037
반응성 에칭에 의해 종료되었다: (참조) M. D. Austin and S. Y. Chou, Appl. Phys. Lett. {81}, 4431 (2002).
하기에 설명한 새로운 기술은 포토리소그래피에 의해 P3HT 필름 및 그 밖의 전도성 폴리머 필름들을 패터닝하기 위한 직접적인 방법을 제공한다. 유기 필름들의 패터닝 방법은, (a) 기판(예를 들어, 절연 기판)을 제공하고 포토레지스트 물질의 층을 기판 상에 형성하는 단계, (b) 포토리소그래피의 공정에 의해 포토레지스트 물질 내에 희망하는 패턴을 형성하는 단계, (c) 패터닝된 포토레지스트 물질 상에 유기 물질의 층을 형성하는 단계, (d) 유기 물질을 선택적으로 제거하기 위한 리프트 오프 공정을 수행하여, 유기 물질이 포토레지스트 물질의 패터닝에 순응하도록 하는 단계를 포함한다. 일반적으로, 유기 물질은 홀 또는 전자와 같은 이동 전하 캐리어를 운반하는 기판으로서 작동한다.
물질의 전기 특성이 영향을 받지 않도록 하기 위하여, 패터닝된 유기 물질의 무결성(integrity)은 리프트 오프 이후에도 지속된다.
반 전도성 소 분자인 유기 물질에 대한 2 개의 주요한 타입이 있는데, 그것은 그들의 순수한 상태에서 전도성이 있지만, 일반적으로는 불용성이며, 그에 따라 진공 증착된다. 일반적으로 이용되는 하나의 이와 같은 물질은 펜타센이다.
제2 타입인 폴리머는 탄소 원자들의 긴 고리(long chain)로 구성된다. 이들은 그들 고유의 상태에서 매우 좋지 않은 전도체이며, 따라서 그들의 전도성을 크게 개선시키는 염소(chlorine) 또는 요오드(iodine)와 같은 '도핑'제가 추가되었다. 그것들은 통상적인 유기 용매에서의 더 큰 용해도로 인해 소분자 유기 화합물 보다 취급이 용이하며, 이것은 잉크제트 또는 다른 종래의 프린팅 방법을 이용하여 인쇄될 수 있음을 의미하며, 저가이고 상대적으로 용이하며 고용량으로 전자 제품을 제조하는 것을 가능하게 한다. 용액 처리된 물질 상에서의 대부분의 작업은 행해진다. 이용된 일반적인 물질은 P3HT이다.
상기 방법의 바람직한 형태에서, 1 ㎛까지 감소된 피쳐의 크기는 고 수율로 실현되었고, P3HT-기반의 OTFT는 가공되었다. 포토리소그래피도 광범위하게 이용될 수 있으므로, 이와 같은 방법은 물질 및 소자 연구를 위해 미리 정의되고 확실히 제어된 구조를 제공할 수 있다. 상기 새로운 방법에서, 스핀-코팅, UV 노출 및 포토레지스트의 현상에 의한 포토레지스트의 공정 이후에 전도성 폴리머가 도포된다. 에칭 방법에 비하여, 전도성 폴리머로의 UV 노출은 완전하게 방지되고, 전도성 폴리머가 대기의 산소 및 습기에 반응하는 시간이 감소되며, 이는 대부분의 타입의 공액 폴리머에게 중요하다: (참조) G. Wang, J. Swensen, D. Moses, and A. J. Heeger, J. Appl. Phys. {93}, 6137 (2003); G. Wang, D. Moses, A. J. Heeger, H. M. Zhang, M. Narasimhan, and R. E. Demaray, J. Appl. Phys. {95}, 316 (2004). S. Hoshino, M. Yoshida, S. Uemura, T. Kodzasa, N. Takada, T. Kamata, and K. Yase, J. Appl. Phys. {95}, 5088 (2004). C. Vaterlein, B. Ziegler, W. Gebauer, H. Neureiter. M. Stoldt, M. S. Weaver, P. Bauerle, M. Sokolowski, D. D. C. Bradley, and E. Umbach, Synth. Met. {76}, 133 (1996). G. Horowitz, F. Deloffre, F. Gamier, R. Hajlaoui. M. Hmyene, and A. Yassar, Synth. Met. {54}, 435 (1993). M. S. A. Abdou, F. P. Orfmo, Y. Son, and S. Holdcroft, J. Am. Chem. Soc. {119}, 4518 (1997). D. M. Taylor, H. L. Gomes, A. E. Underhill, S. Edge, and P. I. Clemenson, J. Phys. D {24}, 2032 (1991). 이러한 방법도 가용성의 펜타센과 같은 소분자들을 패터닝하는데 적용될 수 있다: (참조) J. E. Anthony, D. L. Eaton, S. R. Parkin, Org. Lett. {4}, 15 (2002).
"리프트 오프" 방법의 보다 구체적인 설명을 제공할 것이다.
P3HT 기반의 OTFT는 다음의 단계를 이용하여 가공되었다. 표준 포토리소그래피가 수행되어 Ti-Au 소소 및 드레인 저항 콘택을 만들고, 그 후
Figure pat00038
실리콘 기판 상에서 열적으로 성장된 200-㎚-두께
Figure pat00039
층 상에 Ti-Au 결합 패드를 만들었다. 그 후, P3HT의 스핀 코팅 또는 드롭 캐스팅 전에, 포토리소그래피를 이용하여 포토레지스트가 스핀-코팅 및 패터닝되었다. 마지막으로, 샘플을 포토레지스트 용매에 침지하여 P3HT의 리프트 오프가 수행되었고, 이것은 패터닝된 포토레지스트의 상부의 반 전도성 폴리머가 리프트 오프되도록 하여, 희망하는 P3HT 패턴이 되었다.
이러한 공정 단계는 Ti-Au 저항 콘택 및 결합 패드들과 같은 얇은 금속 필름들을 패터닝하는데 이용되는 그것들과 유사하지만, P3HT 필름들을 패터닝하기 위해 다수의 변경이 이루어져야 한다. 이는 전도성 폴리머의 매우 상이한 물리적 및 화학적 특성들로 인한 것이다.
먼저, P3HT의 가장 일반적인 용매인 클로로포름(cholroform)이 표준적인 양의 포토레지스트 쉬플레이(Shipley)(S1813)와 급속히 반응한다는 것이 발견되었다. 도 11(a)에 도시된 바와 같이, S1813 상에서 P3HT를 스핀 코팅 및 드롭 캐스팅한 이후, 상기 반응은 P3HT 필름의 표면이 가시적으로 거칠어지도록 하고, 포토레지스트 패턴의 에지도 비틀어지도록 하였다. 클로로벤젠 처리(curing)에 의해 생성된 S1813의 바람직한 아래가 잘려진 프로파일(profile)도 파괴되어, 그 후의 리프트 오프를 불만족스럽도록 하였다. 또한, 리프트 오프 공정이 P3HT 필름이 건조된 직후에 실행되었다 하더라도, 그 결과 얻어진 P3HT 패턴의 에지들이 부정확하게 정의되었다는 것을 실험이 보여주었다.
이 문제를 해결하기 위하여, 상이한 용매인 크실렌(xylene)이 이용되었고, 이는 S1813과 가시적인 반응을 보여주지 않았다. 도 11(b)의 광학 현미경 이미지에 의해 도시된 바와 같이, 획득된 P3HT 패턴의 에지는 매우 명확하게 정의되었다.
패터닝 방법의 성공도 리프트 오프 공정이 어떻게 실행되는지에 매우 의존적이다. 그것은 메탈 필름이 수직 방향으로부터 미리 패터닝된 포토레지스트 상으로 증발되거나 스퍼터링(sputter)되는 저항 콘택 또는 결합 패드를 가공하는 것과 상이하다. 패터닝된 포토레지스트의 에지가 아래가 잘려진 프로파일을 가질 경우, 금속 필름은 포토레지스트 에지에서 불연속 될 것이며(금속 필름이 매우 두껍지 않은 경우), 포토레지스트 용매에서의 성공적인 리프트 오프 및 금속 패턴의 형성이 달성된다. 이는 진공-증발된 유기 물질을 위한 경우에도 그러하다: (참조) P. F. Tian, P. E. Burrows, and S. R. Forrest, Appl. Phys. Lett. {71}, 3197 (1997).
그러나, P3HT와 같은 스핀-코팅되거나 드롭-캐스트된 폴리머에 대하여, 필름은 미리 정의된 포토레지스트 패턴의 에지들을 교차하여 일반적으로 연속된다. 한편, 이는 패터닝된 포토레지스트가 폴리머 필름 아래에서 용해될 경우에 제공될 수 있는 어떤 힘을 요구하여, 포토레지스트 에지에서 폴리머 필름을 깬다. 한편, 폴리머 필름은 대개 매우 얇고, 일반적으로 단지 수십 ㎚이므로, 상기 힘은 어떤 한계 이내로 되어야 하며, 이것은 금속 필름들의 종래의 리프트 오프보다 리프트 오프 공정을 더욱 섬세하게 한다.
아세톤은 양의 포토레지스트를 벗겨내는 리프트 오프 공정에 이용되는 일반적인 용매이다. 그러나, 순수한 아세톤(pure acetone)이 이용되었을 경우, 그것이 전체 P3HT 필름의 리프트 오프에 도달하게 됨을 관찰하였다. 따라서, 아세톤은 리프트 오프의 세기를 감소시키기 위해 상이한 비율에서 희석되었다. 아세톤 1과 메탄올 4가 희석될 경우에 최상의 결과가 달성되었다.
도 12(a)는 발명자가 이러한 방법으로 생성하기 위해 시도하였던 최소한의 피쳐인, 1-㎛-폭의 게이트 패턴 어레이의 광학 현미경 이미지이다. 명확하게-정의된 패턴은 도 12(b)의 확대된 이미지에 보다 잘 나타난다. P3HT 필름과는 별개로, 폴리(3,4-에틸렌디옥시티오펜(ethylenedioxythiophene))/폴리(스틸렌술포네이트(styrenesulfonate)(PEDOT/PSS)와 같은 그 밖의 가용성의 전도성 폴리머 물질을 이용하여 성공적인 포토리소그래피도 수행되었다.
미리 패터닝된 저항 콘택 및 결합 패드와 함께, 상이한 치수의 OTFT가 가공되었다.
Figure pat00040
실리콘 기판은 백 게이트(back gate)로서 작동하였다. 위치 규칙적인 P3HT(98.5% 이상의 머리-꼬리 연결)는 Aldrich로부터 획득되었고 그 이상의 정제 없이 이용되었다. 크실렌 내의 0.8% 중량의 P3HT 용액은 0.2 ㎛ PTFE 실린지 필터(syringe filter)를 통해 여과되어, 불용성 입자 및 불순물을 제거한다. P3HT를 코팅하기 전, 헥사메틸디질라잔(HMDS)의 층이 스핀 코팅에 의해 증착되어
Figure pat00041
표면 및 P3HT 사이의 계면을 개선시킨다: (참조) A. Salleo, M. L. Chabinyc, M. S. Yang, and R. A. Street, Appl. Phys. Lett. {81}, 4383 (2002). 원자력 현미경 사진은 P3HT 패턴 표면을 리프트 오프 이후에 촬영하였고, 그 형태(morphology)는 보고된 그것과 유사한 것으로 발견되었다: (참조) T. A. Skotheim, R. L. Elsenbaumer, and J. R. Reynolds, Handbook of Conducting Polymers, Second ed. (Marcek Dekker, Inc, New York, 1998), p. 245. 또한, 아세톤은 P3HT의 이동도의 명백한 감소를 야기하지 않는 것으로 보였다. 실제로, 상기 기술은 아세톤 감지성 폴리머가 캡슐화에 의해 패터닝되어, 그 후 폴리머 및 캡슐화 층 모두의 리프트 오프도 동시에 허용해야 한다고 기대한다.
도 13(a)는 2 개의 패터닝된 P3HT 트랜지스터의 광학 현미경 이미지를 나타낸다. 직사각형의 P3HT 패턴은 큰 결합 패드와 연결된 소스 및 드레인 저항 콘택을 덮는다. 90% 이상의 수율이 달성되었다. 도 13(b)는 9 ㎛의 길이 및 40 ㎛의 폭인 P3HT 채널을 갖는 OTFT의 일반적인 소스-드레인 전류(
Figure pat00042
) 대 소스-드레인 전압(
Figure pat00043
) 특성을 나타낸다. 리소그래피 공정이 대기에서 실행되었으므로, 반 전도성 폴리머는 산소에 의해 약하게 도핑되었다. 전계 효과 이동도는 대략
Figure pat00044
Figure pat00045
이었고, 이것은 클로로포름보다는 자일렌이 P3HT의 용매로 이용되었을 때 이전에 보고된 일반적인 값과 일치한다: (참조) Z. Bao, A. Dodabalapur, and A. J. Lovinger, Appl. Phys. Lett. {69}, 4108 (1996). 실험은 반 전도성 폴리머를 디-도핑(de-dope)하기 위해 3HT OTFT를 진공에서 약 1 시간 동안 P140℃까지 데우는 것을 수행하였고,
Figure pat00046
이상의 on/off 비율을 달성하였다.
OTFT는 소스 및 드레인에서 큰 콘택 저항을 종종 가지며, 이 콘택 저항은 유기 채널 저항보다 훨씬 더 클 수 있다.: (참조) P. V. Necliudov, M. S. Shur, D. J. Gundlach, and T. N. Jackson, J. Appl. Phys. {88}, 6594 (2000). K. Seshadri and CD. Frisbie, Appl. Phys. Lett., 993 (2001). H. Klauk, G. Schmid, W. Radlik, W. Weber,L. Zhou, C. D. Sheraw, J. A. Nichols, and T. N.Jackson, Solid State Electronics, 297 (2003). N. Yoneya, M. Noda, N. Hirai, K. Nomoto, M. Wada, and J. Kasahara, Appl. Phys. Lett. {85}, 4663 (2004). 일반적으로, 하부-콘택 (BC: bottom contact) OTFT는 상부-콘택 (TC) OTFT 보다 더욱 밀집된 전자 회로에 적용시키기가 보다 용이하지만, 일반적으로 보다 높은 콘택 저항을 나타낸다. 리프트 오프 공정 중에 포토레지스트 패턴의 에지에서 P3HT 필름을 깨는 힘에 의해 P3HT 필름과 금속 패드 사이의 콘택이 약해졌는지를 시험하기 위하여, 상이한 채널 길이를 가진 BC OTFT를 동시에 가공하였다. 전체 소스-드레인(S-D) 저항을 도 14에 나타난 채널 길이의 함수로서 도시함으로써, 콘택 저항이 결정되었다. 점들은 3, 6, 9, 12, 15, 18, 21 및 24 ㎛ 채널 길이의 OTFT에 대한 실험 데이터를 나타낸다. 선형 적합도의 외삽법 (파선)은 원점을 통과하며, 이것은 소자의 콘택 저항이 심지어 3 ㎛ 길이의 OTFT에 대해서도 채널 저항보다 상당히 작다는 것을 나타낸다.
요약하면, P3HT를 패터닝하기 위한 직접적인 방법은 고 수율을 갖는 표준적인 고-스루풋 포토리소그래피 기술을 이용하여 증명되었다. 상기 방법은 일반적으로 소 분자 및 전도성 폴리머 물질 모두에게 적용될 수 있다. 이 기술은 실제 응용에서 중요한 MHz 범위 내로 플라스틱 전자 소자 및 회로의 속도를 상당히 증가시킬 수 있는 100 ㎚ 치수까지 감소된 구조를 제조하기 위한, 광학 위상 반전 마스크(optical phase-shifting masks)를 이용하는 것으로 확장될 수 있다.
리프트 오프 방법은 마이크론 크기의 전도성 폴리머 구조를 가공하기 위한 UV 포토리소그래피를 이용하는 비파괴적인 방법을 제공한다. 패터닝된 포토레지스트 상에 폴리머 필름을 코팅한 이후 리프트 오프를 수행시킴으로써, 전도성 폴리머 필름으로의 UV 노출은 리소그래피 공정을 통하여 예방되었다. 상기 방법은 고 수율을 갖는 1 ㎛ 까지 감소된 피쳐를 생산하는데 이용되었다. 이와 같은 CMOS 호환성의 마이크로 가공은 일반적으로 다양한 유기 필름에 적용될 수 있고, 유기 전자의 속도가 개선되도록 할 수 있다. 알 수 있는 바와 같이, 이러한 리프트 오프 기술을 이용하여, 유기 박막 트랜지스터(OTFT)는 폴리(3-헥실티오펜)을 활성 물질로 이용하여 성공적으로 가공되었고, 일반적인 OTFT 특성이 획득되었다.
제2의 대안적인 포토리소그래피 기술("차감" 방법)을 구체적으로 설명할 것이다.
상기 차감 방법은 충분히 확립된 실리콘 기술의 표준 장비에 의한 UV 리소그래피에 기초하여 유기-반도체 소자를 가공하기 위한 비파괴적인 고-스루풋 고 해상도 리소그래픽 패터닝 방법을 제공한다. 본 명세서에 설명된 상기 방법은 폴리(3-헥실티오펜)(P3HT)-기반 유기 박막 트랜지스터(OTFT)를 가공하는데 이용되고, 2 ㎛까지 감소된 피쳐는 높은 수율로 생산된다. 포토레지스트를 P3HT 필름 상에 스핀-코트하고, 자기-조립 단분자 층으로 처리된 기판 상의 P3HT 잔류물을 완전히 제거하기 위하여, 공정 단계에서의 여러 가지 변형이 필요하다. P3HT 채널이 패터닝되지 않은 OTFT에 비하여, 극적으로 감소된 게이트 누설 전류로 인해 패터닝된 소자의 on/off 비율은 약 70으로부터
Figure pat00047
까지의 4 개의 크기 등급 이상으로 개선된다. 추출된 캐리어 이동도는 리소그래피 공정 이후에 가상적으로 불변할 뿐만 아니라, 주변 조건에서 가공된 P3HT 기반의 OTFT에 대한 최상의 보고된 결과들 사이인 0.027 ㎠/Vs 만큼 높다.
OTFT의 개발에 있어서 필요한 단계들 중의 하나는 활성 반 전도성 물질의 패터닝이다. 이는 누설 전류, 개별 소자 사이의 크로스토크와 불필요한 기생 캐패시턴스를 감소시키고, 많이 요구되는 동작 속도(현재의 소자는 대략 KHz 주파수 또는 그 이하에서 주로 동작함)를 증가시키기 위하여 필요하다. 지금까지 개발된 가장 일반적인 패터닝 기술은 스크린 프린팅, 잉크-제트 프린팅, 리소그래픽 스탬핑, 광화학 교차결합(photochemical crosslinking) 및 나노임프린트를 포함한다. 이러한 방법에도 불구하고, 주로 비표준 장비 및 방법의 부족으로 인하여, 현재까지 보고된 OTFT 내의 전도성 폴리머는 대개 패터닝되지 않는다. 잉크-제트 프린팅이 미래의 유기 전자 기술을 위한 가장 유망한 선택 중의 하나이긴 하지만, 그것은 일련의 공정이며, 달성할 수 있는 피쳐의 치수는 대체로 수십 마이크로미터 정도인 액적의 크기에 의해 제한된다.
자외선(UV) 포토리소그래피는 실리콘 전자 산업에서 충분히-확립된 기술이며, 매우 높은 수율 및 스루풋을 갖는 ~ 100 ㎚ 크기의 구조를 제조하는데 이용되었다. 표준 장비의 이용가능성 및 산업제와 대학 실험실에서 확립된 리소그래피 공정으로 인하여 플라스틱 전자 기술로 기술을 확장하는 것이 바람직하다. UV 리소그래피가 소분자 반도체를 패터닝하는데 이용되었다더라도(J. E. Anthony, D. L. Eaton, S. R. Parkin, Org. Lett. 4 (2002) 15), 아세톤과 같은 이용된 약간의 일반적인 화학 물질은 캐리어 이동도에 영향을 끼칠 수 있었다고 보고되었다. 그러나, 많이 연구된 위치 규칙적인 폴리(3-헥실티오펜)(rr-P3HT)와 같은 공액 폴리머를 패터닝하기 위한 UV 리소그래피의 응용에 대해서는 거의 보고되지 않았다.
전술된 "리프트 오프" 방법을 이용하여, 1 ㎛ 만큼 미세한 P3HT 구조는 높은 수율로 가공되었다. 그러나, 용매 및 포토레지스트 간의 반응을 방지하기 위해서, P3HT 용액은 클로로포름, 1,2,4-트리클로로벤젠(TCB) 등과 같은 일반적인 용매보다는 일반적이지 않는 용매인 자일렌 등을 이용하여 만들어져야 했다. P3HT 내의 캐리어 이동도가 용매의 선택에 예민하게 의존하기 때문에 예상되는 바와 같이, 이는 약
Figure pat00048
Figure pat00049
의 P3HT 내의 다소 낮은 홀-이동도를 발생시켰다.
본 명세서에 설명된 차감 방법은 UV 리소그래피에 기초한 새로운 방법이다. 유기 물질(예를 들어, P3HT 필름)이 완전히 건조된 이후에 포토레지스트가 도포되므로, 임의의 적합한(예를 들어, P3HT) 용매가 이용될 수도 있다. 그 결과, 가공된 OTFT 내의 추출된 캐리어 이동도가 주변 조건에서 가공된 P3HT 기반의 OTFT의 최상의 것인 0.027 ㎠/Vs에 도달한다. 차감 공정의 또 다른 중요한 이점은, 자기-조립된 단분자 층(SAM), 예를 들어, 헥사메틸디질라잔(HMDS) 또는 n- 옥타데실트리클로로실란(OTS: octadecyltrichlorosilane)이 OTFT 성능을 개선시키도록 구성될 경우에 중요할 수 있는 임의의 화학 물질에 기판을 노출할 필요 없이 유기 필름을 패터닝하는 능력이다.
불필요한 P3HT 영역의 제거는 일반적으로 가파른 피쳐에 의해 위로 휘어지는 에지를 유발하는 기계적인 인열(tearing)에 의한 것이라기보다는 에칭(용해)에 의한 것이므로, 상기 방법도 보다 잘 정의된 패턴 에지를 제공한다. 거친 에지는 대부분의 유기 소자를 위하여 중요하지는 않지만, 마이크론- 또는 나노 크기의 구조를 위하여는 문제가 될 수 있다. 패턴은 고 수율로 2 ㎛ 만큼 작게 생산될 수 있다. 기술이 평면 소자를 제조하는데 제한될 필요가 없다는 것을 나타내기 위하여, 이러한 차감 포토리소그래픽(photolithgographic) 기술은 하부-콘택 P3HT OTFT의 가공과 관련하여 설명한다. 이러한 차감 기술을 이용하여, P3HT 채널이 패터닝되지 않은 OTFT 상의 on/off 비율 및 게이트 누설 전류에 있어서 4 등급 크기 이상의 개선이 발견되었다. 포화된 상태에서의 이동도는 P3HT 패터닝 전후에 가상적으로 불변인 것으로 발견되어, 이것은 그 공정 중에 물질 품질의 명백한 열화가 유도되지 않는 것을 확인한다. 실험의 결과는 공기 중에서 가공된 비패터닝된 P3HT 기반 OTFT의 열악한 on/off 비율이 P3HT 필름 내의 (평면의) 가 전류(spurious current)의 결과라기보다 대개는 (수직의) 게이트 누설 전류의 결과라는 것을 나타내었다.
종래의 하부-콘택 OTFT는 패터닝 전후의 전계-효과 캐리어 이동도를 테스트하기 위하여 가공되었으며, 따라서 리소그래피 중에 P3HT의 임의의 열화를 식별하였다. 별도의 캐패시턴스 측정에 의해 결정된 바와 같은 61 ㎚ 두께인 열적으로 성장된
Figure pat00050
를 갖는 고-도핑된(highly-doped) 실리콘 웨이퍼가 기판으로서 이용되었다. 50 ㎚ 두께인, 골드 소스 및 드레인 전극은 증발되었으며, 그 후 표준 포토리소그래피 및 리프트 오프에 의해 정의되었다. 자기-조립된 단분자 층인 OTS는 기판의 일부에서 사용되어
Figure pat00051
및 P3HT 간의 계면을 개선시켰다. OTS 증착은 물 분자를 제거하고 OTS 중합(polymerization)을 종료하기 위하여, 기판을 5℃의 온도에서 1 시간 동안 시클로엑산(cycloexane)의 OTS의
Figure pat00052
M에 침지하고, 그 후에 10 분 동안 200℃에서 베이킹(baking)함으로써 수행되었다. 위치 규칙적인 P3HT(98.5% 이상의 머리-꼬리 연결)는 Aldrich로부터 획득되었고, 히드라진(hydrazine)에 의해 감소되었다. 파라자일렌(p-xylene) 또는 1,2,4-트리클로로벤젠(TCB) 내의 1% 중량의 P3HT 용액은 기판 상에서 120초 동안 4000 rpm으로 스핀되었고, 이것은 상이한 표면 소수성(hydrophobicities)으로 인하여 베어(bare)
Figure pat00053
상에서 약 20 ㎚ 두께의 필름 및 OTS에 의해 처리된
Figure pat00054
상에서는 50 ㎚의 필름으로 되게 하였다. OTFT는 P3HT 필름의 결정성의 정도 및 그에 따른 캐리어 이동도를 개선시키기 위하여 질소 가스 흐름 내의 100℃에서 1 시간 동안 어닐링 되었다(예를 들어, A. Zen, J. Pflaum, S. Hirschmann, W. Zhuang, F. Jaiser, U. Asawapirom, J. P. Rabe, U. Scherf, and D. Neher, Adv. Funct. Mater. 14 (2004) 757 참조). 고 비등점 용매 TCB가 보다 높은 캐리어 이동도를 발생시켰다는 것을 발견하였으며, TCB-기반 P3HT 용액으로 만들어진 결과를 본 명세서에 나타낸다. 자일렌-기반의 P3HT 용액은 더 낮은 캐리어 이동도를 산출하였지만, 패턴 정의 측면에서 매우 유사한 결과를 생산하였다.
Figure pat00055
기판과는 별개로, 일부의 실험은 운모 상에서 수행되었으며, 이것은 매우 유사한 패턴 정의를 나타내었다.
*도 15에 도시된 바와 같이, 패터닝 공정은 P3HT 필름 상의 포토레지스트의 스핀 코팅, 포토레지스트의 현상 및 노출된(so-uncovered) 영역 내의 P3HT 제거로 주로 구성된다. 쉬플레이(Shipley)로부터 구입된 마이크로포시트(Microposit)(S1800) 시리즈로부터의 포토레지스트(S1813)가 선택되었고, 이는 가장 일반적으로 이용가능한 포토레지스트들 중의 하나이며 충분히-확립된 방법으로 처리될 수 있다. 그러나, 포토레지스트가 친수성의(hydrophilic) 표면을 코팅하도록 설계되었으므로, 매우 소수성의 표면을 가진 P3HT 필름 상에 직접적으로 S1813을 스핀 코팅하는 것은 가능하지 않았다. 따라서, 90℃의 열판 상에서 봉인된 병(sealed bottle) 내의 S1813을 데웠고, 그 후 즉시 P3HT 필름 상에서 4000 rpm에서 60 초 동안 회전시켰다[도 15(B)]. 상승된 온도는 포토레지스트 용액의 표면 응력을 감소시켰고, 이것은 젖음성(wettability)의 명백한 개선 및 P3HT 필름 표면 상의 훨씬 좋은 커버리지(coverage)에 의해 증명된다. 텔리스텝 측정기(Tallystep profilometer)로 측정된 바와 같이, 획득된 포토레지스트 층의 두께는 1.5 ㎛이었다. 비교해 보면, 동일한 스핀-코팅 상태에서 수직인
Figure pat00056
기판 상으로 회전될 경우, 포토레지스트 두께는 약 1.3 ㎛이며, 이것은 표면 소수성에서의 차이를 반영하였다.
포토레지스트를 스핀-코팅한 이후, 샘플은 40 ℃의 열판 상에서 10 분 동안 약하게 베이킹 되었다. S1813에 의해 그것이 덮여 있었을 경우, 90℃ 이상의 베이킹 온도는 보통 P3HT 필름의 크랙킹(cracking)을 발생시켰다는 것이 알려졌고, 이것은 열 팽창의 차이 및/또는 남아 있는 P3HT 용매가 계속적으로 필름을 증발시킬 시에 불완전하게 건조된 P3HT 필름의 가능한 이완으로 인한 것이었을 수 있다. 그 후, 포토레지스트는 마스크를 통해 UV 광에 노출되고[도 15(C)], Shipley에 의해 구입된 Microposit 현상액과 탈이온수의 1:1 용액에서 현상이 행해진다[도 15(D)]. UV 노출 중에 마스크에 의해 덮여진 영역 내의 P3HT는 UV 광에 의해 손상되지 않았다.
높은 도스(dose)의 UV 복사(radiation)는 P3HT 분자들을 교차결합하고, 필름을 불용성으로 만들 수 있었다는 것이 보고되었지만(T. K. S. Wong, S. Gao, X. Hu, H. Liu, Y. C. Chan, Y. L. Lam, Mat. Sci. Eng. B 55 (1998) 71), OTS 표면 처리가 기판 상에서 수행되지 않았을 경우 노출된 영역 내의 P3HT는 여전히 제거될 수 있다는 것이 발견되었다. 이는 일반적인 노출(약 150 mJ/㎠)이 중대한 교차-결합을 발생시키는데 충분하지 않았다는 것을 암시한다. 또한, P3HT 필름 상부의 포토레지스트는 많은 양의 UV 광을 흡수하였다. 그 후, 포토레지스트가 현상 중에 제거된 영역 내의 P3HT 필름은 자일렌에서 5 초 동안 에칭(용해)되었고[도 15(Ea)], 아세톤에서의 세정(rinse)이 행해졌으며, 이것은 자일렌 에칭을 정지시키고 포토레지스트를 벗겨냈다[도 15(F)]. 그 후, 샘플은 메탄올에서 세정되었고, 무수 질소에 의해 블로우(blow) 방식으로 건조되어, 패터닝된 P3HT 구조만을 기판 상에 남겨두었다.
자일렌은 그것의 높은 비등점으로 인하여 에칭 용매로 선택되었다. 낮은 증발율은 많지 않은 P3HT 잔여물이 형성되었다는 것을 보장하였다. 그 밖의 높은 비등점 용매 즉, TCB 및 클로로벤젠도 조사하였지만, 아마도, 포토레지스트의 팽창 및 층들 간의 용매의 확산으로 인하여, 심하게 아래가 잘린 P3HT 필름을 일반적으로 발생시켰으며, 이것은 제안된 방법의 분석을 방해하였다. 그러나, 이러한 높은 비등점 용매는 에칭 공정에 적합하지 않음에도 불구하고, P3HT 용액을 준비하는데 이용될 수 있었다.
기판이 OTS에 의해 기능화되었을 경우, P3HT 필름이 자일렌에 의해 완전히 제거되지 않았다는 것이 발견되었다. 이러한 경우, 원하지 않는 영역 내의 P3HT 필름은 포토레지스트의 현상 이후 급속한 산소-플라즈마 애싱(ashing)에 의해 제거되었다[도 15(Eb)]. 애싱 공정 중의 참버 압력(chamber pressure)은 50 sccm의 산소 흐름으로 60 mTorr에서 유지되었다. 샘플은 30 W의 전력에서 30초 동안 애싱 되었다. 그 후, 도 15(F)에서와 같이, 포토레지스트는 아세톤으로 벗겨내었고 메탄올에 세정되었다.
도 16은 P3HT 필름으로 전사된 그리드(grid)와 유사한 패턴의 현미경 사진을 나타낸다. 홀(더 밝은 영역)의 크기는 도 2(b), 2(c) 및 2(d)에서 각각 10 ㎛, 5 ㎛ 및 2 ㎛이다. 2 ㎛ 그리드는 정사각형 대신에 도트를 나타내며, 도 16(A)의 패터닝된 포토레지스트(S1813)에서도 알 수 있으므로, 공정 중의 문제이라기보다 리소그래피 장비의 제한 때문이었다. 패터닝된 P3HT 및 패터닝된 S1813 간의 콘트라스트(contrast) 차이는 필름 두께의 큰 차이, P3HT에 대해 약 50 ㎚ 및 포토레지스트에 대해 약 1.5 ㎛ 때문이었다.
운모 기판 상에서 가공된 10 ㎛ 폭의 홀-바(Hall-bar)로 구성된 테스트 소자 중의 하나는 도 17에 도시되었다. 도 17(A)에서의 Au 저항 콘택은 리프트 오프를 수반하는 종래의 포토크래피에 의해 정의되었고, 20 ㎚-두께의 P3HT 활성 층은 상기 리소그래픽 방법을 이용하여 패터닝되었다. 도 17(B)는 P3HT 바의 원자력 현미경(AFM) 이미지이며, 이것은 획득된 P3HT 구조가 평탄한 에지를 가졌다는 것을 나타낸다. 이는, 원하지 않는 P3HT 영역의 제거가 에칭(용해)에 의한 것이라기보다는 기계적인 인열에 의한 것이기 때문에 가파른 피쳐에 의해 위로 구부러지는 에지를 일반적으로 유발하는 리프트 오프 (추가적인) 리소그래픽 방법(상기 및 Nondestructive Photolithography of Conducting Polymer Structures, J. Chan, X. Q. Huang, and A.M. Song, Journal of Applied Physics, Vol. 99, 023710 (2006)에 설명한 바와 같은)에 의해 생산된 P3HT 구조와는 대조적이다.
도 18은 P3HT를 패터닝을 하지 않은 하나 및 P3HT을 행한 다른 하나인, 2 개의 OTFT의 개략도(A, C) 및 전사 특성(B, D)을 나타낸다. 소자의 큰 크기는 광학 현미경으로 완전한 OTFT의 사진을 촬영하는 것을 어렵게 만들었다. 레이아웃으로부터 알 수 있는 바와 같이, 패터닝 이후, 마스크 정렬을 간략화하기 위하여, OTFT 채널의 폭은 2.3 ㎜(A)에서 2.0 ㎜(C)로 다소 감소하였다. 채널의 길이는 2 개의 저항 콘택 간의 거리에 의해 정의된 바와 같이, 두 OTFT 모두에서 75 ㎛이었다. OTFT가 우리 현미경의 가장 큰 광학 필드보다 훨씬 컸기 때문에, 소자들의 사진은 촬영될 수 없었다. P3HT 필름을 패터닝하지 않았다면, 소자의 on/off 비율은 도 18(B)의 전사 특성에 도시된 바와 같은 약 70 정도였다. 소자의 출력 특성은 도 19(A)에 도시되며, 게이트 누설 전류에 의해 명확히 좌우되었다. 누설 전류는 실험 시에 음의 게이트 및 소스-드레인 전압의 범위 이내의 ㎂ 단위이었다. 이는 도 18(B)의 낮은 on/off 비율이 대개는 게이트 누설 전류로 인한 것이었다는 것을 의미하며, 이것은 기판 상의 전체 P3HT 필름 영역 상에서 집적되었기 때문에 이해할 수 있다. 큰 누설 전류는 비패터닝된 OTFT의 스레숄드 전압이 반드시 대략 -7 V 정도가 아니어도 된다는 것을 의미한다.
패터닝 이후의 OTFT 전사 특성은 도 18(D)에서 도시되어 있다. 소스 및 드레인 전극 사이에서만 한정되는 P3HT 필름 커버리지의 감소로 인하여 on/off 비율은 70에서 약
Figure pat00057
까지 극적으로 개선되었다. 드레인 전압은 OTFT의 포화를 보장하기 위하여, 두 측정 모두에서 -25 V이었다. 점선은 캐리어 이동도를 추출하는데 이용된, 드레인 전압의 함수인 드레인 전류의 제곱근(square root)의 선형 맞춤(linear fitting)이다.
패터닝을 행한 OTFT들 및 패터닝을 하지 않은 OTFT들의 출력 특성은 도 19(A) 및 도 19(B)에 각각 도시되어 있다. 도 19(A)에서, 게이트 누설 전류는 음의 게이트 전압에 대한 제로
Figure pat00058
에서 80 ㎂ 보다 훨씬 클 수 있다. 측정은 주변 조건 및 실내 온도의 어둠에서 수행되었다. 비패터닝된 소자는 낮은 드레인 전압에서 포화된 드레인 전류보다 훨씬 높은 매우 강한 게이트 누설을 나타내었다. 따라서, 주로 off 전류 및 그에 따른 on/off 비율도 결정하는, 패터닝된 P3HT 채널에 의한 OTFT 내의 게이트 누설 전류의 극적인 감소가 명백하다.
종래에, 좋지 않은 성능을 일반적으로 나타낸 공기 중에서 가공되고 측정되었던 비패터닝된 P3HT-기반의 OTFT는 도 18(B)의 그것과 유사하다. 주변 환경에 도핑하는 것이 대개는 주요 원인으로 간주되었다. 그러나, 실험의 결과는 소자가 패터닝되지 않았을 경우 주원인이 실제로 높은 게이트 누설 전류가 될 수 있다는 것을 암시한다. P3HT 채널을 정의하기 위하여 적당한 포토리소그래피를 이용함으로써, 고성능의 OTFT가 주변 조건에서 제조 및 측정될 수 있다는 것을 나타낸다.
홀 이동도,
Figure pat00059
을 추출하기 위하여, 표준 OTFT 전송 이론은 [수학식 1]에 의해 주어진 드레인 전류,
Figure pat00060
및 게이트 전압
Figure pat00061
사이의 관계에 의해 이용되었다.
Figure pat00062
여기서,
Figure pat00063
는 스레숄드 게이트 전압이고,
Figure pat00064
는 게이트 유전체의 단위 영역당 캐패시턴스이고,
Figure pat00065
및
Figure pat00066
은 각각 트랜지스터 채널의 폭 및 길이이다. 드레인 전류 대 게이트 전압 곡선의 제곱근의 선형 맞춤에 의해 결정된 이동도는 비패터닝된 OTFT(0.025 ㎠/Vs) 및 패터닝된 소자(0.027 ㎠/Vs)에서 가상적으로 동일하였다. 이것은 P3HT 필름의 전기 특성에 있어서 명백한 열화가 공정 중에 발생하지 않는다는 것을 증명하였다. 따라서, 아세톤 및 메탄올의 이용은 TCB 및 OTS에 기초한 전도성 폴리머 P3HT의 캐리어 이동도에 영향을 끼치는 것으로 보여지지 않으며, 이것은 펜타센과 같은 소분자 반도체에 관한 보고된 영향과는 상이하다(J. E. Anthony, D. L. Eaton, S. R. Parkin, Org. Lett. 4 (2002) 15). 패터닝된 소자 내에서의 이동도의 약간의 증가는 공기 중의 작은 양의 도핑 때문일 수 있고, 그 결과로 발생된 추가적인 캐리어는 P3HT 필름 내의 약간의 전하 트랩을 차단 및/또는 중화(neutralize)할 수 있다(X. Jiang, Y. Harima, K. Yamashita, Y. Tada, J. Ohshita, A. Kunai, Chem. Phys. Lett. 364 (2002) 616).
이러한 차감 방법은 UV 리소그래피에 기초하여 P3HT 박막을 패터닝하는 비파괴적인 방법을 제공한다. 이 방법은 P3HT OTFT의 패터닝에 성공적으로 적용되었으며, SSD 및 트랜지스터와 같은 평면 소자를 형성하는데에도 이용될 수 있다. 전기적 측정은 약 70으로부터
Figure pat00067
까지의 크기의 4 등급 이상만큼 on/off 비율의 극적인 개선을 나타내었다. 포화 상태에서 추출된 이동도는 주변 조건에서 가공된 P3HT-기반 OTFT 내의 가장 높은 홀의 이동도 중의 하나인 약 0.027 ㎠/Vs에서 가상적으로 불변되었다. P3HT 필름 이내의 가 전류(spurious current)보다는 게이트 누설 전류가 비패터닝된 OTFT의 열악한 성능을 유래하였다.
일단, 적절한 크기의 영역이 제2 (포토리소그래피) 단계를 이용하여 형성되었으면, 나노리소그래피(소자 생산 방법에서의 제3 단계)는 최종 소자 예를 들어, SSD 또는 트랜지스터와 같은 평면 소자를 형성하는데 이용되었다. 이용된 나노리소그래피 단계를 이제 설명할 것이다.
샘플들은 원자력 현미경(AFM)으로 옮겨졌다. VEECO CP-R Research AFM은 실험에 이용되었다.
Figure pat00068
팁(tips)은 탭핑 모드(tapping mode) 및 나노-인덴테이션(nano-indentation)(즉, 트렌치 생성)을 이용한 모든 촬영(imaging)에 대하여 채택되었다. 팁은 약 30 도의 각과, 14 N/m의 일반적인 힘 상수(force constant)와 함께 약 20 ㎚의 반지름을 가진다. 5 ㎚보다 작은 반지름들을 조사한 울트라-샤프(ultra-sharp) STING 탐침(prove)과 같은 상이한 타입의 팁도 이용되었지만, 생성된 트렌치의 폭에 있어서의 명백한 차이는 발견되지 않았다. 일반적인 팁 치환(displacements)(팁이 유기 반도체의 필름/층으로 밀어내는/이동하는 명목 거리(nominal distance))은 0.1 ㎛ 내지 0.5 ㎛ 사이였다. 팁의 절단 속도는 통상적으로 1 내지 100 ㎛/s 사이였다. 트렌치는 일반적으로 평평한 바닥을 가지는 것으로 도시되었다. 아마 필름 내의 스트레인(strain)으로 인하여, 획득된 트렌치는 통상적으로 AFM 팁 지름보다 훨씬 넓었다.
처음에, 트렌치의 형성 이전에, 비-콘택 모드에서 채널의 퀵 이미지(quick image)가 촬영되었다. 다음으로, 장비 및 사용자에 의해 사전에 정의된 형상이 공급된 표준 나노리소그래피 소프트웨어를 이용하여, SSD 또는 평면 트랜지스터의 어레이가 생성되었으며, 바꾸어말하면, AFM 팁은 소자의 채널 및 상이한 영역을 정의하는 절연 트렌치를 형성하는 반도체를 절단하였다. 소자는 테스트 스테이션(test station)으로 이송되고, 예를 들어 I(V) 및 주파수 응답을 기록하여, 전자적으로 특징화된다.
도 20a는 상기 방법을 이용하여 생성된 나노트랜지스터의 전류-전압 (전달) 특성 곡선을 나타내고, 도 20b는 나노트랜지스터의 AFM 이미지를 나타낸다. 나노트랜지스터는 자일렌 내의 P3HT 용액을 이용하여 운모 절연 기판 상에 형성된다. 트랜지스터는 1 ㎛의 채널 길이 및 250 ㎚의 채널 폭을 가진다. 트렌치는 약 250 ㎚ 폭이었다.
큰 게이트 전압의 범위는 많이 도핑된 P3HT의 이용으로 인한 것이다. 적게 도핑된 물질 및/또는 좁은 트렌치를 사용하는 것은 훨씬 낮은 전압 범위를 허용했을 것이다. 유기 평면 나노트랜지스터의 이러한 전달 특성 곡선은 좋은 on/off 비율 약 1000을 나타낸다. 그것은 트랜지스터가 증가형(enhancement) 모드(음의 게이트 전압, 전류 증가) 및 공핍형(depletion) 모드 모두에서 작동할 수 있다는 것을 나타낸다.
220: SSD
222, 224: 영역
230, 232, 234: 절연 피쳐
240: 채널

Claims (30)

  1. 전자 소자에 있어서,
    이동 전하 캐리어들을 지지하는 기판,
    상기 기판 표면에 형성되어, 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 포함하고,
    상기 제1 및 제2 기판 영역은 상기 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되고,
    상기 채널은 상기 제1 영역으로부터 상기 제2 영역으로의 전하 캐리어 흐름 경로를 상기 기판에서 제공하며,
    상기 제1 및 제2 기판 영역들 간의 전도성은 상기 영역들 간의 전위 차에 의존하고,
    상기 이동 전하 캐리어들은 상기 기판 내의 3 차원 각각에서 적어도 2 개의 모드들 내에 있는 것을 특징으로 하는 전자 소자.
  2. 제 1 항에 있어서,
    상기 이동 전하 캐리어들을 포함하는 상기 기판 층은 상기 전하 캐리어 파장보다 더 큰 두께를 가지는 것을 특징으로 하는 전자 소자.
  3. 전자 소자에 있어서,
    이동 전하 캐리어들을 지지하는 기판,
    상기 기판 표면에 형성되어 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 포함하고,
    상기 제1 및 제2 기판 영역은 상기 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되고,
    상기 채널은 상기 제1 영역으로부터 상기 제2 영역으로의 전하 캐리어 흐름 경로를 상기 기판에서 제공하며,
    상기 제1 및 제2 기판 영역들 간의 전도성은 상기 영역들 간의 전위 차에 의존하고,
    상기 기판은 유기 물질을 포함하는 것을 특징으로 하는 전자 소자.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 이동 전하 캐리어들은 전자들인 것을 특징으로 하는 전자 소자.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 이동 전하 캐리어들은 홀들인 것을 특징으로 하는 전자 소자.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 기판은 두께가 20 ㎚보다 더 큰 것을 특징으로 하는 전자 소자.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 소자는 다이오드로서 작동하는 것을 특징으로 하는 전자 소자.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 절연 피쳐들은 상기 채널의 전도성 제어를 위한 전압을 인가하기 위해 상기 연장된 채널에 인접한 제3 기판 영역을 더 정의하는 것을 특징으로 하는 전자 소자.
  9. 제 8 항에 있어서,
    상기 절연 피쳐들은 상기 채널의 전도성 제어를 위한 전압을 인가하기 위해, 상기 제3 기판 영역에 대향하는 채널 면에 상기 연장된 채널에 인접한 제4 기판 영역을 더 정의하는 것을 특징으로 하는 전자 소자.
  10. 제 8 항에 있어서,
    상기 소자는 트랜지스터로서 작동하는 것을 특징으로 하는 전자 소자.
  11. 제 1 항 또는 제 3 항에 있어서,
    상기 소자는 평면 소자이고,
    상기 기판은 단층 내에 위치되는 것을 특징으로 하는 전자 소자.
  12. 제 11 항에 있어서,
    상기 단층은 상기 소자의 외부 표면을 정의하는 것을 특징으로 하는 전자 소자.
  13. 제 1 항 또는 제 3 항에 있어서,
    상기 기판은 절연 기판 상에 배치된 박막으로서 형성되는 것을 특징으로 하는 전자 소자.
  14. 제 1 항 또는 제 3 항에 있어서,
    상기 기판은 반-전도성 폴리머(semi-conducting polymer); 폴리(3-헥실)티오펜(P3HT: poly(3-hexyl)thiophene); 유기 소 분자(small molecules); 펜타센(pentacene); 용액 처리된 반도체 나노입자(semiconductor nanoparticle)/양지 도트 물질(quantum dot material) 중의 적어도 하나를 포함하고,
    상기 절연 기판은 연성 종이(flexible paper); 폴리에틸렌 테레프탈레이트(PET: polyethylene terephthalate); 및 폴리에틸렌 나프탈레이트(PEN: polyethylene naphthalate) 물질 중 적어도 하나를 포함하는 것을 특징으로 하는 전자 소자.
  15. 제 1 항 또는 제 3 항에 있어서,
    상기 소자는 전압을 인가하기 위해 상기 영역들의 각각에 위치된 각각의 전기 단자를 더 포함하는 것을 특징으로 하는 전자 소자.
  16. 제 1 항 또는 제 3 항에 청구된 바와 같은 적어도 하나의 전자 소자를 포함하는 것을 특징으로 하는 전자 회로.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 기판 영역들 사이에 병렬로 배열되어 희망하는 임피던스를 제공하는 복수의 상기 전자 소자들을 포함하는 것을 특징으로 하는 전자 회로.
  18. 제 16 항에 있어서,
    RFID 태그를 포함하는 것을 특징으로 하는 전자 회로.
  19. 제 1 항 또는 제 3 항에 청구된 바와 같은 전자 소자의 제조 방법에 있어서,
    이동 전하 캐리어들을 지지하는 기판을 제공하는 단계; 및
    상기 기판 표면에 형성되어 절연 피쳐들의 어느 한 면에 제1 및 제2 기판 영역을 정의하는 절연 피쳐들을 형성하는 단계를 포함하고,
    상기 제1 및 제2 기판 영역은 상기 절연 피쳐들에 의해 정의된 연장된 채널에 의해 연결되어 있고,
    상기 채널은 상기 제1 영역으로부터 상기 제2 영역으로의 전하 캐리어 흐름 경로를 상기 기판에서 제공하고,
    상기 제1 및 제2 기판 영역들 간의 전도성은 상기 영역들 간의 전위 차에 의존하여, 제 1 항 또는 제 3 항에서 청구된 바와 같은 전자 소자를 형성하는 것을 특징으로 하는 제조 방법.
  20. 유기 필름을 패터닝하는 방법에 있어서,
    (a) 기판을 제공하고 포토레지스트 물질의 층을 상기 기판 상에 형성하는 단계;
    (b) 포토리소그래피의 공정에 의해 상기 포토레지스트 물질 내에 희망하는 패턴을 형성하는 단계;
    (c) 패턴닝된 포토레지스트 물질 상에 유기 물질의 층을 형성하는 단계;
    (d) 리프트 오프(lift off) 공정을 수행하여, 상기 유기 물질을 선택적으로 제거함으로써 상기 유기 물질이 상기 포토레지스트 물질의 패터닝에 순응하도록 하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  21. 제 20 항에 있어서,
    상기 패터닝된 유기 물질은 제 1 항 또는 제 3 항에 청구된 바와 같은 전자 소자를 형성하는 것을 특징으로 하는 방법.
  22. 제 20 항에 있어서,
    상기 유기 물질은 P3HT와 같은 폴리머 물질, 또는 펜타센과 같은 소 분자 물질을 포함하는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서,
    용매는 상기 포토레지스트 물질과 반응하지 않는 P3HT를 적용하기 위해 사용되는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서,
    리프트 오프 공정을 수행하는데 사용된 용매는 상기 유기 물질의 전체 층을 제거하는 것을 방지하기 위한 충분히 약한 작용을 가지는 것을 특징으로 하는 방법.
  25. 제 20 항에 있어서,
    상기 기판은 상기 기판 위에 이산화규소(silica)의 층을 가진 실리콘(silicon)인 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서,
    상기 기판은 소스 및 드레인 콘택을 가지고,
    상기 패터닝된 유기 물질은 상기 패터닝된 유기 물질 사이에 전도성 채널을 형성하는 것을 특징으로 하는 방법.
  27. 제 20 항에 있어서,
    상기 패터닝된 유기 물질의 무결성(integrity)은 상기 물질의 전기 특성이 영향을 받지 않도록 하기 위하여, 리프트 오프 이후에 유지되는 것을 특징으로 하는 방법.
  28. 유기 물질을 패터닝하는 방법에 있어서,
    (a) 기판을 제공하고 유기 물질의 층을 상기 기판 상에 형성하는 단계;
    (b) 상기 유기 물질이 완전히 건조 되도록 하는 단계;
    (c) 포토레지스트 물질의 층을 상기 유기 물질 상에 형성하는 단계;
    (d) 포토리소그래피의 공정에 의해 상기 포토레지스트 물질 내에 희망하는 패턴을 형성하는 단계;
    (e) 에칭에 의해 상기 유기 물질을 선택적으로 제거하여, 남아 있는 상기 유기 물질이 상기 포토레지스트 물질의 패터닝에 순응하도록 하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  29. 제 28 항에 있어서,
    상기 패터닝된 유기 물질은 제 1 항 또는 제 3 항에 청구된 바와 같은 전자 소자를 형성하는 것을 특징으로 하는 방법.
  30. 제 28 항에 있어서,
    상기 유기 물질은 P3HT인 것을 특징으로 하는 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007058369A1 (de) 2007-12-03 2009-06-04 Voith Patent Gmbh Gewebeband für eine Maschine zur Herstellung von Bahnmaterial, insbesondere Papier oder Karton
JP2008235429A (ja) * 2007-03-19 2008-10-02 Ricoh Co Ltd 機能性有機薄膜とその製造方法
JP5176414B2 (ja) * 2007-07-11 2013-04-03 株式会社リコー 有機トランジスタアレイ及び表示装置
JP5333221B2 (ja) * 2007-09-07 2013-11-06 日本電気株式会社 カーボンナノチューブ構造物及び薄膜トランジスタ
GB2462693B (en) * 2008-07-31 2013-06-19 Pragmatic Printing Ltd Forming electrically insulative regions
GB2467316B (en) 2009-01-28 2014-04-09 Pragmatic Printing Ltd Electronic devices, circuits and their manufacture
GB2473200B (en) 2009-09-02 2014-03-05 Pragmatic Printing Ltd Structures comprising planar electronic devices
GB2475561A (en) 2009-11-24 2011-05-25 Nano Eprint Ltd Planar electronic devices
US20120305892A1 (en) * 2010-12-08 2012-12-06 Martin Thornton Electronic device, method of manufacturing a device and apparatus for manufacturing a device
US8637186B2 (en) * 2011-08-24 2014-01-28 Gwangju Institute Of Science And Technology Electrode for battery and method for manufacturing thereof
FR2980913B1 (fr) * 2011-09-30 2014-04-18 Commissariat Energie Atomique Procede de structuration d'une couche active organique deposee sur un substrat
GB2499606B (en) 2012-02-21 2016-06-22 Pragmatic Printing Ltd Substantially planar electronic devices and circuits
CN103346406B (zh) * 2013-05-20 2015-04-29 电子科技大学 基于高电子迁移率晶体管太赫兹波空间外部调制器
US9305807B2 (en) * 2014-02-27 2016-04-05 Palo Alto Research Center Incorporated Fabrication method for microelectronic components and microchip inks used in electrostatic assembly
CN106170844B (zh) 2014-05-01 2019-11-12 珀金埃尔默健康科学公司 用于检测和定量样品中的硒和硅的系统和方法
WO2015191897A1 (en) * 2014-06-11 2015-12-17 Georgia Tech Research Corporation Polymer-based nanostructured materials with tunable properties and methods of making thereof
JP6309882B2 (ja) * 2014-11-21 2018-04-11 日本電信電話株式会社 インプレーンダブルゲートトランジスタ
FR3030886B1 (fr) * 2014-12-22 2017-03-10 Centre Nat Rech Scient Dispositif de modulation comportant une nano-diode
CN108598258B (zh) * 2018-04-27 2021-11-09 华南师范大学 一种具有静态负微分电阻特性的太赫兹器件

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5385865A (en) * 1990-04-26 1995-01-31 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
JPH0430345U (ko) 1990-07-05 1992-03-11
US5821563A (en) * 1990-12-25 1998-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device free from reverse leakage and throw leakage
JP3246189B2 (ja) * 1994-06-28 2002-01-15 株式会社日立製作所 半導体表示装置
KR19990075338A (ko) * 1998-03-19 1999-10-15 윤종용 수도모픽 고 전자 이동도 트랜지스터의 t-게이트 제조 방법
GB9914489D0 (en) * 1999-06-21 1999-08-25 Univ Cambridge Tech Transistors
US6500604B1 (en) * 2000-01-03 2002-12-31 International Business Machines Corporation Method for patterning sensitive organic thin films
JP2002215065A (ja) * 2000-11-02 2002-07-31 Seiko Epson Corp 有機エレクトロルミネッセンス装置及びその製造方法、並びに電子機器
GB0109782D0 (en) * 2001-04-20 2001-06-13 Btg Int Ltd Nanoelectronic devices and circuits
WO2003050854A2 (en) * 2001-12-12 2003-06-19 The Pennsylvania State University Chemical reactor templates: sacrificial layer fabrication and template use
JP4044362B2 (ja) * 2002-04-24 2008-02-06 大日本印刷株式会社 有機ｅｌ素子の製造方法
US6661024B1 (en) * 2002-07-02 2003-12-09 Motorola, Inc. Integrated circuit including field effect transistor and method of manufacture
JP4429584B2 (ja) * 2002-11-07 2010-03-10 旭化成株式会社 縦型の電界効果トランジスタ
US6872588B2 (en) * 2002-11-22 2005-03-29 Palo Alto Research Center Inc. Method of fabrication of electronic devices using microfluidic channels
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
GB0315477D0 (en) * 2003-07-02 2003-08-06 Plastic Logic Ltd Rectifying diodes
JP4997688B2 (ja) 2003-08-19 2012-08-08 セイコーエプソン株式会社 電極、薄膜トランジスタ、電子回路、表示装置および電子機器
JP2005079225A (ja) * 2003-08-29 2005-03-24 Institute Of Physical & Chemical Research 有機材料パターンの形成方法及び薄膜トランジスタの製造方法
GB0415995D0 (en) * 2004-07-16 2004-08-18 Song Aimin Memory array
EP2546388A1 (en) * 2004-08-18 2013-01-16 Dow Corning Corporation Coated substrates and methods for their preparation
JP2008522489A (ja) * 2004-11-19 2008-06-26 センサーマティック・エレクトロニクス・コーポレーション 後方散乱無線周波識別リーダーによる交信のための技術とハードウェア
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
WO2007023526A1 (ja) * 2005-08-23 2007-03-01 Fujitsu Hitachi Plasma Display Limited プラズマディスプレイ装置

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