KR20130018923A

KR20130018923A - 메모리에서의 기록 에너지 보존

Info

Publication number: KR20130018923A
Application number: KR1020127032315A
Authority: KR
Inventors: 하리 엠. 라오; 정 필 김; 태현 김; 시아오춘 주; 강호 이; 우양 하오
Original assignee: 퀄컴 인코포레이티드
Priority date: 2010-05-11
Filing date: 2011-05-09
Publication date: 2013-02-25
Also published as: JP2013529350A; TW201203242A; US20110280065A1; US8488363B2; CN102884581B; EP2569772A1; JP5774682B2; EP2569772B1; KR101447142B1; WO2011143099A1; CN102884581A

Abstract

방법은 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM)와 같은 저항성 메모리에 데이터를 기록한다. 방법은 제1 기록 신호에 응답하여, 수신된 데이터의 비트들을 메모리 셀 어레이에 기록한다. 방법은 또한 제1 기록 신호가 생성된 이후에, 메모리 셀 어레이로부터 저장된 데이터를 판독하고, 그리고 그 후, 수신된 데이터의 비트들 각각이 메모리에 기록되었는지 여부를 결정하기 위하여 수신된 데이터의 비트들과 저장된 데이터를 비교한다. 제2 기록 신호에 응답하여, 제1 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터의 비트들이 기록된다.

Description

메모리에서의 기록 에너지 보존 {WRITE ENERGY CONSERVATION IN MEMORY}

본 개시물은 일반적으로 전자 메모리에 관한 것이다. 더욱 명확하게는, 본 개시물은 자기 랜덤 액세스 메모리(MRAM)와 같은 저항성 메모리에 데이터를 효율적으로 기록하는 것과 관련된다.

임의의 저항-기반 메모리에 데이터를 기록하기 위하여, 일반적으로 일정 시간 동안 직류(direct current)가 메모리를 통해 흐른다. 전력을 절약하기 위하여, (예를 들어, 배터리로 작동되는 디바이스들 또는 "그린(green)" 디바이스들에 의해) 전류가 흐르는 시간 길이 및/또는 전류의 양이 감소되어야 한다. 전류는 저항 기반 메모리의 메모리 셀들의 상태를 변화시키기에 충분히 강해야만 한다. 전류가 인가되는 시간 길이는 기록이 성공적인 확률을 제어하며, 더 긴 기록 동작들은 성공적인 기록 동작의 확률을 증가시킨다.

3개 스테이지 기록 동작으로인해 기록 동작들에 대한 더 낮은 전력이 초래된다. 짧은 기록 펄스를 갖는 제1 기록 신호는 대부분의 비트들에 데이터를 기록한다. 그 후, 제1 기록 신호 동안에 어떠한 비트들도 기록되지 않았는지 결정하기 위하여 판독이 발생한다. 더 긴 기록 펄스를 갖는 제2 기록 신호는 제1 기록 펄스 동안에 기록되지 않은 것으로 결정된 임의의 비트들을 기록한다.

일 실시예에서, 메모리에 데이터를 기록하기 위한 방법은, 제1 프로그램가능 기록 신호에 응답하여, 수신된 데이터를 메모리의 메모리 셀 어레이에 기록하는 단계를 포함한다. 방법은, 제1 프로그램가능 기록 신호가 생성된 이후에, 메모리 셀 어레이로부터 저장된 데이터를 판독하는 단계를 또한 포함한다. 방법은, 수신된 데이터 전부가 메모리에 기록되었는지 여부를 결정하기 위하여 수신된 데이터와 저장된 데이터를 비교하는 단계를 추가로 포함한다. 방법은, 제2 프로그램가능 기록 신호에 응답하여, 제1 프로그램가능 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터를 메모리 셀 어레이에 기록하는 단계를 또한 포함한다.

다른 실시예에서, 메모리 회로는, 메모리 셀 어레이들, 기록 드라이버, 센서 및 비교기를 포함한다. 기록 드라이버는, 제1 프로그램가능 기록 펄스에 응답하여, 수신된 데이터를 메모리 셀 어레이에 기록하기 위하여 제1 기록 신호를 생성한다. 센서는, 제1 프로그램가능 기록 펄스가 생성된 이후에, 선택된 셀 어레이로부터 저장된 데이터를 감지한다. 비교기는, 수신된 데이터 전부가 선택된 메모리 셀 어레이에 기록되었는지 여부를 결정하기 위하여 수신된 데이터와 감지된 데이터를 비교한다. 기록 드라이버는, 제2 프로그램가능 기록 신호에 응답하여, 제1 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터를 선택된 메모리 셀 어레이에 기록하기 위해 제2 기록 신호를 또한 생성한다.

또 다른 실시예에서, 컴퓨터 판독가능 매체는 저항성 메모리에 데이터를 기록하기 위하여 명령들을 유형적으로(tangibly) 저장한다. 매체는 수신된 데이터를 저항성 메모리의 메모리 셀 어레이에 기록하기 위하여 제1 프로그램가능 기록 신호를 생성하기 위한 명령들을 포함한다. 매체는, 제1 프로그램가능 기록 신호가 생성된 이후에, 메모리 셀 어레이로부터 저장된 데이터를 판독하기 위한 명령들을 또한 저장한다. 매체는, 수신된 데이터 전부가 저항성 메모리에 기록되었는지 여부를 결정하기 위하여, 비트별로(on a bit-by-bit basis), 수신된 데이터와 판독된 데이터를 비교하기 위한 명령들을 또한 저장한다. 매체는, 제1 프로그램가능 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터의 비트들을 메모리 셀 어레이에 기록하기 위하여 제2 프로그램가능 기록 신호를 생성하기 위한 명령들을 추가로 저장한다.

또 다른 실시예에서, 저항성 메모리 회로는, 메모리 셀 어레이들, 생성 수단, 판독 수단 및 비교 수단을 갖는다. 생성 수단은 수신된 데이터의 비트들을 선택된 메모리 셀 어레이에 기록하기 위하여 제1 기록 신호를 생성한다. 판독 수단은 제1 기록 신호 이후에, 선택된 셀 어레이로부터 저장된 데이터를 판독한다. 비교 수단은 수신된 데이터의 비트들 각각이 선택된 메모리 셀 어레이에 기록되었는지 여부를 결정하기 위하여 수신된 데이터의 비트들과 판독된 데이터의 각각의 비트를 비교한다. 생성 수단은 또한, 제1 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터의 비트들을 선택된 메모리 셀 어레이에 기록하기 위하여 제2 기록 신호를 생성하며, 제2 기록 신호는 제1 기록 신호보다 더 긴 펄스 폭을 갖는다.

전술한 내용은 뒤따르는 상세한 설명이 더욱 잘 이해될 수 있도록, 본 발명의 기술적 장점들 및 특징들을 다소 광범위하게 약술하였다. 본 발명의 청구항들의 대상을 형성하는 부가적인 특징들 및 장점들이 이하에서 설명될 것이다. 개시된 특정 실시예 및 개념은 본 발명의 동일한 목적들을 실행하기 위한 다른 구조들을 변경하거나 또는 설계하기 위한 기반으로서 용이하게 이용될 수 있음이 본 기술분야의 당업자들에 의하여 인지되어야 한다. 그러한 동등한 구성들이 첨부된 청구항들에서 진술되는 바와 같은 본 발명의 기술로부터 벗어나지 않는다는 것이 또한 본 기술분야의 당업자들에 의하여 인식되어야 한다. 발명의 구성 및 동작의 방법 양자 모두에 관해서, 발명의 특징인 것으로서 여겨지는 신규한 특징들은, 첨부 도면들과 관련하여 고려될 때 추가적인 목적들 및 장점들과 함께 하기의 설명으로부터 더욱 잘 이해될 것이다. 그러나 도면들 각각이 단지 예시 및 설명을 목적으로 제공되고, 본 발명의 범위(limits)에 대한 정의로서 의도되지 않는다는 것이 명확히 이해될 것이다.

본 발명의 더욱 완전한 이해를 위해, 이제 첨부 도면들과 함께 취해지는 하기의 설명에 대한 참조가 이루어진다.

도 1은 발명의 일 실시예가 바람직하게 이용될 수 있는 예시적인 무선 통신 시스템을 보여주는 블록도이다.
도 2a-2c는 3개 스테이지 기록 동작의 동작을 보여주는 블록도들이다.
도 3은 예시적인 비트 셀을 보여주는 회로도이다.
도 4는 예시적인 기록 드라이브 및 감지 증폭기를 보여주는 회로도이다.
도 5는 낮은 클록 주파수 시스템에서의 기록을 위한 타이밍도이다.
도 6은 높은 클록 주파수 시스템에서의 기록을 위한 타이밍도이다.

본 개시물은 저항성 메모리와 같은 메모리에 데이터를 기록할 때, 전력 소모를 감소시키는 것과 관련된다. 하기의 설명은 저항성 메모리에 대한 것이나, 교시들은 동작 모드에서 직류가 흐르는 다른 형태들의 메모리에 마찬가지로 적용된다. 예시적인 타입들의 저항성 메모리는 자기 랜덤 액세스 메모리(MRAM), 상 변화(PC: phase change) 메모리 및 고체 전해질 메모리를 포함한다. 이들 타입들의 메모리는 무선 통신 시스템들 및 디바이스들 등으로의 통합을 포함하는 광범위한 용도들을 갖는다.

도 1은 그러한 메모리가 바람직하게 이용될 수 있는 예시적인 무선 통신 시스템(100)을 예시하는 블록도이다. 예시를 목적으로, 도 1은 3개의 원격 유닛들(120, 130, 및 150) 및 2개의 기지국들(140)을 도시한다. 무선 통신 시스템들은 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인지될 것이다. 원격 유닛들(120, 130, 및 150)은 향상된 저항성 메모리(125A, 125B 및 125C)를 각각 포함하며, 상기 저항성 메모리들은 하기에 추가로 논의되는 바와 같은 실시예들이다. 도 1은 기지국들(140)로부터 원격 유닛들(120, 130, 및 150)로의 순방향 링크 신호들(180) 및 원격 유닛들(120, 130, 및 150)로부터 기지국들(140)로의 역방향 링크 신호들(190)을 도시한다.

도 1에서, 원격 유닛(120)은 이동 전화로서 도시되고, 원격 유닛(130)은 휴대용 컴퓨터로서 도시되며, 그리고 원격 유닛(150)은 무선 로컬 루프 시스템의 컴퓨터로서 도시된다. 도 1에 도시된 예시적인 실시예가 개시물의 교시들에 따른 원격 유닛들을 예시하나, 개시물은 이들 예시적인 예시된 유닛들로 제한되지 않는다. 예를 들어, 원격 유닛들은 휴대폰(cell phone)들, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛들, 개인용 데이터 단말들과 같은 휴대용 데이터 유닛들, 또는 검침(meter reading) 장비와 같은 고정 로케이션 데이터 유닛들일 수 있다. 본 개시물은 향상된 저항성 메모리를 포함하는 임의의 디바이스에서 적절히 이용될 수 있다.

향상된 저항성 메모리는 기록 동작들을 효율적으로 수행한다. 기록 펄스를 인에이블링할 때, 기록 펄스의 지속기간 동안, 직류(DC) 전력이 소모된다. 기록될 필요가 있는 이들 비트들에 대해서만 기록 라인을 개방(opening)함으로써, 전력이 절약될 수 있다.

이제 도 2a-2c를 참고하여, 저항 기반 메모리에 대한 예시적인 전력 절약 기록 동작을 예시하는 경과(progression) 블록도들이 도시된다. 저항 기반 메모리(20)는 다수의 메모리 셀 어레이들(200)을 포함하며, 설명의 명료성을 위하여 상기 어레이들 중 단 하나만 도시된다.

도 2a-2c의 블록도들은 본 발명의 교시들의 일 실시예에 따른 기록 프로시져의 상위-레벨 경과를 제시하지만, 기록 프로세스의 설명을 위해서는 메모리 셀 어레이들(200)의 회로 구성에 관한 몇몇 세부사항들이 유리할 것이다. 도 3은 메모리 셀 어레이(200)의 예시적인 비트 셀을 더욱 상세히 예시하는 회로도이다. 이 예에서, 저항성 비트 셀은 스핀 토크 전달(STT) MRAM 셀(30)이다. STT MRAM 셀(30)은 자기 터널 접합(MTJ)(32)에 커플링되는 비트 라인(bl)을 포함한다. MTJ(32)는 이 도면에서 저항기로서 표현된다. 패스 게이트(34)는 MTJ(32)와 소스 라인(sl) 사이에 커플링된다. 패스 게이트(34)는 워드 라인(wl)에 의하여 제어된다. 도시된 실시예에서, 패스 게이트(34)는 N-채널 MOSFET(NMOS)이다. 패스 게이트(34)를 개방시키기 위하여, 워드 라인(wl)을 어서팅(asserting)하는 것, 비트 라인(bl)을 접지시키는 것, 및 파워 서플라이에 소스 라인(sl)을 연결하는 것에 의하여, MTJ(32)에 그리고 그에 따라 비트 셀에 1이 기록된다. 패스 게이트(34)가 워드 라인(wl)에 의하여 개방될 때, 소스 라인(sl)을 접지시키는 것 및 파워 서플라이에 비트 라인(bl)을 연결하는 것은 MTJ(32)에 0을 기록한다.

도 2a로 돌아가, 메모리 셀 어레이(200)에 기록하기 이전에, 기록 입력 데이터(220)는 기록 드라이버(210)로 사전-로딩된다. 일단 어드레스 정보가 수신되고 기록 코맨드가 발행되면, 기록 드라이버(210)는 어드레싱된 메모리 셀 어레이(200)에 데이터를 기록한다. 이 기록 동안에, 비트 셀들 각각은 전류를 소모한다. 그러나, 일 실시예에서, 기록은 저-에너지 기록 펄스를 사용하여 수행되고, 따라서 전체 전류 소모를 감소시킨다. 저-에너지 기록 펄스는 감소된 전류 흐름을 갖는 펄스에 의해 또는 짧아진 펄스를 통해 구현될 수 있다.

도 2a에 도시된 바와 같이, 저-에너지 기록 이후에 셀 어레이(200)에 저장된 데이터는 적절히 기록되지 않은 비트 셀을 포함한다(즉, 좌측으로부터 두번째 비트는 1이어야 하지만 이는 여전히 0임). 이제 도 2b를 참고하여, 시스템은 비트 셀의 부적절한 데이터를 인지한다. 판독 감지 증폭기 및 비교기(230)를 이용하여 판독이 발생한다. 일단 데이터가 셀 어레이(200)로부터 판독되면, 판독 감지 증폭기 및 비교기(230)는 비트별로 기록 입력 데이터(220)와 판독된 데이터를 비교한다. 비교 결과로서, 좌측 비트 셀로부터 두번째 것이 부적절한 값을 포함하는 것임이 인지된다. 판독된 전류는 이 시스템의 기록 전력보다 상당히 낮고, 따라서 판독이 전체 전력 소모에 상당한 영향을 미치지 않는다는 것이 주목된다.

이제 도 2c를 참고하여, 제2 기록이 설명된다. 전력을 절약하기 위하여, 부정확한 데이터를 포함하는 것으로 결정된 비트 셀들만이 제2 기록에서 기록된다. 일 실시예에서, 정확한 비트 정보를 포함하는 열들이 제2 기록을 위해 디스에이블된다. 이에 따라서, 시스템은 소스 라인(sl)상에 그리고 비트 라인(bl)상에 제로 전류(zero current)를 인가한다. 워드 라인(wl)이 인에이블되는 경우, 정확하게 기록된 셀들은 기록되지 않는데, 이는 정확하게 기록된 셀들은 비트 라인(bl)으로부터 소스 라인(sl)에서는 전위를 나타내지 않기 때문이다. 그러나 부정확하게 기록된 비트 셀은 소스 라인(sl) 및 비트 라인(bl)을 적절히 세팅함으로써 재-기록된다. 일 실시예에서, 비트 셀이 이번에는 기록되게 보장하기 위하여, 제2 기록은 더 높은 에너지 기록 펄스를 이용한다. 더 높은 에너지 기록 펄스는 더 높은 전류 흐름을 갖는 펄스 또는 더 긴 기록 펄스를 사용하여 구현될 수 있다. 도 2c에 도시된 바와 같이, 좌측 비트 셀로부터 두번째 것은 이번에는 0으로 기록된다.

이제 도 4를 참고하여, 예시적인 기록 드라이버 및 감지 증폭기 회로를 예시하는 회로도가 도시된다. 이 예에서, 하이(high)인 소스 라인(sl) 및 접지된 비트 라인(bl)은 1을 기록한다. 감지 증폭기/비교기(230)(도 2a-2c)는 기준 라인(ref)으로부터 기준 데이터를 그리고 비트 라인(bl)으로부터 데이터를 수신한다. 기준 데이터는 특정 비트 셀에 대한 기록 입력 데이터(220)(도 2a-2c)이다. 비트 라인(bl)으로부터의 데이터는 셀 어레이(200)(도 2a-2c)의 그 비트 셀에 저장된 데이터이다. 감지 증폭기/비교기(230)(도 2a-2c)가 비트 라인 데이터가 기준 데이터와 동일한 것으로 결정하면, 판독되는 비트 셀은 재-기록될 필요가 없다. 즉, 데이터는 제1 저-에너지 기록 동안에 정확하게 기록되었다. 따라서, 감지 증폭기/비교기(230)(도 2a-2c)는 NAND 게이트들(42, 43)에 0을 출력한다. 따라서, 인버터들(44, 45)은 1들을 수신하고, 비트 라인(bl) 및 소스 라인(sl)에 0들을 출력한다. 기록 인에이블 제어 라인(WREN)이 기록을 인에이블하기 위해 NAND 게이트들(42, 43)로 1을 전달(pass)할지라도, 감지 증폭기/비교기(230)(도 2a-2c)는 NAND 게이트들(42, 43)을 제어함으로써 기록 코맨드를 오버라이딩한다(override). 즉, 감지 증폭기/비교기(230)(도 2a-2c)는 데이터가 정확하게 기록된 것으로 인지하여, 기록 인에이블 코맨드가 더 높은 에너지 기록을 지시할지라도, 감지 증폭기/비교기(230)는, 비트 셀이 기록될 필요가 없는 것으로 결정하였기 때문에 더 높은 에너지 기록을 방지한다.

감지 증폭기/비교기(230)(도 2a-2c)가 비트 라인 데이터 및 기준 데이터가 동일한 것으로 결정하지 않는 경우, 감지 증폭기/비교기(230)는 NAND 게이트들(42, 43)에 1들을 출력한다. 더 높은 에너지 기록 동작은 그 후 기록 인에이블 신호 및 기록 드라이버 신호에 기반하여 정상적으로 진행된다.

예를 들어, 기록 인에이블 라인 상의 기록 인에이블 신호(WREN)가 1일 때, 기록 드라이버 라인 상의 기록 드라이버 신호(WD) 및 기록 드라이버 바 라인 상의 기록 드라이버 바 신호(bWD)는 비트 라인(bl) 및 소스 라인(sl)에 인가될 전류를 제어한다. 기록 드라이버 신호가 하이라면(기록 드라이버 바 신호가 로우(low)라면), 소스 라인(sl)은 파워 서플라이에 연결되고, 비트 라인(bl)은 접지되어, 1이 비트 셀에 기록되게 된다. 기록 드라이버 신호가 로우라면(기록 드라이버 바 신호가 하이라면), 소스 라인(sl)은 접지되고, 비트 라인(bl)은 파워 서플라이에 연결되어, 비트 셀에 0이 기록되게 된다. 기록 인에이블 신호가 0이면, 기록은 발생하지 않을 것이고, 비트 라인(BL), 및 소스 라인(SL) 양자 모두는 접지된다.

앞선 설명은 데이터 경로 자체에서, 비트들이 셀 어레이로부터 판독되자마자 데이터를 비교하는 회로에 관한 것이었다. 비교의 피연산자들 모두(both)는 국부적 데이터 경로에서 용이하게 이용가능하다. 이 국부적 비교는 덜 다이나믹한 전력을 사용하는데, 이는 더 작은 캐패시턴스들이 스위칭될 것이기 때문이다. 다른 실시예에서, 판독된 데이터는 비교를 위해 메모리로부터 불러내진다(brought out).

몇몇 실시예들에서, 제1 저-에너지 기록은 선택적이다. 즉, 각각의 비트 셀이 현재 저장하는 것을 결정하기 위하여 먼저 판독이 발생하고, 그 후 업데이트될 필요가 있는 비트 셀들에 대하여 더 높은 에너지 기록이 발생한다. 다른 실시예들에서, 단지 제2의 더 높은 에너지 기록만이 발생한다. 즉, 판독이 발생하지 않고, 단지 한번의 신뢰성 있는 기록만이 발생한다. 첫번째 2개 스테이지들이 선택적인지 여부를 결정하는 것은 시스템의 클록 주파수 및 원하는 전력 최적화에 기반할 수 있다. 예를 들어, 기술이 데이터를 신뢰성 있게 기록하기 위하여 일반적으로 40 ns를 필요로 한다면, 처음 10 ns 기록 펄스를 부가하는 것은 이점이 거의 없다. 따라서, 이 경우에, 첫번째 펄스는 발생하지 않을 것이다. 반면에, 이 기술이 더 짧은 펄스로 다수의 비트 셀들을 기록할 높은 확률을 초래한다면, 제1 기록은 이로운 것으로 여겨지고, 포함될 것이다.

몇몇 실시예들에서, 3개 스테이지들이 단일 클록 사이클에서 발생한다. 다른 실시예들에서, 상이한 스테이지들이 상이한 사이클들로 발생한다.

도 5는 낮은 클록 주파수 시스템에서의 동작을 보여주는 타이밍도이다. 제1 클록 사이클의 상승 에지(50)에서 기록 코맨드가 발생한다. 기록 코맨드에 응답하여, 워드라인(wl)이 인에이블되고, 내부 기록 신호(write_int)가 어서트된다. 내부 기록 신호(write_int)는 제1 기록에 대한 짧은 기록 펄스를 트리거한다. 제1 기록 이후에, 내부 판독 신호(read_int)는 판독 동작을 트리거한다. 이때에 비교(미도시)가 또한 발생한다. 판독 및 비교 이후에, 다른 내부 기록 신호(write_int)가 긴 기록을 트리거한다. 긴 기록의 완료는 워드 라인(wl)의 디어서션(deassertion)을 트리거한다. 모든 이벤트들이 단일 클록 사이클 내에서 발생하였음을 유념한다. 다음 클록 사이클의 상승 에지(52)에서, 다른 기록 코맨드가 발행되며, 동일한 이벤트들이 뒤따른다.

도 5는 판독 및 비교 동안에 인에이블된 채로 남겨지는 워드 라인(wl)을 도시하나, 다른 실시예들은 판독 및 비교 동안에 워드 라인(wl)을 디어서트하고, 판독 및 비교 이후에 워드 라인(wl)을 재-어서트한다.

도 6은 높은 클록 주파수 시스템에서의 동작을 보여주는 타이밍도이다. 이 경우에, 고(high) 주파수로 인해 모든 이벤트들이 단일 클록 사이클에서 발생할 수는 없다. 따라서, 판독 및 제2 기록의 지속기간 동안 무연산 신호(no operation signal)(NOP)가 발행된다.

짧은 펄스를 이용한 최초 기록에 의하여, 시스템은 기록하기 쉬운 셀들 전부를 기록하도록 시도한다. 몇몇 셀들은 프로세스 변수 등으로 인하여 다른 것들에 비해 기록하기에 더 용이하다. 제1 기록은 짧은 펄스로 모든 약한 셀들을 커버하도록 시도한다. 소모된 에너지는 감소되는데, 이는 시간 길이가 감소되기 때문이다. 따라서 제1 기록으로, 대부분의 비트 셀들이 정상 길이 펄스보다 더 적은 에너지로 포착된다. 그 후 판독이 발생하고, 저장된 데이터는 기록 입력 데이터와 비교된다. 제1 기록 동안에 적절히 기록되지 않은 비트 셀들에 대하여 더 많은 에너지를 소모하는 제2 기록만이 발생한다.

이전의 개시는 전력 절약에 관한 것이었으나, 감소된 전력에 부가하여 또는 그 대신에 향상된 신뢰성이 달성될 수 있다. 예를 들어, 2개의 기록들이 동일한 길이일 수 있고, 제2 기록은 데이터가 신뢰성 있게 기록되었음을 보장하기 위한 것이다.

특정 회로소자가 설명되었으나, 발명을 실행하기 위해 개시된 회로소자 전부가 요구되는 것은 아님이 본 기술분야의 당업자들에 의하여 인지될 것이다. 또한, 특정한 잘 알려진 회로들은 발명에 대한 포커스를 유지하기 위하여 설명되지 않았다. 유사하게, 설명이 특정 위치들에서 논리 "0" 및 논리 "1"을 지칭하나, 본 기술분야의 당업자는 논리 값들이 스위칭될 수 있음을 인지하며, 이에 따라서 회로의 나머지가 본 발명의 동작에 영향을 미치지 않고 조정된다.

본 발명 및 발명의 장점들이 상세히 설명되었으나, 첨부된 청구항들에 의하여 정의되는 바와 같이 발명의 기술을 벗어나지 않고 본 명세서에서 다양한 변화들, 대체들 및 변형들이 이루어질 수 있음이 이해되어야 한다. 또한, 본 출원의 범위는 명세서에 설명된 프로세스, 머신, 제조물, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들로 제한되도록 의도되지 않는다. 본 기술분야의 당업자가 개시물로부터 용이하게 인지할 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성하거나 또는 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조물, 물질의 조성들, 수단, 방법들 또는 단계들이 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 프로세스들, 머신들, 제조물, 물질의 조성들, 수단, 방법들 또는 단계들을 포함시키도록 의도된다.

본 명세서에 설명된 방법들은 적용에 따라 다양한 컴포넌트들에 의하여 구현될 수 있다. 예를 들어, 이들 방법들은 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 하드웨어 구현에 대해, 프로세싱 유닛들은 하나 또는 그 초과의 주문형 집적 회로들(ASICs), 디지털 신호 프로세서들(DSPs), 디지털 신호 프로세싱 디바이스들(DSPDs), 프로그램가능 로직 디바이스들(PLDs), 필드 프로그램가능 게이트 어레이들(FPGAs), 프로세서들, 제어기들, 마이크로제어기들, 마이크로프로세서들, 전자 디바이스들, 본 명세서에서 설명된 기능들을 수행하도록 설계되는, 다른 전자 유닛들, 또는 이들의 조합물 내에서 구현될 수 있다. 펌웨어 및/또는 소프트웨어 구현에 대하여, 방법들은 본 명세서에 설명된 기능들을 수행하는 모듈들(예를 들어, 프로시져들, 기능들 등)로 구현될 수 있다. 명령들을 유형적으로 구현하는 임의의 머신-판독가능 매체는 본 명세서에 설명된 방법들을 구현하는데 사용될 수 있다. 예를 들어, 소프트웨어 코드들이 메모리에 저장되고, 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내에 또는 프로세서 유닛 외부에 구현될 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "메모리"는 롱 텀, 숏 텀, 휘발성, 비휘발성, 또는 다른 메모리 중 임의의 타입의 것을 지칭하며, 메모리가 저장되는 매체의 타입 또는 메모리들의 개수 또는 메모리의 임의의 특정 타입으로 제한될 것이다.

펌웨어 및/또는 소프트웨어로 구현된다면, 기능들은 컴퓨터-판독가능 매체상에 하나 또는 그 초과의 명령들 또는 코드로서 저장될 수 있다. 예들은 컴퓨터 프로그램으로 인코딩되는 컴퓨터-판독가능 매체 및 데이터 구조로 인코딩되는 컴퓨터-판독가능 매체를 포함한다. 컴퓨터-판독가능 매체는 물리적 컴퓨터 저장 매체를 포함한다. 저장 매체는 컴퓨터에 의하여 액세스될 수 있는 임의의 이용가능 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학적 디스크 스토리지, 자기적 디스크 스토리지, 또는 다른 자기적 스토리지 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고, 컴퓨터에 의하여 액세스될 수 있는 임의의 다른 매체를 포함할 수 있으며, 디스크(disk 및 disc)는, 본 명세서에서 사용되는 바와 같이, 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다목적 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 일반적으로 자기적으로 데이터를 재생하는 반면, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 위 항목들의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.

컴퓨터 판독가능 매체 상의 저장 외에, 명령들 및/또는 데이터가 통신 장치에 포함되는 송신 매체 상의 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 또는 그 초과의 프로세서들로 하여금 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.

Claims

메모리에 데이터를 기록하기 위한 방법으로서,
제1 프로그램가능 기록 신호에 응답하여, 수신된 데이터를 상기 메모리의 메모리 셀 어레이에 기록하는 단계;
상기 제1 프로그램가능 기록 신호가 생성된 이후에, 상기 메모리 셀 어레이로부터 저장된 데이터를 판독하는 단계;
상기 수신된 데이터 전부가 상기 메모리에 기록되었는지 여부를 결정하기 위하여, 상기 수신된 데이터와 상기 저장된 데이터를 비교하는 단계; 및
제2 프로그램가능 기록 신호에 응답하여, 상기 제1 프로그램가능 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터를 상기 메모리 셀 어레이에 기록하는 단계
를 포함하는, 메모리에 데이터를 기록하기 위한 방법.
제1항에 있어서,
상기 메모리는 저항성 메모리인, 메모리에 데이터를 기록하기 위한 방법.
제2항에 있어서,
상기 제1 프로그램가능 기록 신호는 상기 제2 프로그램가능 기록 신호보다 더 짧은 지속기간을 갖는, 메모리에 데이터를 기록하기 위한 방법.
제2항에 있어서,
상기 제1 프로그램가능 기록 신호는 상기 제2 프로그램가능 기록 신호보다 더 크거나 또는 동일한 지속기간(duration)을 갖는, 메모리에 데이터를 기록하기 위한 방법.
제3항에 있어서,
동일한 클록 사이클에서, 상기 제1 프로그램가능 기록 신호를 생성하는 단계 및 상기 제2 프로그램가능 기록 신호를 생성하는 단계를 더 포함하는, 메모리에 데이터를 기록하기 위한 방법.
제2항에 있어서,
상기 제1 프로그램가능 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터를 상기 메모리 셀 어레이에 기록하는 단계는, 상기 제1 프로그램가능 기록 신호 동안에 기록되지 않은 것으로 결정되는 각각의 메모리 셀에 대응하는 비트 라인 및 소스 라인을 접지시키는 단계를 포함하는, 메모리에 데이터를 기록하기 위한 방법.
제2항에 있어서,
상기 비교하는 단계는 국부적으로(locally) 발생하는, 메모리에 데이터를 기록하기 위한 방법.
메모리 회로로서,
다수의 메모리 셀 어레이들;
제1 프로그램가능 기록 신호에 응답하여, 수신된 데이터를 적어도 하나의 메모리 셀 어레이에 기록하기 위하여 제1 기록 신호를 생성하는 기록 드라이버;
상기 제1 기록 신호에 응답하여, 상기 메모리 셀 어레이로부터 저장된 데이터를 감지하는 센서; 및
상기 수신된 데이터가 상기 메모리 셀 어레이에 기록되었는지 여부를 결정하기 위하여 상기 수신된 데이터와 상기 저장된 데이터를 비교하는 비교기 ― 상기 기록 드라이버는 제2 프로그램가능 기록 신호에 응답하여, 상기 제1 기록 신호 동안에 기록되지 않은 것으로 결정된 데이터를 상기 메모리 셀 어레이에 기록하기 위한 제2 기록 신호를 생성함 ―
를 포함하는, 메모리 회로.
제8항에 있어서,
상기 제1 프로그램가능 기록 신호는 상기 제2 프로그램가능 기록 신호보다 지속기간이 더 짧은, 메모리 회로.
제9항에 있어서,
각각의 메모리 셀은 자기 터널 접합을 포함하는, 메모리 회로.
제10항에 있어서,
각각의 메모리 셀은 상기 자기 터널 접합에 커플링되는 비트 라인 및 상기 자기 터널 접합에 선택적으로 커플링되는 소스 라인을 더 포함하는, 메모리 회로.
제9항에 있어서,
적어도 하나의 반도체 다이에 집적되는(integrated into), 메모리 회로.
제9항에 있어서,
상기 저항성 메모리 회로가 통합되는, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 로케이션 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택된 디바이스를 더 포함하는, 메모리 회로.
저항성 메모리에 데이터를 기록하기 위하여 명령들을 유형적으로(tangibly) 저장하는 컴퓨터 판독가능 매체로서,
수신된 데이터를 상기 저항성 메모리의 메모리 셀 어레이에 기록하기 위하여 제1 프로그램가능 기록 신호를 생성하기 위한 명령들;
상기 제1 프로그램가능 기록 신호가 생성된 이후에, 상기 메모리 셀 어레이로부터 저장된 데이터를 판독하기 위한 명령들;
상기 수신된 데이터 각각이 상기 저항성 메모리에 기록되었는지 여부를 결정하기 위하여, 비트별로(on a bit-by-bit basis), 상기 수신된 데이터와 상기 판독된 데이터를 비교하기 위한 명령들; 및
상기 제1 프로그램가능 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터를 상기 메모리 셀 어레이에 기록하기 위하여 제2 프로그램가능 기록 신호를 생성하기 위한 명령들
을 포함하는, 컴퓨터 판독가능 매체.
제14항에 있어서,
상기 제1 프로그램가능 기록 신호는 상기 제2 프로그램가능 기록 신호보다 지속기간이 더 짧은, 컴퓨터 판독가능 매체.
제15항에 있어서,
상이한 클록 사이클에서, 상기 제1 프로그램가능 기록 신호를 생성하고 상기 제2 프로그램가능 기록 신호를 생성하기 위한 명령을 더 포함하는, 컴퓨터 판독가능 매체.
제15항에 있어서,
상기 제1 기록 펄스 동안에 기록되지 않은 것으로 결정되는 각각의 메모리 셀에 대응하는 비트 라인 및 소스 라인을 접지시키기 위한 명령들을 더 포함하는, 컴퓨터 판독가능 매체.
제15항에 있어서,
셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 로케이션 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택된 디바이스에 통합되는, 컴퓨터 판독가능 매체.
메모리에 데이터를 기록하기 위한 방법으로서,
수신된 데이터를 상기 메모리의 메모리 셀 어레이에 기록하기 위하여 제1 프로그램가능 기록 신호를 생성하는 단계;
상기 제1 프로그램가능 기록 신호가 생성된 이후에, 상기 메모리 셀 어레이로부터 저장된 데이터를 판독하는 단계;
상기 수신된 데이터 전부가 상기 메모리에 기록되었는지 여부를 결정하기 위하여 상기 수신된 데이터와 상기 판독된 데이터를 비교하는 단계; 및
상기 제1 프로그램가능 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터를 상기 메모리 셀 어레이에 기록하기 위하여 제2 프로그램가능 기록 신호를 생성하는 단계 ― 상기 제1 프로그램가능 기록 신호는 상기 제2 프로그램가능 기록 신호보다 지속기간이 더 짧음 ―
를 포함하는, 메모리에 데이터를 기록하기 위한 방법.
제19항에 있어서,
상기 생성하는 단계, 판독하는 단계 및 비교하는 단계를, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 로케이션 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택된 디바이스에 통합하는 단계를 더 포함하는, 메모리에 데이터를 기록하기 위한 방법.
저항성 메모리 회로로서,
다수의 메모리 셀 어레이들;
수신된 데이터의 비트들을 선택된 메모리 셀 어레이에 기록하기 위하여 제1 기록 신호를 생성하기 위한 수단;
상기 제1 기록 신호 이후에, 상기 선택된 셀 어레이로부터 저장된 데이터를 판독하기 위한 수단; 및
상기 수신된 데이터의 비트들 각각이 상기 선택된 메모리 셀 어레이에 기록되었는지 여부를 결정하기 위하여, 상기 수신된 데이터의 비트들과 상기 판독된 데이터의 각각의 비트를 비교하기 위한 수단
을 포함하며, 상기 생성하기 위한 수단은 상기 제1 기록 신호 동안에 기록되지 않은 것으로 결정된 수신된 데이터의 비트들을 상기 선택된 메모리 셀 어레이에 기록하기 위하여 제2 기록 신호를 생성하고, 상기 제2 기록 신호는 상기 제1 기록 신호보다 더 긴 펄스 폭을 갖는, 저항성 메모리 회로.
제21항에 있어서,
적어도 하나의 스핀 토크 전달(STT) 자기 랜덤 액세스 메모리(MRAM) 반도체 다이에 집적되는, 저항성 메모리 회로.