CN115910153A - 支持单时钟周期读－修改－写操作的静态随机存取存储器 - Google Patents

Abstract

本公开的实施例涉及支持单时钟周期读－修改－写操作的静态随机存取存储器。存储器阵列包括形成响应于字线信号而存取的数据字位置的存储器单元。数据感测电路，其被配置为感测与所述存储器单元相关联的位线上的数据。所感测的数据对应于存储在数据字位置处的当前数据字。数据锁存电路锁存来自数据感测电路的当前数据字的感测数据。然后，数据修改电路对当前数据字执行数学修改操作以生成经修改数据字。经修改数据字接着由数据写入电路施加到位线以用于在数据字位置处写回到存储器阵列的存储器单元。这些操作有利地在单个时钟周期内执行。

Description

支持单时钟周期读－修改－写操作的静态随机存取存储器

相关申请的交叉引用

本申请要求于2021年8月11日提交的美国临时专利申请No.63/231,851的优先权，其公开内容通过引用并入本文。

技术领域

本发明一般涉及静态随机存取存储器(SRAM)电路，尤其涉及被配置为在单个时钟周期中执行读－修改－写操作的SRAM电路。

背景技术

参考图1，图1示出了包括被配置为存储数据的静态随机存取存储器(SRAM)12的电路10的框图。在特定应用中，所存储的数据是直方图数据，其中SRAM 12的存储器阵列16中的每个数据字位置(dw_loc)存储计数值(Count)。作为用于构建直方图的电路10的操作的一部分，每当存取数据字位置时，以某种方式修改计数值(例如，增量1)。该操作通常包括三个步骤：步骤1)从响应于m位存储器地址(Address)存取的特定数据字位置读取n位当前计数值；步骤2)对当前计数值进行数学修改(例如增量1)；以及步骤3)将经修改的计数值写回到所存取的数据字位置处的SRAM 12。这里，用于数学修改计数值的步骤2)操作由数据修改电路14执行，该数据修改电路14在SRAM 12外部(并与SRAM 12分离)。数据修改电路14通过一个或多个n位数据总线电路耦合到SRAM 12的数据输出(Q)端口和数据输入(D)端口。作为示例，数据修改电路14可以包括n位加法器电路，其对在数据输出端(Q)从存储器读取的当前计数值进行操作以增量1，并且输出经修改的计数值以在数据输入端(D)写回到存储器。

现在参考图2，图2示出了用于电路10的操作的时序图。在时间t1处，芯片选择信号(CSN)被断言为逻辑低以选择SRAM 12，并且写入使能信号(WEN)被解除断言为逻辑高以将SRAM 12置于数据读取模式中。在时间t2处，施加存储器地址(地址)且时钟信号CLK第一次脉冲以起始读取操作。地址由SRAM 12解码，并且耦合到对应于解码地址的数据字位置(dw_loc)的字线(WL)在时间t3被断言为逻辑高。然后从阵列16中的寻址数据字位置读取计数值(Count)(步骤1)，并在时间t4通过SRAM 12的数据输出(Q)端口输出。芯片选择信号(CSN)接着在时间t5处被解除断言逻辑高以取消选择SRAM 12，使得SRAM 12不响应于时钟信号CLK的下一脉冲而执行操作。在时刻t6，时钟信号CLK第二次脉冲，以使数据修改电路14在时刻t7执行数学修改操作(步骤2)，在该示例情况下，数学修改操作是增量1(+1)的操作。然后，在时间t8，数据修改电路14将经修改的计数值(计数+1)施加到SRAM 12的数据输入(D)端口。在时间t9，写入使能信号(WEN)被断言为逻辑低，以将SRAM 12置于写入模式。芯片选择信号(CSN)然后在时间t10被断言为逻辑低，以选择SRAM 12。在时间t11处，施加存储器地址(地址)(例如，保持从读取施加)且时钟信号CLK第三次脉冲以起始数据写入操作。地址由SRAM 12解码，并且耦合到数据字位置(dw_loc)的字线(WL)在时间t12被断言为逻辑高。然后经修改的计数值(计数+1)在时间t13从SRAM 12的数据输入端口写入(步骤3)到寻址的数据字位置。

对于图1的电路10及其如图2中详述的操作存在许多关注。电路操作是多周期的，因为它需要三个时钟周期和两个单独的字线断言来完成。由于这种多周期操作，由于数据信号切换，在电路10中存在相当高的功耗。功耗问题被以下事实进一步放大：操作的数学修改部分(步骤2)发生在SRAM 12的外部，因此在数据输出(Q)端口和数据输入(D)端口都存在数据信号的数据切换。

因此，在本领域中需要解决功耗问题并提供读－修改－写操作的更有效实现。

发明内容

在一个实施例中，一种电路包括：存储器阵列，包括形成响应于字线信号而存取的数据字位置的存储器单元；与所述存储器单元相关联的多个位线；数据感测电路，被配置为感测所述多个位线上的数据，所述感测的数据对应于存储在所述数据字位置处的当前数据字；数据锁存电路，被配置为锁存来自所述数据感测电路的所述当前数据字的所感测的数据；数据修改电路，被配置为对所述当前数据字执行数学修改操作以生成经修改数据字；以及数据写入电路，其被配置为将用于所述经修改数据字的数据施加到所述多个位线以用于写回到所述数据字位置处的存储器阵列的存储器单元。

该电路由时钟信号计时。在优选实现方式中，在所述多个位线上的数据的感测、感测数据的锁存、数学修改操作的执行和修改数据字的写回全部都发生在时钟信号的单个周期内。

在一个实施例中，一种电路包括：存储器阵列，其包括形成响应于字线信号而存取的数据字位置的存储器单元；与所述存储器单元相关联的多个位线；以及用于每个位线的输入/输出电路。每个输入/输出电路包括：感测电路，被配置为感测且锁存所述位线上的数据；加法器电路，被配置为执行加法操作，所述加法器电路具有：经耦合以从所述感测电路接收锁存的数据的第一输入，经耦合以从用于较低有效位线的输入/输出电路的加法器电路接收数据的第二输入，求和输出，以及经耦合以将数据供应到用于较高有效位线的输入/输出电路的加法器电路的第二输入的进位输出；以及传递电路，其被配置为将所述加法器电路的所述求和输出选择性地传递到所述位线以用于写回到所述数据字位置。

附图说明

为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：

图1示出了被配置为使用外部修改电路对存储在静态随机存取存储器(SRAM)中的计数值执行读－修改－写操作的电路的框图；

图2示出了图1的电路的操作的时序图；

图3示出了被配置为使用内部修改电路对存储在静态随机存取存储器(SRAM)中的计数值执行读－修改－写操作的电路的框图；

图4示出了图3的电路的操作的时序图；

图5示出了用于图3的电路的SRAM的详细框图；

图6示出了图5的电路的操作的时序图；以及

图7是利用图3或图-5的电路的例如(例如以图像传感器的形式)的示意性表示。

具体实施方式

参考图3，图3示出了包括被配置为存储数据的静态随机存取存储器(SRAM)112的电路110的框图。在特定应用中，所存储的数据是直方图数据，其中SRAM 112中的每个数据字位置(dw_loc)存储计数值(计数)。作为用于构建直方图的电路110的操作的一部分，每当存取数据字位置时，以某种方式修改计数值(例如，增量1)。该操作通常包括三个步骤：步骤1)从响应于m位存储器地址(地址)存取的特定数据字位置读取n位当前计数值；步骤2)对当前计数值进行数学修改(例如增量1)；步骤3)将经修改的计数值写回SRAM112中的特定数据字位置。用于数学修改计数值的步骤2)操作有利地在SRAM 112内部执行。因此，不需要在SRAM 112的数据输出(Q)端口和数据输入(D)端口处切换数据信号，并且不执行外部数据计算操作，因此与图1所示的解决方案相比，降低了功耗。此外，通过在读取－修改－写入操作的步骤2)内部执行数学修改操作，不存在外部电路装置的暗示，并且可以由SRAM本身在单个时钟周期中执行整个操作。

SRAM 112由时钟信号CLK计时，并且包括存储器阵列114，存储器阵列114包括多个n位可存取数据字位置(dw_loc)。响应于所施加的m位存储器地址(地址)和时钟信号CLK的脉冲，字线WL被断言以选择并且存取存储器阵列114中的数据字位置中的一者。存储器阵列114的位线116耦合到数据感测电路118。数据感测电路114由多个感测放大器形成(在所存取的数据字位置，n位数据字的每个数据位一个感测放大器)。响应于感测放大器使能(SAEN)信号的断言，使能数据感测电路118以在位线116上执行数据感测操作，以便从存储器阵列114中的所存取的数据字位置读取数据字(即，计数值(Count))。如下文更详细地论述，可基于由SRAM 112执行的虚设读取操作，在时钟信号CLK的前沿之后控制SAEN信号的断言的时序。这确保了感测放大器不被使能来驱动感测放大器输出(SAout)线上的电压，直到响应于字线信号的断言清楚数据位可用为止。然后，数据锁存电路120锁存来自SA输出线的读数据字(这里是计数值)。SRAM 112内部的数据修改电路122对锁存的数据字执行数据修改。作为示例，数据修改电路122可以包括n位加法器电路，其对锁存的数据字(其是存储在存储器中的当前计数值)进行操作以增量1并且输出经修改的数据字(即，计数+1)。如下面更详细讨论的，为了控制何时开始写入阶段，数据修改操作完成的计时可以由SRAM 112检测。这确保了要写回存储器的数据是准确的修改。然后，数据写入电路124将经修改的数据字的数据位写回到位线116，以存储在存储器阵列114中的存取数据字位置处。应注意，由于未明确展示的读取多路复用电路，数据感测电路118在此时间点已从位线断开并且SAEN信号不再被断言。在完成数据写入之后，字线信号被解除断言。如下文更详细地论述，可基于由SRAM 112执行的虚设写入操作来控制写入操作完成的时序。这确保经修改数据字的数据位在位线116上保持足够的时间量以确保成功地写回到存储器单元M中。

现在参考图4，图4示出了电路110的操作的时序图。在时间t1，SRAM 112被使能用于操作，并且位线116被预充电到预充电电压电平(这里仅作为示例示出为Vdd)。在时间t2，存储器地址(地址)被施加并且时钟信号CLK脉冲。地址由SRAM 112解码，并且耦合到对应于解码地址的数据字位置(dw_loc)的字线(WL)在时间t3被断言为逻辑高。响应于所断言的字线信号和所存储的数据的逻辑状态，位上的电压开始从Vdd放电。在时间t4处，将感测放大器使能(SAEN)信号确立为逻辑高以使能数据感测电路118内的感测放大器的操作。感测放大器在时间t5响应以感测位线116上的电压，并且根据存储在所存取的数据字位置中的数据字的位的逻辑状态将来自数据感测电路118的相应输出信号(SAout)驱动到逻辑高电平或逻辑低电平。因此，已从存储器阵列114读取数据字(步骤1)，并且数据感测电路118的输出现在反映计数值(计数)。数据锁存电路120在时间t6锁存来自数据感测电路118的输出的读取数据字，并且因此锁存的数据也反映计数值(计数)。然后，数据修改电路122在时间t7执行数学修改操作(步骤2)，在该示例情况下是增量1(+1)的操作，并且在时间t8从数据修改电路122输出的修改数据反映经增量的计数值(计数+1)。数据写入电路124接着将修改数据字的数据位施加回位线116(在此注意，位线的电压已响应于字线信号的断言而继续缓慢放电)。因为字线(WL)上的信号保持断言的逻辑高，所以随后在时间t9写入经修改数据字(步骤3)以存储在存储器阵列114中的所存取的数据字位置处。在时间t10处完成数据写入操作之后，执行复位且将字线(WL)解除断言为逻辑低。

现在参考图5，其示出了图3的电路110的SRAM 112的详细框图。存储器阵列114包括存储器核心200和虚设存储器区域202。存储器核心200和虚设存储器区域202每个都包括多个SRAM单元(M)(例如，本领域公知的6T或8T类型)。

在存储器核心200中，单元M排列成包括j行和k列的阵列。存储器核心200的每一行中的单元M耦合到对应的字线(WL)，并且每一列中的单元耦合到至少一个对应的位线(BL)。在使用6T型SRAM电路的实施方案中，存在一对互补位线且其与将数据写入到列的存储器单元和从列的存储器单元读取数据二者结合使用。在使用8T型SRAM电路的实施方案中，存在一对互补写入位线和单个读取位线，其中写入位线结合将数据写入到存储器单元而使用，并且读取位线结合从存储器单元读取数据而使用。给定存储器地址位置处的每一行的j个存储器单元M形成存储对应于直方图的计数值(计数)的数据字的仓。在所说明的实施方案中，存储在列0的存储器单元中的位是计数值的最低有效位(LSB)，并且存储在列k－1的存储器单元中的位是计数值的最高有效位(MSB)。

虚设存储器区域202包括虚设读取单元Mr和虚设写入单元Mw。虚设单元Mr和Mw类似于存储器核心200的单元M，使用6T或8T型SRAM电路来实现。以固定逻辑状态(例如，逻辑低)编程虚设读取单元Mr。响应于虚设存储器区域202的虚设字线(DWL)上的信号的断言而致动虚设单元Mr和Mw两者。虚设读取单元Mr耦合到读取虚设位线(RDBL)，并且虚设写入单元Mw耦合到写入虚设位线(WDBL)。在使用6T型SRAM电路的实施方案中，位线包括一对互补虚设位线。在使用8T型SRAM电路的实施方案中，位线包括一对互补虚设写入位线和单个虚设读取位线。虚设写入单元Mw进一步包含被配置为感测写入操作并响应于将数据写入到虚设写入单元Mw中的成功完成而产生写入完成信号(wCmplt)的电路。

SRAM 112还包括行解码器电路210，其被配置为接收存储器地址(地址)和内部时钟信号CLKint。行解码器电路210通过对接收存储器地址进行解码并且选择性地致动对应于存储器核心200中的经解码存储器地址的一个字线(WL)且进一步致动虚设存储器区域202的虚设字线(DWL)来对此作出响应。没有提供行解码器电路210的电路细节，因为这种电路是本领域技术人员公知的。

用于SRAM 112的数据输入/输出(I/O)电路220包括用于存储器核心200的每一列的I/O电路222。每个I/O电路222包括连接到相应列的位线BL的感测放大器SA电路。响应于感测放大器使能SAEN信号的断言，感测放大器SA电路用于根据存储在由字线WL的致动选择的行的存储单元M中的数据位的逻辑状态来驱动输出信号(SA输出)到电源轨(例如Vdd或接地)。数据输入/输出(I/O)电路220中的多个感测放大器SA电路形成数据感测电路118(见图3)。然后，由感测放大器SA电路在SA输出信号中输出的数据位的逻辑状态由位锁存电路224锁存。数据输入/输出(I/O)电路220中的多个位锁存电路224形成数据锁存电路120(见图3)。结合SRAM112的常规数据读取操作模式，每个位锁存电路224的输出耦合(见虚线箭头)到数据输出端口的对应位的数据输出线Q(0)，…，Q(k－1)。

为了支持具有内部修改的读－修改－写操作，每个I/O电路222还包括加法器电路226和写复用器电路228。每个加法器电路226包括第一输入(I1)和第二输入(I2)，所述第一输入(I1)经耦合以从其对应位锁存电路224接收经锁存数据位，并且所述第二输入(I2)耦合到先前加法器电路的进位输出(除与最低有效位列相关联的第一加法器电路以外，所述第一加法器电路耦合到用于第二输入的逻辑高电压供应节点(Vdd))。每一加法器电路226进一步包含耦合到写入复用器电路228的第一输入的求和输出(S)和耦合到后续加法器电路的第二输入的进位输出(C)(除了与为进位输出提供饱和信号Sat的最高有效位列相关联的最后加法器电路之外)。数据输入/输出(I/O)电路220中的多个加法器电路226形成数据修改电路122(见图3)，并且用于对由数据锁存电路120的位锁存电路224锁存的位所提供的数据字执行一次增量操作。在优选实现中，每个加法器电路226是半加法器电路，其配置是本领域技术人员公知的。结合SRAM 112的常规数据写入操作模式，每一复用器电路228的第二输入耦合(参见虚线箭头)到数据输入端口的对应位的数据输入线D(0)，…，D(k－1)。复用器电路228的选择控制输入经耦合以接收写入控制信号WR。当写入控制信号WR处于第一逻辑状态时，复用器电路228将来自数据输入线D(0)，…，D(k－1)的数据传递到对应的位线BL，以便将外部数据写入到存储器核心200中。相反，当写入控制信号WR处于第二逻辑状态时，复用器电路228传递来自加法器电路226的与修改的数据有关的数据，以便将内部数据写到存储器核心200。

用于SRAM 112的数据输入/输出(I/O)电路220还包括数据修改计时电路230。数据修改计时电路230包括锁存结束检测电路232，其耦合到最低有效位列的位锁存电路224。锁存结束检测电路232操作以检测何时最低有效位锁存电路224已成功完成对由感测放大器SA电路感测的最低有效数据位的数据逻辑状态的锁存。响应于该检测，锁存结束检测电路232断言结束信号END。数据修改计时电路230还包括对应于每个加法器电路226的虚设加法器电路234(即，这些电路是彼此的副本或复制品)。每一虚设加法器电路234包括经耦合以接收逻辑高电压(Vdd，未直接示出)的第一输入；以及其耦合到先前虚设加法器电路的输出(除了与经耦合以接收结束信号END的最低有效位列相关联的第一虚设加法器电路之外)的第二输入。每一虚设加法器电路234进一步包含耦合到后续虚设加法器电路的第二输入的输出(明确地说，进位输出)(除了与最高有效位列相关联的最后虚设加法器电路，其提供数据修改计时电路230的数据修改完成信号mCmplt输出)。每一虚设加法器电路234具有从输入到输出的传播延迟，其对应于从加法器电路226的输入到输出的传播延迟。因此，响应于结束信号END通过一系列虚设加法器电路234的传播而断言数据修改完成信号mCmplt，并且这对应于数据修改电路122的多个加法器电路226完成增量一运算所花费的时间量(例如，最坏情况)。

尽管在图5中示出的锁存结束检测电路232被耦合到用于最低有效位列的位锁存电路224，但是应当理解，这仅仅是示例。在最高有效位列离行解码器电路210最远的电路的替代配置中，优选的是，相对于从感测放大器输出的信号SA输出的位数据的锁存进行结束检测。

用于SRAM 112的虚设数据输入/输出(D－I/O)电路240包含读取检测电路242，其耦合到用于虚设读取单元Mr的读取虚设位线RDBL，所述读取虚设位线RDBL由虚设字线DWL的断言来致动。读取检测电路242可以包含数字逻辑电路(未明确展示)以根据存储在虚设读取单元Mr中的固定数据位的逻辑状态来感测读取虚设位线RDBL上的特定较低电压电平，并且因此此电路操作以确定对存储在虚设读取单元Mr中的固定数据位的读取完成的时序。举例来说，读取检测电路242的阈值比较电路确定读取虚设位线上的电压何时超过某一阈值电平。响应于所述确定，虚设读取被完成并且读取检测电路242断言输出读取检测RD信号。

用于SRAM 112的虚设数据输入/输出(D－I/O)电路240进一步包括写入驱动器和写入检测(虚设写入)电路244，其耦合到用于虚设写入单元Mw的写入虚设位线WDBL，所述写入虚设位线WDBL由虚设字线DWL的断言来激励。虚设写入电路244的写入驱动器功能响应于写入启动WS信号而启动，并且操作以将某一逻辑状态写入到虚设写入单元Mw中。虚设写入电路244的写入检测功能接收由虚设写入单元Mw响应于数据写入的成功完成而断言的写入完成信号(wCmplt)。响应于写入完成信号(wCmplt)的接收，虚设写入电路244断言复位信号(Rst)。

用于SRAM 112的控制电路(CTRL)250包括时钟发生器电路252。时钟发生器电路252接收外部时钟信号CLK和复位信号(Rst)，并且产生内部时钟信号CLKint。时钟信号CLK和CLKint具有相同的频率，但是彼此相位偏移并且具有不同的占空比(脉冲宽度)。内部时钟信号CLKint的占空比由时钟信号CLK的边沿和复位信号Rst的断言控制。

控制电路250的写入启动电路254接收来自数据修改计时电路230的最后一个虚设加法器电路234的数据修改完成信号mCmplt和来自数据修改电路122的最后一个加法器电路226的饱和信号Sat。写入启动电路254响应于数据修改完成信号mCmplt而断言写入启动WS信号。因此，由写入驱动器和写入检测电路144执行的虚设写入操作仅在数据修改计时电路230通过断言数据修改完成信号mCmplt来指示由数据修改电路122执行的数据修改操作已经完成之后才发生。写入启动电路254还响应于饱和信号Sat断言阻止信号Blk。在由数据修改电路122执行的数据修改操作导致溢出的情况下断言阻止信号Blk。例如，考虑从存储器读取的计数值处于诸如<1，1，1，…，1，1，1>的最大值的情况。在此情况下，由数据修改电路122执行的增量1的操作将产生<0，0，0，…，0，0，0>的输出值，其中来自加法操作的进位1由饱和信号Sat的断言指示。在此情形中，将不希望执行写入操作，因为这将通过实质上将计数值重设为零而导致存储器的所述仓的直方图数据的丢失。阻止信号B1k的断言用于控制写操作性能的阻止发生。相反地，在没有饱和信号Sat的情况下，响应于数据修改完成信号mCmplt，阻止信号Blk被取消断言。

控制电路250还包括接收内部时钟信号CLKint和阻止信号Blk的复用器控制器258。复用器控制器258生成施加到复用器电路228的选择控制输入的写入控制信号WR。只有当内部时钟信号CLKint被断言并且阻止信号Blk被解除断言时，写入控制信号WR才在第二逻辑状态下被断言。在这种情况下，复用器电路228通过传递来自加法器电路226的数据来响应写入控制信号WR的第二逻辑状态，以便将内部数据写入存储器核心200。如果阻止信号Blk被断言，从而指示由数据修改电路122执行的增量1的操作的结果是饱和(即，溢出)，则在第一逻辑状态中解除断言写入控制信号WR，并且阻止从加法器电路226到存储器的数据写入。

控制电路250的感测放大器使能电路256接收由读检测电路242输出的读检测RD信号。响应于此，感测放大器使能电路256断言感测放大器使能SAEN信号。因此，仅在读取检测电路242已确定已完成对存储于虚设读取单元Mr中的数据位的读取之后才使能感测放大器SA电路以用于操作。

现在参考图6，图6示出了图5的电路SRAM 112的操作的时序图。在时间t1，SRAM112被使能用于操作，并且位线116被预充电到预充电电压电平(这里仅作为示例示出为Vdd)。在时间t2，施加存储器地址(地址)和时钟信号CLK脉冲。响应于时钟信号CLK脉冲的前沿，时钟发生器电路252在时间t3产生每个内部时钟信号CLKint的前沿。该地址由行解码器210解码，并且耦合到对应于解码地址的数据字位置(dw_loc)的字线(WL)在时间t4被断言为逻辑高。同时，行解码器210还断言虚设字线(DWL)逻辑高。虚设读取单元Mr由经断言的虚设字线(DWL)存取且读取虚设位线RDBL的逻辑状态在时间t5处下降到与编程于虚设读取单元Mr中的固定逻辑状态匹配的逻辑低电平。虚设输入/输出(D－I/O)电路240的读取检测电路242检测虚设读取操作的完成且在时间t6处断言读取检测RD信号。控制电路250的感测放大器使能电路256通过在时间t7断言感测放大器使能SAEN信号来使能感测放大器SA电路，从而响应所断言的读检测RD信号。感测放大器电路在时间t8响应，根据存储在所存取的数据字位置中的数据字的位的逻辑状态，将感测放大器输出信号SA驱动到逻辑高电平或逻辑低电平。因此，已从存储器阵列114读取数据字(步骤1)，并且感测放大器输出信号SA输出的逻辑状态现反映计数值(计数)。然后，在位锁存器224在时间t9锁存来自放大器输出信号SA输出的数据字的读取数据位，因此锁存的数据也反映计数值(计数)。结束检测电路232检测到最低有效位列的位锁存器224已成功锁存来自位线的位数据，并在时间t10断言结束检测END信号。然后，数据修改电路122在时间t11执行数学修改操作(步骤2)，在该示例情况下是增量1(+1)的操作，并且来自加法器电路226的输出修改数据反映在时间t12增量的计数值(计数+1)。数据修改计时电路230的虚设加法器电路234执行并行数学修改操作，并且响应于并行操作的完成，在时间t12断言数据修改完成信号mCmplt。然后，响应于数据修改完成信号mCmplt，写入启动电路254在时间t13断言写入启动WS信号。此时，写入启动电路254也不断言阻止信号Blk(这里假设由于增量操作而没有饱和)，因此复用器控制电路258随后将在时间t14断言处于第二逻辑状态的写入控制信号WR。经修改数据字的数据位接着在时间t15处通过复用器电路228施加到位线116，并且接着写入经修改数据字(步骤3)以存储在存储器阵列114中的所存取的数据字位置处。同时，写入驱动器和写入检测(虚设写入)电路244通过执行对虚设写入单元Mw的数据写入来响应写入启动WS信号的声明。虚设写入单元Mw通过在时间t16断言写入完成信号wCmplt来响应数据写入的完成。然后，虚设写入电路244通过在时间t17断言复位信号Rst来响应写入完成信号wCmplt的接收。时钟产生器电路252接着在时间t18处产生内部时钟信号CLKint的后沿，并且由时钟产生器电路252在时间t19处使字线(WL和DWL)解除断言。

应注意，在由于增量操作而存在饱和的情况下，阻止信号Blk将在时间t13由写入启动电路254断言，并且复用器控制电路258将因此在时间t14将写入控制信号WR解除断言为第一逻辑状态。这阻止复用器电路228将修改数据字的数据位施加到位线116，以便保存直方图的先前计数值。

现在参考图7，其示出了利用图3或图5的电路110的设备300的示意性表示。例如，设备300可以包括片上系统(SoC)形式的图像传感器，其包括具有由中央处理单元304处理的输出的光敏电路302。例如，电路110可以包括耦合到中央处理单元304或嵌入其中的存储器。在特别相关的例子中，图像传感器可以包括本领域公知的飞行时间(ToF)传感器。这种传感器包括发射器电路306，其被配置为发射光脉冲，所述光脉冲被目标反射回光敏电路302。响应于反射光脉冲的检测，CPU 304在与计时测量相关联的存储器地址处存取电路110。每次存取引起所存储的计数值的数学修改(例如，增量1)，其随时间提供用于标识目标和到那些目标的距离的直方图数据。

虽然已经在附图和前面的描述中详细说明和描述了本发明，但是这样的说明和描述被认为是说明性的或示例性的而不是限制性的；本发明不限于所公开的实施例。通过研究附图，公开内容和所附权利要求，本领域技术人员在实践所要求保护的本发明时可以理解和实现所公开的实施例的其它变型。

Claims (35)

1.一种由时钟信号计时的电路，包括：

存储器阵列，包括存储器单元，所述存储器单元形成响应于字线信号而存取的数据字位置；

多个位线，与所述存储器单元相关联；

数据感测电路，被配置为感测所述多个位线上的数据，所感测的所述数据对应于存储在所述数据字位置处的当前数据字；

数据锁存电路，被配置为锁存来自所述数据感测电路的所述当前数据字的所感测的所述数据；

数据修改电路，被配置为对所述当前数据字执行数学修改操作，以生成经修改数据字；以及

数据写入电路，被配置为将用于所述经修改数据字的数据施加到所述多个位线，以用于在所述数据字位置处写回到所述存储器阵列的所述存储器单元；

其中所述多个位线上的数据的所述感测、所感测的数据的所述锁存、所述数学修改操作的所述执行和所述经修改数据字的所述写回全部发生在所述时钟信号的单个周期内。

2.根据权利要求1所述的电路，进一步包括解码器电路，所述解码器电路被配置为对标识所述数据字位置的存储器地址进行解码，并且连续地断言所述字线信号，所述字线信号开始于存取所述数据字位置，并且在所述经修改数据字的所述写回完成之后结束。

3.根据权利要求2所述的电路，进一步包括写入计时电路，所述写入计时电路被配置为响应于所述数学修改操作的完成而对虚设存储器单元执行虚设写入操作，其中响应于所述虚设写入操作的完成而发生所述字线信号的所述连续断言的所述结束。

4.根据权利要求1所述的电路，其中所述数学修改操作是增量1的操作。

5.根据权利要求1所述的电路，其中所述数据字位置形成用于存储直方图数据字的仓。

6.根据权利要求1所述的电路，进一步包括读取计时电路，所述读取计时电路被配置为响应于来自虚设存储器单元的虚设读取操作的完成而控制用于所述数据感测电路的致动的计时。

7.根据权利要求1所述的电路，进一步包括数据修改计时电路，所述数据修改计时电路被配置为响应于虚设数学修改操作的完成而控制所述数据写入电路的致动。

8.根据权利要求7所述的电路，其中所述虚设数学修改操作响应于由所述数据锁存电路锁存用于所述当前数据字的所感测的数据的完成而被致动。

9.根据权利要求1所述的电路，进一步包括写入计时电路，所述写入计时电路被配置为响应于对虚设存储器单元的虚设写入操作的完成而控制用于所述电路的复位的计时。

10.根据权利要求1所述的电路，进一步包括用于每个位线的输入/输出电路，所述输入/输出电路包括：

感测放大器电路，耦合到所述位线；

位锁存电路，耦合到所述感测放大器电路；以及

加法器电路，用于执行所述数学修改操作，所述加法器电路具有经耦合以从所述位锁存电路接收数据位的第一输入，经耦合以从用于较低有效位线的输入/输出电路的所述加法器电路接收数据的第二输入，求和输出，以及经耦合以将数据供应到用于较高有效位线的输入/输出电路的所述加法器电路的所述第二输入的进位输出。

11.根据权利要求10所述的电路，其中所述输入/输出电路进一步包括：

复用器电路，具有耦合到所述电路的数据输入端口的位的第一输入，耦合到所述加法器电路的求和输出的第二输入，以及耦合到所述位线的输出。

12.根据权利要求11所述的电路，其中所述复用器电路在第一模式中被控制以将所述求和输出处的数据传递到所述位，并且在第二模式中被控制以传递在所述电路的所述数据输入端口处的所述数据。

13.根据权利要求10所述的电路，其中所述输入/输出电路进一步包括传递电路，所述传递电路被配置为将所述加法器电路的所述求和输出选择性地传递到所述位线。

14.根据权利要求13所述的电路，其中当所述数学修改操作产生饱和结果时，所述加法器电路的所述求和输出被阻止传递到所述位线。

15.根据权利要求13所述的电路，其中当由所述数据修改电路执行的所述数学修改操作已完成时，所述加法器电路的所述求和输出被允许传递到所述位线。

16.根据权利要求15所述的电路，进一步包括数据修改计时电路，所述数据修改计时电路被配置为检测虚设数学修改操作的完成，并且响应于所述虚设数学修改操作的完成而允许所述传递电路将所述加法器电路的所述求和输出传递到所述位线。

17.根据权利要求1所述的电路，进一步包括阻止电路，所述阻止电路被配置为响应于检测到所述经修改数据字饱和而阻止所述数据写入电路将用于所述经修改数据字的数据施加到所述多个位线。

18.根据权利要求1所述的电路，其中所述电路包括数据存储器，并且其中所述存储器阵列、所述多个位线、所述数据感测电路、所述数据锁存电路、所述数据修改电路和所述数据写入电路全部是由所述时钟信号计时的所述数据存储器的所有组件部分。

19.根据权利要求1所述的电路，其中所述电路是图像感测电路的组件。

20.一种电路，包括：

存储器阵列，包括形成响应于字线信号而存取的数据字位置的存储器单元；

多个位线，与所述存储器单元相关联；以及

用于每个位线的输入/输出电路，包括：

感测电路，被配置为感测并且锁存所述位线上的数据；

加法器电路，被配置为执行加法操作，所述加法器电路具有：经耦合以从所述感测电路接收经锁存的数据的第一输入，经耦合以从用于较低有效位线的输入/输出电路的所述加法器电路接收数据的第二输入，求和输出，以及经耦合以将数据供应到用于较高有效位线的输入/输出电路的所述加法器电路的所述第二输入的进位输出；以及

传递电路，被配置为将所述加法器电路的所述求和输出选择性地传递到所述位线以用于写回到所述数据字位置。

21.根据权利要求20所述的电路，其中所述感测电路包括：

感测放大器电路，耦合到所述位线；以及

位锁存电路，耦合到所述感测放大器电路。

22.根据权利要求20所述的电路，进一步包括：

结束检测电路，被配置为检测由用于最低有效位线的所述感测电路对所述位线上的数据的锁存，并且生成结束信号；以及

虚设加法器电路，被配置为处理所述结束信号并且生成加法完成信号；

其中响应于所述加法完成信号，发生由所述传递电路将所述加法器电路的所述求和输出选择性地传递到所述位线。

23.根据权利要求22所述的电路，其中所述虚设加法器电路包括彼此串联连接的多个虚设加法器电路，针对所述输入/输出电路的每个加法器电路对应一个虚设加法器电路，其中所述结束信号作为输入而被接收，并且所述加法完成信号作为输出而被生成。

24.根据权利要求20所述的电路，其中所述传递电路包括：

复用器电路，具有耦合到所述电路的数据输入端口的位的第一输入，耦合到所述加法器电路的所述求和输出的第二输入，以及耦合到所述位线的输出。

25.根据权利要求24所述的电路，其中所述复用器电路在第一模式中被控制以将所述求和输出处的数据传递到所述位，并且在第二模式中被控制以传递在所述电路的数据输入端口处的所述数据。

26.根据权利要求20所述的电路，其中当用于最高有效位线的输入/输出电路的所述加法器电路的所述进位输出指示饱和结果时，由所述传递电路阻止所述加法器电路的所述求和输出传递到所述位线。

27.根据权利要求20所述的电路，其中所述电路包括数据存储器，并且其中所述存储器阵列、所述多个位线和所述输入/输出电路全部是所述数据存储器的所有组件部分。

28.根据权利要求27所述的电路，其中所述数据存储器由时钟信号计时，并且其中由所述感测电路对所述数据的所述感测和所述锁存，由所述加法器电路执行的所述加法操作和由所述传递电路执行的所述选择性传递全部发生在所述时钟信号的单个周期内。

29.根据权利要求20所述的电路，其中所述数据字位置形成用于存储直方图数据字的仓。

30.根据权利要求20所述的电路，进一步包括读取计时电路，所述读取计时电路被配置为响应于来自虚设存储器单元的虚设读取操作的完成而控制用于所述感测电路的致动的计时。

31.根据权利要求20所述的电路，进一步包括加法计时电路，所述加法计时电路被配置为响应于虚设加法操作的完成而控制所述传递电路的致动。

32.根据权利要求20所述的电路，进一步包括写入计时电路，所述写入计时电路被配置为响应于虚设存储器单元的虚设写入操作的完成而控制用于所述电路的复位的计时。

33.根据权利要求20所述的电路，进一步包括解码器电路，所述解码器电路被配置为对标识所述数据字位置的存储器地址进行解码，并且连续地断言所述字线信号，所述字线信号开始于存取所述数据字位置并且在所述写回到所述数据字位置完成之后结束。

34.根据权利要求33所述的电路，进一步包括写入计时电路，所述写入计时电路被配置为对虚设存储器单元执行虚设写入操作，其中响应于所述虚设写入操作的完成而发生所述字线信号的所述连续断言的所述结束。

35.根据权利要求20所述的电路，其中所述电路是图像感测电路的组件。

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