CN115705864A - 具有选通子阵列操作的模块化存储器架构 - Google Patents

Abstract

本发明的各个实施例涉及具有选通子阵列操作的模块化存储器架构。一种存储器电路包括存储器单元阵列，该存储器单元阵列布置有连接到存储数据的较低有效位的第一子阵列的第一字线和连接到存储数据的较高有效位的第二子阵列的第二字线。耦接到第一字线和第二字线的行解码器电路生成字线信号。字线选通电路被配置为响应于最大值信号的断言而选择性地选通字线信号向第二子阵列的第二字线的传递。数据修改电路对从存储器单元阵列读取的数据执行数学操作，并且如果对来自第一子阵列的数据的较低有效位所执行的数学操作而产生最大数据值，则断言最大值信号。

Description

具有选通子阵列操作的模块化存储器架构

相关申请的交叉引用

本申请要求于2021年8月11日提交的美国专利申请第63/231,856号的优先权，其公开内容通过引用并入。

技术领域

本发明总体上涉及一种静态随机存取存储器(SRAM)电路，并且，具体地，涉及一种用于SRAM电路的模块化存储器架构，其中存储器的子阵列取决于存储在存储器中的数据内容而被选通。

背景技术

对图1进行参考，图1示出了静态随机存取存储器(SRAM)10的框图。存储器10包括由多个SRAM单元(C)(例如，本领域熟知的6T或8T型)形成的存储器核12。单元C被布置成包括j行和k列的阵列。存储器核12的每一行中的单元C耦接到对应的字线(WL)，并且每一列中的单元耦接到至少一个对应的位线(BL)。在使用6T型SRAM电路的实现中，存在一对互补位线，并且该一对互补位线用于与将数据写入到列的存储器单元和从列的存储器单元读取数据相关的情形。在使用8T型SRAM电路的实现中，存在一对互补的写入位线和单个读取位线，写入位线用于与将数据写入到存储器单元相关的情形，而读取位线用于与从存储器单元读取数据相关的情形。

存储器10还包括被配置为接收存储器地址(地址)的行解码器电路14。行解码器电路14对接收到的存储器地址进行解码，并选择性地致动与存储器核12中的解码的存储器地址相对应的一条字线(WL)。没有提供用于行解码器电路14的电路系统的细节，因为这样的电路系统是本领域技术人员所熟知的。

用于存储器10的数据输入/输出(I/O)电路系统16包括用于存储器核12的每一列的I/O电路18。每个I/O电路18包括连接到对应列的位线BL的读出放大器电路SA和预充电电路PCH。预充电电路PCH被用来在读取或写入操作之前将位线BL预充电至特定电压电平(例如，Vdd)。读出放大器电路SA在读取操作期间通过读出放大器使能(SAEN)信号的断言而被致动时，根据存储在由字线WL的致动所选择的行的存储器单元C中的数据位的逻辑状态而将放大器输出信号驱动到电源轨(例如Vdd或接地)。由读出放大器电路SA输出的数据位的逻辑状态由位锁存器(锁存器)电路锁存。结合数据读取操作，来自每个锁存电路的输出通过多路复用电路系统MUX而被耦接到用于数据输出端口的对应位的数据输出线Q(0)、...、Q(k-1)。结合SRAM 12的数据写入操作，多路复用电路系统MUX将数据输入端口的对应位的数据输入线D(0)、...、D(k-1)耦接到位线BL以将数据写入到存储器单元C中。

用于存储器10的控制(CTRL)电路20生成一组控制信号22，这些控制信号22被施加到I/O电路系统16以控制其操作。控制信号22包括例如，用于预充电电路PCH的预充电控制信号、用于多路复用电路系统MUX的多路复用器控制信号以及用于读出放大器电路SA的读出放大器使能(SAEN)信号。没有提供针对控制电路20的电路系统的细节，因为这样的电路系统对于本领域技术人员来说是熟知的。

进一步对图2进行参考，其示出了包括被配置为存储数据的SRAM 10(图1)的电路30的框图。在特定应用中，所存储的数据是直方图数据，其中存储器10的存储器核12中的每个数据字位置(dw loc)存储有一个计数值(计数)。例如，对于图1的存储器10，在给定存储器地址位置处的每行的k个存储器单元C形成仓(bin)，该仓存储对应于直方图的计数值(计数)的数据字。存储在第0列的存储器单元C中的位是计数值的最低有效位(LSB)，而存储在第k-1列的存储器单元C中的位是计数值的最高有效位(MSB)。作为用于构建直方图的电路30的操作的一部分，每次访问数据字位置时都以某种方式(例如，递增一)修改计数值。该操作通常包括三个步骤：步骤1)从响应于m位存储器地址(地址)访问的特定数据字位置读取k位当前计数值；步骤2)在数学上修改当前计数值(例如，递增(例如，递增一))；以及步骤3)将经修改的计数值写回到所访问的数据字位置处的SRAM 12。用于在数学上修改计数值的步骤2)操作在这里由在存储器10外部(并且与存储器10分离)的数据修改电路32执行。通过一个或多个n位数据总线电路，数据修改电路32耦接到数据存储器10的数据输出(Q)端口和输入(D)端口。作为示例，数据修改电路32可以包括n位加法器电路，其对在数据输出(Q)处从存储器读取的当前计数值进行操作以递增一并且输出经修改的计数值以在数据输入(D)处被写回到存储器。

现在对图3进行参考，其示出了电路30的操作的时序图。在时间tl处，芯片选择信号(CSN)被断言为逻辑低以选择SRAM 10并且写入使能信号(WEN)被取消断言为逻辑高以将SRAM 10置于数据读取模式。在时间t2处，存储器地址(地址)被应用并且时钟信号CLK第一次脉冲以发起读取操作。地址由SRAM 10解码，并且耦接到与解码地址相对应的数据字位置(dw loc)的字线(WL)在时间t3处被断言为逻辑高。然后从存储器核12中的被寻址数据字位置读取(步骤1)计数值(计数)，并在时间t4处通过SRAM 10的数据输出(Q)端口输出。然后芯片选择信号(CSN)在时间t5处被取消断言为逻辑高以取消选择SRAM 10，以使得SRAM 10不响应时钟信号CLK的下一个脉冲而执行操作。在时间t6处，时钟信号CLK第二次脉冲以使数据修改电路32在时间t7处执行数学修改操作(步骤2)，在该示例情况下，其是递增一(+1)操作。然后在时间t8处通过数据修改电路32将经修改的计数值(计数+1)施加到SRAM 10的数据输入(D)端口。在时间t9处，写入使能信号(WEN)被断言为逻辑低以将SRAM 10置于写入模式。然后在时间t10处将芯片选择信号(CSN)断言为逻辑低以选择SRAM 10。在时间t11处，应用存储器地址(地址)(例如，保持从读取开始的应用)并且时钟信号CLK第三次脉冲以发起数据写入操作。地址由SRAM 10解码并且耦接到数据字位置(dw loc)的字线(WL)在时间t12处被断言为逻辑高。然后在时间t13处将经修改的计数值(计数+1)从SRAM 10的数据输入端口写入(步骤3)到被寻址数据字位置。

图2的电路30及其在图3中详述的操作存在许多问题。电路操作是多周期的，因为它需要三个时钟周期和两个单独的字线断言来完成。由于这种多周期操作，由于数据信号切换而在电路30中(特别是在存储器10内)存在显著的高功耗。由于操作的数学修改部分(步骤2)发生在SRAM 10外部的事实，功耗问题被进一步放大，因此需要对数据输出(Q)端口和数据输入(D)端口处的数据信号均进行数据的切换。

因此，本领域需要解决功耗问题并提供读取-修改-写入操作的更有效实施方式。

发明内容

在一个实施例中，一种电路包括存储器电路，该存储器电路包括：存储器核，由在行中存储数据字的存储器单元阵列形成，其中每行连接到字线，并且其中所述阵列被布置为包括第一子阵列和第二子阵列，第一子阵列存储所述数据字的较低有效位，第二子阵列存储所述数据字的较高有效位；行解码器电路，被配置为接收地址、将接收到的地址解码，并生成字线信号，该字线信号基于解码的地址而被施加到字线中的用于特定数据位置的选定字线。该电路还包括数据修改电路，被配置为对从与字线中的选定字线相对应的存储器单元阵列中的所述特定数据位置读取的数据字执行数学操作，以便产生被写回到存储器单元阵列中的那个特定数据位置的经修改的数据字。行解码器还包括字线选通电路，其被配置为响应于最大值信号的断言而选择性地选通字线信号到第二子阵列的存储器单元的通道(passage)。检测电路被配置为响应于确定对来自第一子阵列的所述数据字的较低有效位所执行的数学操作而产生用于所述数据字的较低有效位而产生最大数据值来断言所述最大值信号。

在一个实施例中，一种电路包括存储器电路，该存储器电路包括：存储器单元阵列，被布置为包括第一子阵列和第二子阵列，第一子阵列存储数据的较低有效位，第二子阵列存储数据的较高有效位；用于第一子阵列的第一多条字线；用于第一子阵列的第二多条字线；耦接到第一多条字线和第二多条字线的行解码器电路，其中所述行解码器生成字线信号，并且包括字线选通电路，该字线选通电路被配置为响应于最大值信号的断言而选择性地选通所述字线信号到用于第二子阵列的第二多条字线的通道。数据修改电路被配置为对从存储器单元阵列读取的数据执行数学操作。检测电路被配置为响应于对来自第一子阵列的数据的较低有效位所执行的数学操作而产生最大数据值来断言所述最大值信号。

一个实施例还涉及一种用于操作存储器电路的方法，该存储器电路包括以具有第一子阵列和第二子阵列的模块化架构布置的存储器单元阵列，第一子阵列被配置为存储数据的较低有效位，第二子阵列被配置为存储数据的较高有效位。该方法包括：从存储器电路读取数据；对从存储器电路读取的数据执行数学操作以生成经修改的数据；将经修改的数据写回到存储器电路；其中读取数据和写入经修改的数据包括：断言字线信号以选择存储器中的用于读取数据和写入经修改的数据的数据位置。该方法还包括：阻止将字线信号施加到第二子阵列；其中执行数学操作包括对从所述数据位置读取的数据的较低有效位执行数学操作；如果对所读取的数据的较低有效位所执行的数学操作产生最大数据值，则断言最大值信号；以及此后，响应于所断言的最大值信号，允许将字线信号施加到第二子阵列以用于至少所述数据位置。

附图说明

为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中：

图1示出了静态随机存取存储器(SRAM)电路的框图；

图2示出了被配置为使用外部修改电路针对存储在SRAM中的计数值执行读取-修改-写入操作的电路的框图；

图3示出了图2的电路的操作时序图；

图4、图7、图10和图11各自示出了电路的框图，该电路被配置为使用具有包括子阵列的模块化存储器架构的SRAM电路执行读取-修改-写入操作，这些子阵列取决于存储在存储器中的数据内容而被选通以用于操作；

图5是在图4的电路中使用的进位检测电路的示例实施例的电路图；

图6A是当数据修改操作产生较低(LESS)有效数据位的最大计数值时的图4的电路的操作时序图；

图6B是图4的电路在已经达到较低有效数据位的最大计数值之后的数据修改操作的操作时序图；

图8示出了用于逻辑电路的框图；

图9A是当数据修改操作产生较低有效数据位的最大计数值时的图7的电路的操作时序图；

图9B是图7的电路在已经达到较低有效数据位的最大计数值之后的数据修改操作的操作时序图；

图12A是当数据修改操作产生较低有效数据位的最大计数值时的图11的电路的操作时序图；

图12B是图11的电路在已经达到较低有效数据位的最大计数值之后的数据修改操作的操作时序图；以及

图13是利用了图4、图7、图10或图11的存储器的例如图像传感器形式的设备的示意表示。

具体实施方式

对图4进行参考，其示出了包括被配置为存储数据的SRAM 110的电路130的框图。存储器110包括由(例如，本领域熟知的6T或8T类型的)多个SRAM单元(C)形成的存储器核112。用于核112的整体阵列被布置为包括j行和k列，并且该整体阵列被划分为模块化架构，其中第一子阵列112L包括j行和x列，并且第二子阵列112M包括j行和k-x列。第一和第二子阵列112L和112M之间的列划分不必相等。此外，两个子阵列的说明仅作为示例，并且应该理解本文描述的本发明可以被应用于包括三个或更多个子阵列的存储器核112。

在特定应用中，存储在存储器110中的数据是直方图数据，其中存储器核112中的每个数据字位置存储一个计数值(计数)。例如，对于图4的存储器110，在给定存储器地址位置处的每行的k个存储器单元C形成仓，该仓存储与直方图的计数值(计数)相对应的数据字。存储在第0列的存储器单元中的位是计数值的最低有效位(LSB)，而存储在第k-1列的存储器单元中的位是计数值的最高有效位(MSB)。因此，应当理解，包括存储计数值的位0到x-1的存储器单元C的第一子阵列112L形成核112的较低有效子阵列(其中“L”指示符是用于指示与计数值的较低有效位相关联的存储器110的组成部分)。包括存储计数值的位x到k-1的存储器单元C的第二子阵列112M形成核112的较高(MORE)有效子阵列(其中“M”指示符是用于指示与计数值的较高有效位相关联的存储器110的组成部分)。

存储器核12的每一行中的单元C耦接到对应的字线(WL)，并且每列中的单元耦接到至少一个对应的位线(BL)。在使用6T型SRAM电路的实现中，存在一对互补位线，并且该一对互补位线用于与将数据写入到列的存储器单元和从列的存储器单元读取数据相关的情形。在使用8T型SRAM电路的实现中，存在一对互补的写入位线和单个读取位线，写入位线用于与将数据写入到存储器单元相关的情形，而读取位线用于与从存储器单元读取数据相关的情形。

存储器110还包括被配置为接收存储器地址(地址)的行解码器电路114。行解码器电路114对接收到的存储器地址进行解码，并选择性地致动与存储器核112中的解码的存储器地址相对应的一条字线(WL)。没有提供用于行解码器电路114的电路系统的细节，因为这样的电路系统是本领域技术人员熟知的。行解码器包括响应于第一行解码器控制信号(RowDecL)的断言而被启用以用于操作的字线(WL)驱动器电路。

鉴于核112被划分为第一子阵列112L和第二子阵列112M的模块化架构，行解码器电路114还包括字线信号选通电路115，其进行操作以用于将由WL驱动器电路所生成的字线信号选择性地传递(或选通)到连接到第二子阵列112M中的存储器单元C的字线WL。字线信号选通电路115例如可以包括逻辑电路(使用逻辑与(AND)选通来形成)，其逻辑地组合字线信号和第二行解码器控制信号(RowDecM)。字线信号选通电路115的输出耦接到用于第二子阵列112M的字线。当第二行解码器控制信号(RowDecM)被取消断言时，字线信号选通电路115的逻辑电路阻止由WL驱动器电路所生成的字线信号被施加到第二子阵列112M中的存储器单元C的字线，并且在此配置中，只有来自WL驱动器电路的字线信号由行解码器114施加到第一子阵列112L中的存储器单元C。相反，当第二行解码器控制信号(RowDecM)被断言时，字线信号选通电路115的逻辑电路而将字线信号传递到第二子阵列112M中的存储器单元C的字线，并且在此配置中，字线信号由行解码器114施加到第一和第二子阵列112L、112M两者中的存储器单元C。

用于存储器10的数据输入/输出(I/O)电路系统116包括用于存储器核112的每一列的I/O电路118。I/O电路系统116根据存储器核12的模块化架构而被划分为连接到用于较低有效位的第一子阵列112L的位线的第一I/O电路系统(I/OL)116L和连接到用于较高有效位的第二子阵列112M的位线的第二I/O电路系统(I/OM)116M。每个I/O电路118包括连接到对应列的位线BL的读出放大器电路SA和预充电电路PCH。预充电电路PCH被用来在读取或写入操作之前将位线BL预充电至特定电压电平(例如，Vdd)。读出放大器电路SA在读取操作期间通过读出放大器使能(SAEN)信号的断言而被致动时，根据存储在由字线WL的致动所选择的行的存储器单元C中的数据位的逻辑状态而将放大器输出信号驱动到电源轨(例如Vdd或接地)。由读出放大器SA电路输出的数据位的逻辑状态由位锁存器(锁存器)电路锁存。结合数据读取操作，来自每个锁存电路的输出通过多路复用电路系统MUX而被耦接到用于数据输出端口的对应位的数据输出线Q(0)、...、Q(k-1)。结合SRAM 112的数据写入操作，多路复用电路系统MUX将数据输入端口的对应位的数据输入线D(0)、...、D(k-1)耦接到位线BL以将数据写入到存储器单元C中。

用于存储器110的控制(CTRL)电路120生成一组控制信号122，这些控制信号122被施加到I/O电路系统116以控制其操作。控制信号122包括例如，用于预充电电路PCH的预充电控制信号、用于多路复用电路系统MUX的多路复用器控制信号以及用于读出放大器电路SA的读出放大器使能信号。没有提供针对控制电路120的电路系统的细节，因为这样的电路系统对于本领域技术人员来说是熟知的。

对于核112分别被划分为第一和第二子阵列112L和112M，并且I/O电路系统116分别被划分为第一和第二I/O电路系统116L和116M的模块化架构，控制电路120还包括第一时钟发生器电路(时钟发生器.较低)和第二时钟发生器电路(时钟发生器.较高(More))，第一时钟发生器电路生成控制信号122以施加到较低有效位的第一I/O电路系统(I/OL)116L，第二时钟发生器电路生成控制信号122以施加到较高有效位的第二I/O电路系统(I/OL)116M。第一时钟发生器电路(时钟发生器.较低)还生成第一行解码器控制信号(RowDecL)，其启用WL驱动器电路的操作。第二时钟发生器电路(时钟发生器.较高)接收选通控制信号(Max)并输出第二行解码器控制信号(RowDecM)，以用于控制字线信号选通电路115的操作。

第二时钟发生器电路(时钟发生器.较高)操作以响应于选通控制信号(Max)而选择性地将控制信号122传递(或选通)到在第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA。此外，第二时钟发生器电路(时钟发生器.较高)响应于选通控制信号(Max)而断言第二行解码器控制信号(RowDecM)。第二时钟发生器电路(时钟发生器.较高)例如可以包括逻辑电路(使用逻辑与(AND)选通来形成)，其逻辑地组合各种控制信号122和选通控制信号(Max)。当选通控制信号(Max)被取消断言时，第二时钟发生器电路(时钟发生器.较高)的逻辑电路阻止控制信号122被施加到第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA，并且在此配置中，控制信号仅由控制电路120仅施加到第一I/O电路系统112L。此外，第二行解码器控制信号(RowDecM)被第二时钟发生器电路(时钟发生器.较高)取消断言，并且字线信号选通电路115通过阻止字线信号被施加到第二子阵列112M中的字线来进行响应。相反，当选通控制信号(Max)被断言时，第二时钟发生器电路(时钟发生器.较高)的逻辑电路将控制信号122传递给第二I/O电路系统112M中的I/O电路118中的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA，并且在此配置中，控制信号由控制电路120施加到第一和第二I/O电路系统112L和112M两者。此外，第二行解码器控制信号(RowDecM)由第二时钟发生器电路(时钟发生器.较高)断言，并且字线信号选通电路115通过将字线信号传递到第二子阵列112M中的字线来进行响应。

如先前所指出，SRAM 110以具有计数值(计数)的直方图数据的形式存储数据。作为用于构建直方图的电路130的操作的一部分，每次访问数据字位置时都以某种方式(例如，递增一)修改计数值。该操作通常包括三个步骤：步骤1)从响应于m位存储器地址(地址)访问的特定数据字位置读取n位当前计数值；步骤2)在数学上修改当前计数值(例如，递增(例如，递增一)、递减、乘法)；以及步骤3)将经修改的计数值写回到所访问的数据字位置处的SRAM核112。用于在数学上修改计数值的步骤2)操作在这里由在存储器110外部(并且与存储器110分离)的数据修改电路132执行。数据修改电路132耦接到数据存储器110的数据输出(Q)端口和输入(D)端口。作为示例，数据修改电路132可以包括n位加法器电路，其对在数据输出(Q)处从存储器读取的当前计数值进行操作以递增一并且输出经修改的计数值以在数据输入(D)处被写回到存储器。

数据修改电路132包括最大计数检测(或测试)电路135，其被配置为确定由数据修改电路132对较低有效位0到x-1执行的数据修改操作是否产生最大计数值。选通控制信号(Max)的断言取决于该确定。具体地，只要数据修改操作为不处于最大计数值的较低有效位0到x-1生成输出，选通控制信号(Max)就被取消断言。作为示例，考虑递增一的数据修改操作，其中从数据输出(Q)接收到的较低有效数据位(0到x-1)是<0,1,1,1>(对于x＝4)并且递增一的操作结果产生用于在数据输入(D)处施加的较低有效数据位(0到x-1)<1,0,0,0>。在这种情况下，计数值<1,0,0,0>不是较低有效数据位(0到x-1)的最大可能计数值，并且选通控制信号(Max)被最大计数检测电路135取消断言。相反，考虑递增一的相同数据修改操作，其中从数据输出(Q)接收到的较低有效数据位(0到x-1)是<1,1,1,0>，并且递增一的操作结果产生用于在数据输入(D)处施加的较低有效数据位(0到x-1)<1,1,1,1>。在这种情况下，递增一的操作产生的最大可能计数值<1,1,1,1>，并且响应于此，选通控制信号(Max)被最大计数检测电路135断言。

现在对图5进行参考，其示出了最大计数检测电路135的示例实施例的电路图。最大计数检测电路135包括具有有效低控制配置的置位-复位(S-R)锁存器。S-R锁存器的置位输入被配置为接收存储器复位信号。当存储器复位信号被断言(逻辑低)，连同将所有计数值复位为零时，锁存器输出被设置为逻辑高。逻辑反相器电路将锁存器输出反相以生成存储器选通信号(Max)的逻辑低取消断言。S-R锁存器的复位输入被配置为接收来自检测逻辑电路的输出，该检测逻辑电路包括逻辑与(AND)门，该逻辑与门被配置为对给定计数值的所有较低有效数据位(0到x-1)进行逻辑与。当所有较低有效数据位为逻辑高时，指示已达到最大计数值，逻辑与门的输出也为逻辑高，并且逻辑反相器电路将此输出反相以在复位输入处生成逻辑低断言。响应于此，锁存器输出被改变(复位)为逻辑低。然后，逻辑反相器电路将锁存器输出反相以生成存储器选通信号(Max)的逻辑高断言。

通过考虑以下内容将更好地理解电路130的整体操作。执行存储器110的初始化以重置所有计数值并取消断言选通控制信号(Max)。在选通信号(Max)被取消断言的情况下，字线信号选通电路115阻止字线信号被施加到与第二子阵列112M中的存储器单元C连接的字线WL，并且控制电路CTRL的逻辑电路阻止控制信号122被施加到第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA。在针对存储器110的这种操作配置中，第二子阵列112M和第二I/O电路系统112M被有效地禁用以支持较低功耗操作模式。对于较低有效位(0到x-1)，仅针对第一子阵列112L和第一I/O电路系统112L执行计数、数据修改和直方图生成。响应于接收到的存储器地址(地址)，行解码器114执行解码操作并选择要被断言的一条字线WL。然后较低有效位(0到x-1)中的计数值(计数)从存储器核112中的被寻址数据字位置中被读取，并通过SRAM 110的数据输出(Q)端口而被输出。然后数据修改电路132执行数学修改操作，在该示例情况下是递增一(+1)的操作，并且经修改的计数值(计数+1)被施加到SRAM 110的数据输入(D)端口以被写回到被寻址数据字位置。对每个被施加的存储器地址(地址)反复重复上述过程，以构建具有递增计数值的直方图，并且只要在数据修改操作期间没有达到最大计数值，选通控制信号(Max)就保持取消断言。

然而，存储器110的操作配置响应于数学修改操作生成针对较低有效位(0到x-1)的最大计数值的情况而改变。让我们作为示例而假设，存储器110中的特定数据字位置处的较低有效位(0到x-1)当前存储有计数值<1,1,1,0>。响应于接收到的针对该特定数据字位置的存储器地址(地址)，行解码器114执行解码操作并选择将被断言的对应字线WL。然后较低有效位(0到x-1)中的计数值(计数)<1,1,1,0>从存储器核112中的被寻址数据字位置中被读取，并通过SRAM 110的数据输出(Q)端口而被输出。然后数据修改电路132执行数学修改操作，在该示例情况下是递增一(+1)的操作，并且经修改的计数值(计数+1)<1,1,1,1>被生成。针对较低有效位(0到x-1)的这个最大计数值由最大计数检测电路135检测，并且响应于此，选通控制信号(Max)被断言。然后存储器110的操作配置被改变为第一子阵列112L和第二I/O电路系统112M都被启用的配置。对于任何后续操作周期，选通电路115将允许字线信号到第二子阵列112M中的存储器单元C的字线的通道，并且控制电路CTRL的逻辑电路将允许控制信号122到第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA的通道。因此，分别使用第一和第二子阵列112L和112M的较低有效位(0到x-1)和较高有效位(x到k-1)执行对存储器中的被寻址位置的读取和写入操作。

现在对图6A进行参考，其示出了当数据修改操作产生较低有效数据位(0到x-1)的最大计数值时图4的电路的操作时序图。系统时钟(Clk)的脉冲在时间t1处被断言以开始数据操作。响应于系统时钟Clk的脉冲，控制电路120的第一时钟发生器电路(时钟发生器.较低)的内部时钟(CKintL)在时间t2处与启用第一时钟发生器电路(时钟发生器.较低)相结合地产生脉冲，以将控制信号122施加到第一I/O电路系统116L的I/O电路118。此外，在时间t3处，第一时钟发生器电路(时钟发生器.较低)断言第一行解码器控制信号(RowDecL)以启用行解码器的WL驱动器电路。然后行解码器对所施加的存储器地址进行解码并且在时间t4处断言用于施加到第一子阵列112L(被称为WLL)的字线信号中的一条字线信号。

因为存储器选通控制信号(Max)未被断言，这指示这样的事实：针对较低有效数据位(0到x-1)达到最大计数值方面没有先前的实例，所以控制电路120的第二时钟发生器电路(时钟发生器.较高)的内部时钟(CKintM)保持取消断言。因此，第二时钟发生器电路(时钟发生器.较高)未被启用来将控制信号122施加到第二I/O电路系统116M的I/O电路118，并且第二行解码器控制信号(RowDecM)被取消断言以阻止行解码器的门电路115将字线信号施加到第二子阵列112M的字线(被称为WLM)。

在时间t5处，控制电路CTRL将控制信号122施加到第一I/O电路系统116L的I/O电路118。这具体地指示例如，通过断言读出放大器使能信号(SEANL)来致动第一I/O电路系统116L中的读出放大器，以从被寻址位置读取计数值的较低有效数据位(0到x-1)。在这种情况下，读取计数值是<1,1,1,0>。应当注意，由于控制电路120的第二时钟发生器电路(时钟发生器.较高)被取消断言，所以控制电路CTRL没有将控制信号122施加到第二I/O电路系统116M的I/O电路118。这具体地指示例如，利用针对第二I/O电路系统116M中的读出放大器的读出放大器使能信号(SEANM)的持续取消断言。

在时间t6处，由递增电路132执行递增一的操作，并且计数值被修改为<1,1,1,1>。较低有效数据位(0到x-1)的计数值<1,1,1,1>是最大可能计数值。最大计数检测电路135检测到该条件并在时间t7处断言存储器选通控制信号(Max)。应当注意，存储器选通控制信号(Max)的这种断言是一个锁存状态(参见图5中的S-R锁存器的复位输入)，其一直保持在原位，直到通过存储器复位信号而发生存储器复位(参见图5中的S-R锁存器的设置输入)。

在时间t8处，控制电路CTRL将控制信号122中的另一个控制信号施加到第一I/O电路系统116L的I/O电路118以发起将具有值<1,1,1,1,>的较低有效数据位(0到x-1)的递增计数值写回到第一子阵列112L中的被寻址存储器位置。这具体地指示例如，利用第一I/O电路系统116L的写入使能信号(WRL)的断言。再次，因为控制电路120的第二时钟发生器电路(时钟发生器.较高)被取消断言，应当注意，控制电路CTRL没有将控制信号122施加到第二I/O电路系统116M的I/O电路118，并且因此针对第二I/O电路系统116M的I/O电路118的写入使能信号(WRM)保持取消断言。

在检测到完成写入操作之后，控制电路复位信号(Rst)在时间t9处被断言为逻辑低。在时间t9处对控制电路复位信号(Rst)的断言会在时间t10-t15处触发一系列事件，以在预期的下一个周期将电路的各种时钟和信号(CKintL、RowDecL、WLL、SAENL、WRL和Rst)复位。

现在对图6B进行参考，其示出了图4的电路在已经达到较低有效数据位(0到x-1)的最大计数值之后的数据修改操作的操作时序图。应当注意，存储器选通控制信号(Max)被锁存在断言状态，因为在某个先前周期中达到了较低有效数据位(0到x-1)的最大计数值。系统时钟(Clk)的脉冲在时间t1处被断言以开始数据操作。响应于系统时钟Clk的脉冲以及存储器选通信号(Max)的断言状态，控制电路120的第一和第二时钟发生器电路(时钟发生器.较低和时钟发生器.较高)的内部时钟(CKintL和CKintM)在时间t2处与启用第一和第二时钟发生器电路(时钟发生器.较低和时钟发生器.较高)相结合地产生脉冲，以将控制信号122施加到第一和第二I/O电路系统116L和116M的I/O电路118。此外，在时间t3处，第一时钟发生器电路(时钟发生器.较低)断言第一行解码器控制信号(RowDecL)以启用行解码器的WL驱动器电路，并且第二时钟发生器电路(时钟发生器.较高)断言第二行解码器控制信号(RowDecM)以启用选通电路115。然后行解码器对所施加的存储器地址进行解码并且在时间t4处断言用于施加到第一和第二子阵列112L和112M(被称为WLL和WLM)的字线信号中的一条字线信号。

在时间t5处，控制电路CTRL将控制信号122施加到第一和第二I/O电路系统116L和116M的I/O电路118。这具体地指示例如，利用读出放大器使能信号(SEANL)的断言来致动第一I/O电路系统116L中的读出放大器以从被寻址位置读取计数值的较低有效数据位(0到x-1)，并且利用读出放大器使能信号(SEANM)的断言来致动第二I/O电路系统116M中的读出放大器以从被寻址位置读取计数值的较高有效数据位(x到k-1)。在这种情况下，读取计数值是<0,0,0,0,1,1,1,1>，其中<0,0,0,0>是较高有效数据位(x到k-1)的值，而<1,1,1,1>是较低有效数据位(0到x-1)的值。

在时间t6处，由递增电路132执行递增一的操作并且计数值从<0,0,0,0,1,1,1,1>被修改为<0,0,0,1,0,0,0,0>，其中<0,0,0,1>是较高有效数据位(x到k-1)，而<0,0,0,0>是较低有效数据位(0到x-1)。应当注意，尽管事实上较低有效数据位(0到x-1)不再指示最大计数值，但是存储器选通控制信号(Max)的断言保持在锁存状态。

在时间t7处，控制电路CTRL将控制信号122中的另一个控制信号施加到第一和第二I/O电路系统116L和116M的I/O电路118以发起将递增计数值<0,0,0,1,0,0,0,0>写回到第一和第二子阵列112L和112M中的被寻址存储器位置。这具体地指示例如，利用第一I/O电路系统116L的写入使能信号(WRL)和第二I/O电路系统116M的写入使能信号(WRM)的断言。

在检测到写入操作完成之后，控制电路复位信号(Rst)在时间t8处被断言为逻辑低。在时间t8处对控制电路复位信号(Rst)的断言会在时间t9-t14处触发一系列事件，以在预期的下一个周期将电路的各种时钟和信号(CKintL、CKintM、RowDecL、RowDecM、WLL、WLM、SAENL、SAENM、WRL、WRM和Rst)复位。

在图4中所示的架构配置中，选通控制信号(Max)是单位信号。由于此，第二子阵列112M中的所有行的存储器单元C要么被禁用(当选通控制信号(Max)被取消断言时)要么被启用(当选通信号(Max)被断言时)。然而，应当认识到，可以对存储器的字线的选通控制执行更高程度的粒度(granularity)。

图7和图8示出了为字线选通控制提供这种更高程度的粒度的实施例。字线信号选通电路115包括用于每一行的逻辑与门146。逻辑与门146的第一输入从WL驱动器电路接收针对该行的字线信号。逻辑与门146的第二输入接收从锁存电路(Lt)输出的选通控制信号，该锁存电路进行操作以在逐行的基础上选择性地锁存最大计数控制信号(Cntmax)的断言逻辑状态。每个锁存电路Lt包括具有有效高控制配置的D型锁存器140。锁存器140的复位(R)输入被配置为接收存储器复位信号。当存储器复位信号被断言(逻辑高)，连同将所有计数值复位为零时，锁存器输出被复位为逻辑低。在此配置中，逻辑与门146将阻挡用于该行的字线信号从WL驱动器电路到第二子阵列112M的字线的通道。锁存器140的时钟(C)输入被配置为接收锁存定时控制信号。锁存器140的数据(D)输入被配置为接收由逻辑与门所生成的最大计数控制信号(Cntmax)，该逻辑与门被配置为对给定计数值的所有较低有效数据位(0到x-1)进行逻辑与。当所有较低有效数据位为逻辑高时，指示已达到最大计数值，逻辑与门的输出也为逻辑高。响应于最大计数控制信号(Cntmax)和锁存定时控制信号的断言，锁存输出变为逻辑高。在此配置中，逻辑与门146将用于该行的字线信号从WL驱动器电路传递到第二子阵列112M的字线。锁存定时控制信号由具有第一输入的逻辑与门142生成，该第一输入被配置为接收字线选择信号，当响应于地址的解码而选择了相关联的字线时，行解码器114将该字线选择信号断言为逻辑高。到逻辑与门142的第二输入接收由控制电路CTRL生成，并与行解码器的WL驱动器电路的使能操作相关联的内部时钟信号CKint的逻辑反相。因此，只有当字线选择信号被断言并且内部时钟信号CKint被取消断言时，锁存定时控制信号才被断言。这个定时条件仅在操作周期结束时出现(如下文将更详细描述)，并被用来确保在不可能将字线信号施加到第二子阵列112M的字线时(即，当内部时钟信号CKint已禁用WL驱动器电路时)设置锁存器140。在相同地址的下一个周期，最大计数控制信号(Cntmax)将为逻辑低，因为较低有效位将不再具有最大计数值。响应于来自与门142的定时信号的随后断言，锁存器140将被清除(即，被取消断言)并且通过由与门146所提供的对字线信号的选通，第二子阵列112M中的存储器单元C的对应行将返回到禁用状态。

控制电路CTRL包括选通电路123(在这里被示为逻辑与电路)，其响应于门控制信号(Gcont)的逻辑状态而选择性地将控制信号122传递到第二I/O电路系统112M中的I/O电路118。响应于通过WL驱动器电路和被设置的与其相关联的锁存电路140逻辑组合(例如，逻辑AND)而由行解码器对字线信号的断言来使门控制信号(Gcont)断言为逻辑高。换句话说，将响应于通过将锁存器输出和与其相关联的字线选择信号进行逻辑与运算而生成的信号的逻辑或(OR)运算而断言门控制信号(Gcont)。参见图8。

通过考虑以下内容将更好地理解电路130的整体操作。执行存储器110的初始化以复位所有计数值并使用存储器复位信号进一步复位所有锁存电路140。在锁存器140处于复位状态的情况下，字线信号选通电路115阻止字线信号被施加到与第二子阵列112M中的存储器单元C连接的字线WL，并且控制电路CTRL的逻辑电路123阻止控制信号122被施加到第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA。在针对存储器110的这种操作配置中，第二子阵列112M和第二I/O电路系统112M被有效地禁用以支持较低功耗的操作模式。对于较低有效位(0到x-1)，仅针对第一子阵列112L和第一I/O电路系统112L执行计数、数据修改和直方图生成。响应于接收到的存储器地址(地址)，行解码器114执行解码操作并选择要被断言的一条字线WL。然后较低有效位(0到x-1)中的计数值(计数)从存储器核112中的被寻址数据字位置中被读取，并通过SRAM 110的数据输出(Q)端口而被输出。然后数据修改电路132执行数学修改操作，在该示例情况下是递增一(+1)的操作，并且经修改的计数值(计数+1)被施加到SRAM 110的数据输入(D)端口以被写回到被寻址数据字位置。对每个被施加的存储器地址(地址)反复重复上述过程，以构建具有递增计数值的直方图，并且选通控制信号(Max)保持取消断言。

然而，存储器110的操作配置响应于数学修改操作生成较低有效位(0到x-1)的最大计数值的情况而改变。让我们作为示例而假设，存储器110中的特定数据字位置处的较低有效位(0到x-1)当前存储有计数值<1,1,1,0>。响应于接收到的针对该特定数据字位置的存储器地址(地址)，行解码器114执行解码操作并选择将被断言的对应字线WL。然后较低有效位(0到x-1)中的计数值(计数)<1,1,1,0>从存储器核112中的被寻址数据字位置中被读取，并通过SRAM 110的数据输出(Q)端口而被输出。然后数据修改电路132执行数学修改操作，在该示例情况下是递增一(+1)操作，并且经修改的计数值(计数+1)<1,1,1,1>被生成。针对较低有效位(0到x-1)的这个最大计数值由逻辑与门检测，并且最大计数控制信号(Cntmax)被断言。在将经修改的计数值写回到被寻址数据字位置的操作结束时，锁存定时控制信号被断言并且锁存电路140通过将锁存器Lt输出设置为逻辑高来响应锁存定时控制信号和最大计数控制信号两者的断言(Cntmax)。然后针对存储器110的操作配置处于这样的配置中：第一子阵列112L被启用并且其中相关联的锁存器Lt已被设置的第二子阵列112M的字线(即，行)上的存储器单元C也被启用。对于具有相同地址的下一个操作周期，选通电路115将允许字线信号到相关联的锁存器Lt被设置的第二子阵列112M中的存储器单元C的字线的通道。在至少一个锁存电路140处于设置状态的情况下，可以在随后对存储器的访问期间(即，当与任何被设置的锁存器Lt相对应的字线信号被施加时)断言门控制信号(Gcont)，并且控制电路CTRL的逻辑电路123将允许控制信号122到第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA的通道。因此，分别使用第一和第二子阵列112L和112M的较低有效位(0到x-1)和较高有效位(x到k-1)执行对存储器中的被寻址位置的读取和写入操作。

现在对图9A进行参考，其示出了当数据修改操作产生较低有效数据位(0到x-1)的最大计数值时的图7的电路的操作时序图。系统时钟(Clk)的脉冲在时间t1处被断言以开始数据操作。响应于系统时钟Clk的脉冲，控制电路120的内部时钟(CKint)在时间t2处与启用控制信号122的生成并施加到第一I/O电路系统116L的I/O电路118相结合地产生脉冲。此外，该内部时钟(CKint)被施加到行解码器以启用WL驱动器电路。然后行解码器对所施加的存储器地址进行解码，并在时间t3处断言施加到第一子阵列112L(被称为WLL)的字线信号中的一条字线信号。

因为锁存电路140尚未被设置，这指示这样的事实：针对较低有效数据位(0到x-1)达到最大计数值方面没有先前的实例，所以电路115将阻止字线信号被施加到第二子阵列112M(被称为WLM)的字线。另外，选通信号(Gcont)保持取消断言，并且选通电路123将阻止控制信号122被施加到第二I/O电路系统116M的I/O电路118。

在时间t4处，控制电路CTRL将控制信号122施加到第一I/O电路系统116L的I/O电路118。这具体地指示例如，通过断言读出放大器使能信号(SEANL)来致动第一I/O电路系统116L中的读出放大器，以从被寻址位置读取计数值的较低有效数据位(0到x-1)。在这种情况下，读取计数值是<1,1,1,0>。应当注意，由于门控制信号(Gcont)保持取消断言，所以控制电路CTRL没有将控制信号122施加到第二I/O电路系统116M的I/O电路118。这具体地指示例如，利用针对第二I/O电路系统116M中的读出放大器的读出放大器使能信号(SEANM)的持续取消断言。

在时间t5处，由递增电路132执行递增一的操作并且计数值被修改为<1,1,1,1>。较低有效数据位(0到x-1)的计数值<1,1,1,1>是最大可能计数值，并且该数据条件由与(AND)逻辑门来检测，并且最大计数控制信号(Cntmax)在时间t6处被断言。

在时间t7处，控制电路CTRL将控制信号122中的另一个控制信号施加到第一I/O电路系统116L的I/O电路118以发起将较低有效数据位(0到x-1)的递增计数值写回到第一子阵列112L中的被寻址存储器位置。这具体地指示例如，利用第一I/O电路系统116L的写入使能信号(WRL)的断言。再次，因为门控制信号(Gcont)保持取消断言，应当注意，控制电路CTRL没有将控制信号122施加到第二I/O电路系统116M的I/O电路118，并且因此针对第二I/O电路系统116M的I/O电路118的写入使能信号(WRM)保持取消断言。

在检测到完成写入操作之后，控制电路复位信号(Rst)在时间t8处被断言为逻辑低。在时间t8处对控制电路复位信号(Rst)的断言会在时间t9、t10和t12-t14处触发一系列事件，以在预期的下一个周期将电路的各种时钟和信号(CKintL、RowDecL、WLL、SAENL、WRL和Rst)复位。此外，当内部时钟CKint在时间t9处被复位为逻辑低，并且在字线WLL保持断言的情况下，锁存时钟输入定时信号在时间t10左右由被与门142断言。在锁存电路140的数据输入和时钟输入(即最大计数控制信号(Cntmax))同时被断言的情况下，与其中检测到最大可能计数值的行相关联的锁存电路140的输出(即锁存器设置信号)在时间t11处改变为设置状态。

现在对图9B进行参考，其示出了图7的电路在响应于已经达到较低有效数据位(0到x-1)的最大计数值而设置锁存器之后的数据修改操作的操作时序图。应当注意，与用于与在图9A中所示的过程中使用的存储器地址相关联的存储器位置的字线相对应的锁存电路140被锁存在设置状态，如锁存器设置信号的逻辑高状态所示。系统时钟(Clk)的脉冲在时间t1被断言以开始数据操作。响应于系统时钟Clk的脉冲，控制电路120的内部时钟(CKint)在时间t2处与启用控制信号122的生成并施加到第一I/O电路系统116L的I/O电路118相结合地产生脉冲。此外，该内部时钟(CKint)被施加到行解码器以启用WL驱动器电路。在这里将假设针对这个操作周期，存储器地址与在图9A中所示的过程中所施加的存储器地址相同。行解码器对所施加的存储器地址进行解码，并使字线信号中的相同的一条字线信号断言。因为与该选定字线相关联的锁存电路140被设置，对应的与门146被启用，并且因此在时间t3处在对应的行处将断言的字线信号施加到第一子阵列112L(被称为WLL)和第二子阵列112M(被称为WLM)两者。

响应于锁存电路140的设置和行解码器对其对应字线信号WLL的断言，门控制信号(Gcont)也在时间t3处被断言以启用控制电路CTRL的与门123的操作。

在时间t4处，控制电路CTRL将控制信号122施加到第一和第二I/O电路系统116L和116M的I/O电路118。这具体地指示例如，利用读出放大器使能信号(SEANL)的断言来致动第一I/O电路系统116L中的读出放大器以从被寻址位置读取计数值的较低有效数据位(0到x-1)，并且利用读出放大器使能信号(SEANM)的断言来致动第二I/O电路系统116M中的读出放大器以从被寻址位置读取计数值的较高有效数据位(x到k-1)。在这种情况下，读取计数值为<0,0,0,0,1,1,1,1>，其中<0,0,0,0>是较高有效数据位(x到k-1)而<1,1,1,1>是较低有效数据位(0到x-1)。

在时间t5处，由递增电路132执行递增一的操作并且计数值从<0,0,0,0,1,1,1,1>被修改为<0,0,0,1,0,0,0,0>，其中<0,0,0,1>是较高有效数据位(x到k-1)，而<0,0,0,0>是较低有效数据位(0到x-1)。

在时间t6处，控制电路CTRL将控制信号122中的另一个控制信号施加到第一和第二I/O电路系统116L和116M的I/O电路118以发起将递增的计数值<0,0,0,1,0,0,0,0>写回到第一和第二子阵列112L和112M中的被寻址存储器位置。这具体地指示例如，利用第一I/O电路系统116L的写入使能信号(WRL)和第二I/O电路系统116M的写入使能信号(WRM)的断言。在这里应当注意，由于计数值的较低有效位是<0,0,0,0>，其使最大计数控制信号(Cntmax)取消断言为逻辑低。

在检测到写入操作完成之后，控制电路复位信号(Rst)在时间t7处被断言为逻辑低。在时间t7处对控制电路复位信号(Rst)的断言会在时间t8、t9和t11-t13处触发一系列事件，以在预测的下一个周期将电路的各种时钟和信号(CKintL、CKintM、RowDecL、RowDecM、WLL、WLM、SAENL、SAENM、WRL、WRM和Rst)复位。此外，当内部时钟CKint在时间t8处被复位为逻辑低，并且字线WLL保持断言的情况下，在时间t19处由与门142断言锁存时钟输入定时信号。在锁存电路140的数据输入(最大计数控制信号(Cntmax))被取消断言并且时钟输入被断言的情况下，与行相关联的锁存电路140的输出(即，锁存器设置信号)在时间t10处改变回到逻辑低设置状态。

图10示出了为字线选通控制提供这种更高程度的粒度的另一个实施例。在这个实施例中，行解码器114中的地址存储电路150存储每个数据存储位置(即，行)的存储器地址(地址)，其中由于检测到较低有效位(0到x-1)的计数值已经达到最大计数值的情况而已经断言选通信号(Max)。地址存储电路150对所存储的地址进行解码并断言选通信号152，该选通信号152被施加到对应于解码地址的行的逻辑与门146的第二输入。逻辑与门146的第一输入从WL驱动器电路接收该行的字线信号。在复位之后，地址存储电路150中不存储任何地址，并且通过与门146阻止字线信号而禁用第二子阵列112M。然而，对于在构建直方图期间断言选通信号(Max)的每个实例，地址存储电路150存储当前正被施加的存储器地址，并且该地址在行解码器114中被解码以断言对应的选通信号152，以用于选择性地启用第二子阵列112M中的存储器单元的行，从而通过由与门146提供的选通来接收字线信号。

控制电路CTRL的选通电路123响应于选通控制Gcont信号来选择性地选通用于施加到第二I/O电路系统116M的I/O电路118的控制信号122。每次地址存储电路150断言选通信号152中的一个选通信号时，该选通控制Gcont信号就被断言。

通过使用图10中的地址存储电路150来存储由于对达到最大计数值的较低有效位的数学修改操作而已经被选通控制信号(Max)断言的地址，提供了更多的优点。与这些保存的存储器地址相对应的存储器位置显然将存储较高的大小的计数值。在大多数直方图操作中，较高的计数值是最重要或更令人感兴趣的。在知道存储这些较高计数值的存储器位置的情况下，系统可以与执行从存储器110选择性地读出直方图数据相结合地使用存储在地址存储电路150中的地址。因为该读取操作仅限于存储在地址存储电路150中的那些地址，所以可以以更省电和更省时的方式执行该操作。

作为另一改进，在地址存储电路150中仅存储有限数量的地址，其中那些地址表示在其中存储最高计数值的存储器位置。可以由地址存储电路150执行测试以跟踪针对选通控制信号(Max)已被断言的存储器位置接收到特定地址的次数，并且仅保存已被断言的最多(或者多于某个阈值)次数。在知道存储有最高计数值的存储器位置的情况下，系统可以与从存储器110中选择性地读出直方图数据相结合地使用存储在地址存储电路150中的地址。因为该读取操作局限于仅存储在地址存储电路150中的被选择的几个地址，所以可以以更省电和更省时的方式执行该操作。

作为又一改进，地址存储电路150还可以被配置为存储与单个最高计数值相关联的个体存储地址的标识(例如，通过使用标志)。在知道该信息的情况下，系统可以与执行从存储器110仅特定地读出直方图数据的最高计数值相结合地使用存储在地址存储电路150中的被标记地址。因为该读取操作局限于存储在地址存储电路150中的单个地址，所以可以在功率和时间方面以更高的效率执行该操作。

如图4、图7和图10中所示的电路130利用耦接到存储器110的数据输出(Q)端口和数据输入(D)端口的外部数据修改电路132。在替代实施例中，如图11中所示，在SRAM 110中内部地执行用于在数学上修改计数值的步骤2)操作。就进一步降低功耗而言，这是一个有利的解决方案，因为不需要与实现递增操作相结合地在SRAM 110的数据输出(Q)端口和数据输入(D)端口或电源外部电路处切换数据信号。除了如下所述之外，图11中的电路130的配置类似于图4中的电路130的配置。

存储器包括内部数据修改电路132’，其操作为对由锁存电路从读出放大器SA锁存的计数值的位执行数据修改。数据修改电路132’包括一个n位加法器电路，其对被锁存的数据字(其为存储在存储器中的当前计数值)进行操作以递增一并输出经修改的数据字(即，计数+1)。

用于内部数据修改电路132’的n位加法器由多个半加器(half adder)(ADD)电路形成，其中每个ADD电路可以被实现为每个I/O电路118的组件。每个ADD电路包括第一输入和第二输入，该第一输入耦接以从与其对应的I/O电路118的锁存电路接收被锁存的数据位，该第二输入耦接到前一个ADD电路(除了与耦接到第二输入的逻辑高电压电源节点(Vdd)的最低有效位列相关联的第一ADD电路之外)的进位输出。每个ADD电路还包括耦接到MUX电路的和(sum)输出(S)以及耦接到后一个ADD电路的第二输入的进位输出(C)。数据输入/输出(I/O)电路系统116中的多个ADD电路用于对由锁存电路锁存的位所提供的数据字执行递增一的操作。

存储器内的最大计数检测电路135耦接到针对较低有效位0到x-1的ADD电路的和输出(S)。最大计数检测电路135操作以确定由内部数据修改电路132’对较低有效位0至x-1执行的数据修改操作是否产生最大计数值。选通控制信号(Max)的断言取决于该确定。

每当由ADD电路执行的数据修改操作为不具有最大值的较低有效位0到x-1生成输出时，选通控制信号(Max)被取消断言。作为示例，考虑如下场景，其中保存在I/O电路116L的锁存电路中的较低有效数据位(0到x-1)是<1,1,0,1>(对于x＝4)，并且由ADD电路执行的递增一的结果产生用于施加到MUX电路较低有效数据位(0到x-1)<1,1,1,0>。在这种情况下，选通控制信号(Max)被取消断言。相反，考虑如下场景，其中I/O电路116L的锁存电路中的较低有效数据位(0到x-1)是<1,1,1,0>，并且由AND电路执行的递增一的结果产生用于施加到MUX电路的较低有效数据位(0到x-1)<1,1,1,1>。在这种情况下，选通控制信号(Max)被断言。

通过考虑以下内容将更好地理解电路130的整体操作。执行存储器110的初始化以重置所有计数值并取消断言选通控制信号(Max)。在选通信号(Max)被取消断言的情况下，字线信号选通电路115阻止字线信号被施加到与第二子阵列112M中的存储器单元C连接的字线WL，并且控制电路CTRL的逻辑电路阻止控制信号122被施加到第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA。在针对存储器110的这种操作配置中，第二子阵列112M和第二I/O电路系统112M被有效地禁用以支持较低功耗的操作模式。对于较低有效位(0到x-1)，仅针对第一子阵列112L和第一I/O电路系统112L执行计数、数据修改和直方图生成。响应于接收到的存储器地址(地址)，行解码器114执行解码操作并选择要被断言的一条字线WL。然后较低有效位(0到x-1)中的计数值(计数)从存储器核112中的被寻址数据字位置中被读取，并被锁存在存储器的I/O电路中。然后内部数据修改电路132’执行数学修改操作，在该示例情况下是递增一(+1)的操作，并且经修改的计数值(计数+1)通过MUX电路被写回到被寻址数据字位置。对每个被施加的存储器地址(地址)反复重复上述过程，以构建具有递增计数值的直方图，并且选通控制信号(Max)保持取消断言。

然而，存储器110的操作配置响应于数学修改操作生成针对较低有效位(0到x-1)的最大计数值的情况而改变。让我们作为示例而假设，存储器110中的特定数据字位置处的较低有效位(0到x-1)当前存储有计数值<1,1,1,0>。响应于接收到的针对该特定数据字位置的存储器地址(地址)，行解码器114执行解码操作并选择将被断言的对应字线WL。然后较低有效位(0到x-1)中的计数值(计数)<1,1,1,0>从存储器核112中的被寻址数据字位置中被读取，并被锁存在存储器的I/O电路中。然后内部数据修改电路132’执行数学修改操作，在该示例情况下是递增一(+1)的操作，并且经修改的计数值(计数+1)<1,1,1,1>被生成，并通过MUX电路而被写回到被寻址数据字位置。针对较低有效位(0到x-1)的这个最大计数值由最大计数检测电路135检测，并且响应于此，选通控制信号(Max)被断言。然后用于存储器110的操作配置被改变为第一子阵列112L和第二I/O电路系统112M都被启用的配置。对于任何后续操作周期，选通电路115将允许字线信号到第二子阵列112M中的存储器单元C的字线的通道，并且控制电路CTRL的逻辑电路将允许控制信号122到第二I/O电路系统112M中的I/O电路118的预充电电路PCH、多路复用电路系统MUX和读出放大器电路SA的通道。因此，分别使用第一和第二子阵列112L和112M的较低有效位(0到x-1)和较高有效位(x到k-1)执行对存储器中的被寻址位置的读取和写入操作。

现在对图12A进行参考，其示出了当数据修改操作产生较低有效数据位(0到x-1)的最大计数值时图11的电路的操作时序图。系统时钟(Clk)的脉冲在时间t1处被断言以开始数据操作。响应于系统时钟Clk的脉冲，控制电路120的第一时钟发生器电路(时钟发生器.较低)的内部时钟(CKintL)在时间t2处与启用第一时钟发生器电路(时钟发生器.较低)相结合地产生脉冲，以将控制信号122施加到第一I/O电路系统116L的I/O电路118。此外，在时间t3处，第一时钟发生器电路(时钟发生器.较低)断言第一行解码器控制信号(RowDecL)以启用行解码器的WL驱动器电路。然后行解码器对所施加的存储器地址进行解码并且在时间t4断言用于施加到第一子阵列112L(被称为WLL)的字线信号中的一条字线信号。

因为存储器选通控制信号(Max)未被断言，这指示这样的事实：针对较低有效数据位(0到x-1)达到最大计数值方面没有先前的实例，所以控制电路120的第二时钟发生器电路(时钟发生器.较高)的内部时钟(CKintM)保持取消断言。因此，第二时钟发生器电路(时钟发生器.较高)未被启用来将控制信号122施加到第二I/O电路系统116M的I/O电路118，并且第二行解码器控制信号(RowDecM)被取消断言以阻止行解码器的门电路115将字线信号施加到第二子阵列112M的字线(被称为WLM)。

在时间t5处，控制电路CTRL将控制信号122施加到第一I/O电路系统116L的I/O电路118。这具体地指示例如，通过断言读出放大器使能信号(SEANL)来致动第一I/O电路系统116L中的读出放大器，以从被寻址位置读取计数值的较低有效数据位(0到x-1)。在这种情况下，读取计数值是<1,1,1,0>，其由与较低有效数据位(0到x-1)相关联的锁存电路锁存。应当注意，由于控制电路120的第二时钟发生器电路(时钟发生器.较高)被取消断言，所以控制电路CTRL没有将控制信号122施加到第二I/O电路系统116M的I/O电路118。这具体地指示例如，利用针对第二I/O电路系统116M中的读出放大器的读出放大器使能信号(SEANM)的持续取消断言。

在时间t6处，由内部递增电路132’执行递增一的操作，并且加法器输出计数值<1,1,1,1>。在加法器输出处的较低有效数据位(0到x-1)的这个计数值<1,1,1,1>是最大可能计数值。最大计数检测电路135检测到该条件并在时间t7处断言存储器选通控制信号(Max)。应当注意，存储器选通控制信号(Max)的这种断言是一个锁存状态(参见图5中S-R锁存器的复位输入)，其一直保持在原位，直到通过存储器复位信号而发生存储器复位(参见图5中的S-R锁存器的设置输入)。

在时间t8处，控制电路CTRL将控制信号122中的另一个控制信号施加到第一I/O电路系统116L的I/O电路118以发起通过MUX电路将较低有效数据位(0到x-1)的递增计数值写回到第一子阵列112L中的被寻址存储器位置。这具体地指示例如，利用第一I/O电路系统116L的写入使能信号(WRL)的断言。再次，因为控制电路120的第二时钟发生器电路(时钟发生器.较高)被取消断言，应当注意，控制电路CTRL没有将控制信号122施加到第二时钟I/O电路系统116M的I/O电路118，并且因此针对第二I/O电路系统116M的I/O电路118的写入使能信号(WRM)保持取消断言。

在检测到完成写入操作之后，控制电路复位信号(Rst)在时间t9处被断言为逻辑低。在时间t9处对控制电路复位信号(Rst)的断言会在时间t10-t15处触发一系列事件，以在预期的下一个周期将电路的各种时钟和信号(CKintL、RowDecL、WLL、SAENL、WRL和Rst)复位。

现在对图12B进行参考，其示出了图11的电路在已经达到较低有效数据位(0到x-1)的最大计数值之后的数据修改操作的操作时序图。应当注意，存储器选通控制信号(Max)被锁存在断言状态，因为在某个先前周期中达到了较低有效数据位(0到x-1)的最大计数值。系统时钟(Clk)的脉冲在时间t1处被断言以开始数据操作。响应于系统时钟Clk的脉冲以及存储器选通信号(Max)的断言状态，控制电路120的第一和第二时钟发生器电路(时钟发生器.较低和时钟发生器.较高)的内部时钟(CKintL和CKintM)在时间t2处与启用第一和第二时钟发生器电路(时钟发生器.较低和时钟发生器.较高)相结合地产生脉冲，以将控制信号122施加到第一和第二I/O电路系统116L和116M的I/O电路118。此外，在时间t3处，第一时钟发生器电路(时钟发生器.较低)断言第一行解码器控制信号(RowDecL)以启用行解码器的WL驱动器电路，并且第二时钟发生器电路(时钟发生器.较高)断言第二行解码器控制信号(RowDecM)以启用选通电路115。然后行解码器对所施加的存储器地址进行解码并且在时间t4处断言用于施加到第一和第二子阵列112L和112M(被称为WLL和WLM)的字线信号中的一条字线信号。

在时间t5处，控制电路CTRL将控制信号122施加到第一和第二I/O电路系统116L和116M的I/O电路118。这具体地指示例如，利用读出放大器使能信号(SEANL)的断言来致动第一I/O电路系统116L中的读出放大器以从被寻址位置读取计数值的较低有效数据位(0到x-1)，并且利用读出放大器使能信号(SEANM)的断言来致动第二I/O电路系统116M中的读出放大器以从被寻址位置读取计数值的较高有效数据位(x到k-1)。在这种情况下，读取计数值是由锁存电路锁存的<0,0,0,0,1,1,1,1>，其中<0,0,0,0>是锁存的较高有效数据位(x到k-1)，而<1,1,1,1>是锁存的较低有效数据位(0到x-1)。

在时间t6处，由递增电路132执行递增一的操作并且计数值从<0,0,0,0,1,1,1,1>被修改为<0,0,0,1,0,0,0,0>，其中<0,0,0,1>是由加法器电路生成的较高有效数据位(x到k-1)，而<0,0,0,0>是由加法器电路生成的较低有效数据位(0到x-1)。应当注意，尽管事实上较低有效数据位(0到x-1)不再指示最大计数值，但是存储器选通控制信号(Max)的断言保持在锁存状态。

在时间t7处，控制电路CTRL将控制信号122中的另一个控制信号施加到第一和第二I/O电路系统116L和116M的I/O电路118以发起将递增计数值<0,0,0,1,0,0,0,0>写回到第一和第二子阵列112L和112M中的被寻址存储器位置。这具体地指示例如，利用第一I/O电路系统116L的写入使能信号(WRL)和第二I/O电路系统116M的写入使能信号(WRM)的断言。

在检测到写入操作完成之后，控制电路复位信号(Rst)在时间t8处被断言为逻辑低。在时间t8处对控制电路复位信号(Rst)的断言会在时间t9-t14处触发一系列事件，以在预期的下一个周期将电路的各种时钟和信号(CKintL、CKintM、RowDecL、RowDecM、WLL、WLM、SAENL、SAENM、WRL、WRM和Rst)复位。

在图11中所示的字线信号选通电路115和控制信号选通电路123的实现对应于图4的实现。然而，应当理解，如图7和/或10中所示的字线信号选通电路115和控制信号选通电路123的实现被示为使用外部数据修改电路132，其可以替代为使用如图11中所示的内部数据修改电路132’一起使用。

现在对图13进行参考，其示出了设备300的示意表示，该设备利用了图4、图7、图10和图11的存储器110。设备300可以例如包括片上系统(SoC)形式的图像传感器，其包括具有由中央处理单元304处理的输出的光敏电路302。电路110可以例如包括耦接到或嵌入在中央处理单元304中的存储器。在一个特定的相关示例中，图像传感器可以包括本领域公知的飞行时间(ToF)传感器。这种传感器包括发射器电路306，该发射器电路306被配置为发射光脉冲，该光脉冲被目标反射回到光敏电路302。响应于反射光脉冲的检测，CPU 304在与定时测量相关联的存储器地址处访问电路110。每次访问都会引起对所存储的计数值进行数学修改(例如，递增一)，该值随着时间的推移而提供用于识别目标和到那些目标的距离的直方图数据。

虽然本发明已在附图和前述描述中详细说明和描述，但是这样的说明和描述被认为是说明性或示例性的而不是限制性的；本发明不限于所公开的实施例。通过研究附图、公开内容和所附权利要求，本领域技术人员在实践要求保护的发明时可以理解和实现对所公开实施例的其他变型。

Claims (38)

1.一种电路，包括：

存储器电路，所述存储器电路包括：

存储器核，由在行中存储数据字的存储器单元阵列形成，其中每行连接到字线，并且其中所述阵列被布置为包括第一子阵列和第二子阵列，所述第一子阵列存储所述数据字的较低有效位，所述第二子阵列存储所述数据字的较高有效位；以及

行解码器电路，被配置为接收地址，将接收到的地址解码，并生成字线信号，所述字线信号基于所解码的地址而被施加到所述字线中的用于特定数据位置的选定字线；

数据修改电路，被配置为对从与所述字线中的选定字线相对应的所述存储器单元阵列中的所述特定数据位置读取的数据字执行数学操作，以便产生被写回到所述存储器单元阵列中的所述特定数据位置的经修改的数据字；

其中所述行解码器还包括字线选通电路，所述字线选通电路被配置为响应于最大值信号的断言而选择性地选通所述字线信号到所述第二子阵列的存储器单元的通道；以及

检测电路，被配置为响应于确定对来自所述第一子阵列的所述数据字的所述较低有效位所执行的所述数学操作而产生用于所述数据字的所述较低有效位的最大数据值来断言所述最大值信号。

2.根据权利要求1所述的电路，其中所述数据修改电路在所述存储器电路外部。

3.根据权利要求1所述的电路，其中所述数据修改电路在所述存储器电路内部。

4.根据权利要求1所述的电路，其中所述数学操作包括递增操作、递减操作或乘法操作中的一个操作。

5.根据权利要求1所述的电路，其中所述字线选通电路包括用于每条字线的逻辑与门，所述逻辑与门包括被配置为接收所述字线信号的第一输入、被配置为接收从所述最大值信号导出的选通控制信号的第二输入以及耦接到用于所述第二子阵列的所述存储器单元的所述字线的输出。

6.根据权利要求1所述的电路，其中所述字线选通电路包括：

逻辑与门，用于每条字线，所述逻辑与门包括被配置为接收所述字线信号的第一输入、被配置为接收选通控制信号的第二输入以及耦接到用于所述第二子阵列的所述存储器单元的所述字线的输出；以及

锁存电路，被配置为响应于所述最大值信号的断言而选择性地锁存所述选通控制信号。

7.根据权利要求6所述的电路，其中所述锁存电路包括：

设置-复位锁存器，具有被配置为接收所述最大值信号的设置输入和时钟输入；以及

另一个逻辑与门，包括被配置为接收字线选择信号的第一输入、被配置为接收时钟信号的第二输入以及耦接到所述设置-复位锁存器的所述时钟输入的输出。

8.根据权利要求1所述的电路，其中所述字线选通电路包括：

逻辑与门，用于每条字线，所述逻辑与门包括被配置为接收所述字线信号的第一输入、被配置为接收选通控制信号的第二输入以及耦接到用于所述第二子阵列的所述存储器单元的所述字线的输出；以及

最大值地址电路，被配置为响应于所述最大值信号的断言来存储与数据位置相关联的地址，在所述数据位置对来自所述第一子阵列的所述数据字的所述较低有效位执行所述数学操作而产生所述最大数据值，所述最大值地址电路还被配置为当所述存储器在所存储的地址中的一个所存储的地址处被寻址时输出所述选通控制信号。

9.根据权利要求8所述的电路，其中所述存储器还包括：输入/输出电路系统，所述输入/输出电路系统耦接到所述存储器核，并且其中所述输入/输出电路系统被配置为仅从对应于所述所存储的地址的所述数据位置读取用于输出的所述数据字。

10.根据权利要求8所述的电路，其中所述最大值地址电路还被配置为标记所述所存储的地址中数据字具有最高值的一个所存储的地址，并且其中所述输入/输出电路系统被配置为仅从已被标记的所述所存储的地址的所述数据位置读取用于输出的所述数据字。

11.根据权利要求1所述的电路，其中所述存储器还包括：

第一输入/输出电路系统，耦接到所述第一子阵列；

第二输入/输出电路系统，耦接到所述第二子阵列；以及

控制电路，被配置为生成控制信号，所述控制信号用于控制所述第一输入/输出电路系统和所述第二输入/输出电路系统内的电路的操作；

其中所述控制电路包括控制信号选通电路，所述控制信号选通电路被配置为响应于所述最大值信号的断言而选择性地选通所述控制信号到所述第二输入/输出电路系统的通道。

12.根据权利要求1所述的电路，其中所述数据修改电路包括串联的多个加法器电路，所述串联的多个加法器电路被配置为执行所述数学操作，并且其中所述检测电路被配置为如果来自所有所述加法器电路的输出处于相同逻辑状态，则断言所述最大值信号。

13.根据权利要求1所述的电路，其中响应于所述最大值信号的断言，所述字线选通电路允许访问存储所述数据字的较高有效位的所述第二子阵列的所有行。

14.根据权利要求1所述的电路，其中所述字线选通电路仅允许访问所述第二子阵列的多个特定行，所述多个特定行存储用于数据位置的所述数据字的较高有效位，在所述数据位置，由于对来自所述第一子阵列的所述较低有效位执行所述数学操作而产生所述最大数据值，所述最大值信号被所述检测电路断言。

15.根据权利要求1所述的电路，其中所述存储器电路还被配置为在数据读取操作模式下操作以检索数据字，并且其中所述字线选通电路还被配置为在所述数据读取操作模式下选通字线信号的通道以访问所述第二子阵列的存储器单元。

16.一种电路，包括：

存储器电路，所述存储器电路包括：

存储器单元阵列，被布置为包括第一子阵列和第二子阵列，所述第一子阵列存储数据的较低有效位，所述第二子阵列存储数据的较高有效位；

第一多条字线，用于所述第一子阵列；

第二多条字线，用于所述第一子阵列；以及

行解码器电路，耦接到所述第一多条字线和所述第二多条字线，其中所述行解码器生成字线信号，并且包括字线选通电路，所述字线选通电路被配置为响应于最大值信号的断言而选择性地选通所述字线信号到用于所述第二子阵列的所述第二多条字线的通道；

数据修改电路，被配置为对从所述存储器单元阵列读取的数据执行数学操作；以及

检测电路，被配置为响应于对来自所述第一子阵列的数据的所述较低有效位所执行的所述数学操作而产生最大数据值来断言所述最大值信号。

17.根据权利要求16所述的电路，其中所述数据修改电路和所述检测电路在所述存储器电路外部。

18.根据权利要求16所述的电路，其中所述数据修改电路和所述检测电路在所述存储器电路内部。

19.根据权利要求16所述的电路，其中所述数学操作是递增一的操作。

20.根据权利要求16所述的电路，其中所述字线选通电路包括用于所述第二多条字线中的每条字线的逻辑与门，所述逻辑与门包括被配置为接收所述字线信号的第一输入、被配置为接收从所述最大值信号导出的选通控制信号的第二输入以及耦接到所述第二多条字线中的所述字线的输出。

21.根据权利要求16所述的电路，其中所述字线选通电路包括：

逻辑与门，用于所述第二多条字线中的每条字线，所述逻辑与门包括被配置为接收所述字线信号的第一输入、被配置为接收选通控制信号的第二输入以及耦接到所述第二多条字线中的所述字线的输出；以及

锁存电路，被配置为响应于所述最大值信号的断言而选择性地锁存所述选通控制信号。

22.根据权利要求21所述的电路，其中所述锁存电路包括：

设置-复位锁存器，具有被配置为接收所述最大值信号的设置输入；以及

另一个逻辑与门，包括被配置为接收字线选择信号的第一输入、被配置为接收时钟信号的第二输入以及耦接到所述设置-复位锁存器的时钟设置输入的输出。

23.根据权利要求16所述的电路，其中所述字线选通电路包括：

逻辑与门，用于所述第二多条字线中的每条字线，所述逻辑与门包括被配置为接收所述字线信号的第一输入、被配置为接收选通控制信号的第二输入以及耦接到所述第二多条字线中的所述字线的输出；以及

最大值地址电路，被配置为响应于所述最大值信号的断言来存储与数据位置相关联的地址，在所述数据位置对来自所述第一子阵列的所述数据字的所述较低有效位执行所述数学操作而产生所述最大数据值，所述最大值地址电路还被配置为当所述存储器在所存储的地址中的一个所存储的地址处被寻址时输出所述选通控制信号。

24.根据权利要求23所述的电路，其中所述存储器还包括：输入/输出电路系统，所述输入/输出电路系统耦接到所述存储器核，并且其中所述输入/输出电路系统被配置为仅从对应于所述所存储的地址的所述数据位置读取用于输出的所述数据字。

25.根据权利要求23所述的电路，其中所述最大值地址电路还被配置为标记所述所存储的地址中数据字具有最高值的一个所存储的地址，并且其中所述输入/输出电路系统被配置为仅从已被标记的所述所存储的地址的所述数据位置读取用于输出的所述数据字。

26.根据权利要求16所述的电路，其中所述存储器还包括：

第一输入/输出电路系统，耦接到所述第一子阵列；

第二输入/输出电路系统，耦接到所述第二子阵列；

控制电路，被配置为生成控制信号，所述控制信号用于控制所述第一输入/输出电路系统和所述第二输入/输出电路系统内的电路的操作；

其中所述控制电路包括控制信号选通电路，所述控制信号选通电路被配置为响应于所述最大值的断言而选择性地选通所述控制信号到所述第二输入/输出电路系统的通道。

27.根据权利要求16所述的电路，其中所述存储器电路还被配置为在数据读取操作模式下操作以检索数据字，并且其中所述字线选通电路还被配置为在所述数据读取操作模式下选通字线信号的通道以访问所述第二子阵列的存储器单元。

28.一种用于操作存储器电路的方法，所述存储器电路包括以具有第一子阵列和第二子阵列的模块化架构布置的存储器单元阵列，所述第一子阵列被配置为存储数据的较低有效位，所述第二子阵列被配置为存储数据的较高有效位，所述方法包括：

从所述存储器电路读取数据；

对从所述存储器电路读取的数据执行数学操作以生成经修改的数据；以及

将所述经修改的数据写回到所述存储器电路；

其中读取数据和写入所述经修改的数据包括断言字线信号以选择所述存储器中的用于读取数据和写入经修改的数据的数据位置；

所述方法还包括：

阻止将所述字线信号施加到所述第二子阵列；

其中执行所述数学操作包括对从所述数据位置读取的所述数据的所述较低有效位执行所述数学操作；

如果对所读取的所述数据的较低有效位所执行的数学操作产生最大数据值，则断言最大值信号；以及

此后，响应于所断言的最大值信号，允许将所述字线信号施加到所述第二子阵列以用于至少所述数据位置。

29.根据权利要求28所述的方法，其中所述数学操作是递增一的操作。

30.根据权利要求28所述的方法，其中通过选择性地选通所述字线信号来执行阻止和此后的允许。

31.根据权利要求28所述的方法，还包括：

将所述最大值信号与用于所述数据位置的字线选择信号进行逻辑组合，以生成选通控制信号；以及

响应于所述选通控制信号的逻辑状态而选择性地选通所述字线信号。

32.根据权利要求28所述的方法，还包括：如果针对在数据位置处所读取的所述数据的较低有效位所执行的数学操作而断言所述最大值信号，则存储施加到所述存储器的地址以选择所述数据位置。

33.根据权利要求32所述的方法，还包括：使用所存储的地址来选择性地控制允许将所述字线信号施加到所述第二子阵列以用于与所述所存储的地址相关联的所述数据位置。

34.根据权利要求32所述的方法，还包括：使用所存储的地址来从所述存储器选择性地读取所述经修改的数据。

35.根据权利要求32所述的方法，还包括：如果在与所存储的地址相关联的数据位置处的所述经修改的数据具有最高值，则标记所述所存储的地址。

36.根据权利要求35所述的方法，还包括：使用已被标记的所述所存储的地址来从所述存储器选择性地读取具有所述最高值的所述经修改的数据。

37.根据权利要求28所述的方法，其中所述存储器还包括第一输入/输出电路系统和第二输入/输出电路系统，所述第一输入/输出电路系统与所述第一子阵列相关联，所述第二输入/输出电路系统与所述第二子阵列相关联，所述方法还包括：

响应于所述最大值信号的取消断言，将输入/输出控制信号施加到所述第一输入/输出电路系统而不是所述第二输入/输出电路系统；以及

响应于最大值信号的断言，将输入/输出控制信号施加到所述第一输入/输出电路系统和所述第二输入/输出电路系统两者。

38.根据权利要求28所述的方法，其中所述存储器电路还被配置为在数据读取操作模式下操作以检索数据字，所述方法包括：在所述数据读取操作模式下选通字线信号的施加以访问所述第二子阵列的存储器单元。

Images