KR20120127621A - 반도체 장치 및 그 제조 방법 - Google Patents

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크리스토프 빌헬름 셀레
니콜라스 알더곤다 잔 마리아 반 어레
에드아르드 쟈코버스 안토니우스 라쏘
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폴리머 비젼 비.브이.
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Abstract

제1 내부 에지 세트를 갖는 절연 요소를 포함하는 패턴으로 전도 물질층을 기판에 제공하는 단계(21)를 포함하는 반도체 장치를 제조하는 방법(20)을 설명한다. 이 방법은 단계(22)에서 그 사이에 하나 이상의 캐비티를 형성하기 위해 일련의 벽 구조를 기판에 제공하는 단계를 더 포함한다. 벽 구조는 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 갖는다. 제2 에지 세트는 제1 에지 세트로부터 미리정의된 거리만큼 뒤에 설정된다. 또한, 단계(24)에서 이 방법은 캐비티에 액체 물질을 퇴적하는 단계를 포함한다. 전술한 피처를 통합하는 디스플레이 및 전자 장치가 개시된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치를 제조하는 방법에 관한 것이다. 본 발명은 또한 반도체 장치 및 이를 포함하는 디스플레이 및 전자 장치에 관한 것이다.
WO 2006/051457 A1호에는 반도체 장치를 제조하는 방법이 공지되어 있다. 공지된 방법은 패턴화된 금속층의 일부가 제공된 적합한 기판의 표면 위에 일련의 벽 구조를 배열하는 단계를 포함한다. 레지스트 물질(resist material)로부터 제조될 수 있는 벽 구조는 후속 프린트 물질(printed material)을 안내하는 기능을 하는 일련의 배리어(barrier) 및 캐비티(cavity)를 정의한다. 예를 들어, 반도체 영역을 형성할 적합한 액체 물질이 이들 캐비티에 제공될 수도 있다. 공지된 방법에서, 캐비티들의 각각의 모양은 장치 구조의 층들 사이의 레지스트레이션(registration)을 유지하도록 구성된다. 특히, 공지된 방법에는 반도체 장치의 자기정렬층(self-aligned layer)이 제공된다.
적절한 용액(solution) 또는 분산액(dispersion)으로부터의 기판 상의 표면 비동질성(inhomogeneities) 또는 침전(precipitations)이 건조 유체 방울의 액체-고체 접촉 라인이 고정되게, 즉 기판의 일정한 위치에 고정되게 한다는 점이 공지 방법의 문제점이다. 이 경우, 상대적으로 빠른 증발은 방울 둘레로의 물질 이송을 초래할 수 있다. 이는 용액 또는 분산액의 완전 건조 후에 실제로 용질의 링 모양의 침전물에 나타날 수도 있다. 이 효과는 반도체 영역이 미리 패턴화된 표면 위의 용액 퇴적에 의해 정의되는 경우, 예를 들어 우물과 같은 표면 피처(feature)들로 반도체 용액을 잉크 제트식 프린트하는 경우에 특히 확연해 질 수 있다.
앞서 설명한 관점에서, 반도체 장치를 제조하기 위한 방법이 설명되어 있다. 이 방법은 제1 내부 에지 세트를 갖는 절연 요소(isolated element)를 포함하는 패턴으로 전도 물질층을 기판에 제공하는 단계를 포함한다. 이 방법은 그 사이에 하나 이상의 캐비티를 형성하기 위해 일련의 벽 구조를 기판에 제공하는 단계를 더 포함한다. 벽 구조는 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 갖는다. 또한, 제2 내부 에지 세트는 제1 내부 에지들과 제2 내부 에지들에 의해 형성된 캐비티의 중심에 대해 미리정의된 거리만큼 제1 내부 에지 세트의 외부에 위치한다. 여기에 개시된 방법은 캐비티 내의 액체 물질을 퇴적하는 단계를 더 포함한다.
절연 요소의 각각의 에지와 같은, 절연 요소의 피처에 대해 벽 구조들의 피처를 측면으로 쉬프트하는 것은 액체 물질의 건조를 위한 유리한 기하학적 배열을 제공한다. 벽 구조들의 각각의 에지들이 절연된 물질의 에지에 의해 정의되는 것보다 약간 더 넓은 캐비티를 정의하는 경우, 실질적으로 동질의 반도체 층이 제공된다는 것을 알 수 있다. 따라서, 특정 실시예에서, 벽 구조의 각각의 에지들은 1 내지 20 마이크로미터, 구체적으로 1 내지 10 마이크로미터, 더 구체적으로 1 내지 5 마이크로미터, 좀 더 구체적으로 1 내지 3 마이크로미터의 거리만큼 절연 요소의 에지 외부에 위치한다. "외부에 위치한다"라는 말은 캐비티의 중심으로부터 외부 방향으로 정의된다는 점이 이해될 것이다. 이러한 특징은 도 1a 내지 도 1d를 참조하여 더 상세히 설명될 것이다.
반도체 장치 또한 설명되는데, 이 장치는 제1 내부 에지 세트를 갖는 절연 요소 세트를 포함하는 전도 물질층을 갖는 기판을 포함한다. 절연 물질은 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 갖는 벽 구조를 포함한다. 제2 내부 에지 세트는 제1 내부 에지와 제2 내부 에지들에 의해 형성된 캐비티에 대해 미리정의된 거리만큼 제1 내부 에지 세트의 외부에 위치한다.
또한, 본 발명은 앞서 설명한 반도체 장치를 포함하는 전자 장치 및 디스플레이에 관한 것이다.
본 발명의 이들 및 그 밖의 측면들은 동일한 참조 부호가 동일한 구성 요소를 지칭하는 도면들을 참조하여 더 설명될 것이다. 도면들은 단지 예시적인 목적으로만 제공되는 것이며, 첨부된 청구항의 범위를 제한하지 않는다는 점이 이해될 것이다.
특히 청구항이 본 발명의 특징들을 개시하고 있지만, 그 목적과 이점과 더불어 본 발명은 첨부 도면과 결합하여 얻어지는 다음의 상세한 설명으로부터 가장 잘 이해될 수 있다.
도 1a 내지 도 1d는 벽 구조의 에지와 절연 요소의 에지 사이의 수평적 이동의 각각의 예시적인 실시예의 개략도를 제공한다.
도 2는 본 발명에 따른 방법의 일 실시예를 개략적으로 제시한다.
도 3은 벽 구조의 예시적인 실시예들을 개략적으로 제시한다.
도 4는 곡선 벽 구조를 제조하는 방법의 일 실시예를 개략적으로 제시한다.
도 5는 포토리소그래피(photolithography)를 사용한 벽 구조를 패턴화하는 방법의 일 실시예를 개략적으로 제시한다.
도 6은 본 발명에 따른 방법의 추가의 예시적인 실시예를 보여주는 도 5에 도시된 실시예의 평면도를 개략적으로 제시한다.
도 1a 내지 도 1d는 벽 구조의 에지와 절연 요소의 에지 사이의 수평적 이동을 나타내는, 반도체 장치의 각각의 예시적인 실시예의 개략도들을 제공한다. 도 1a에 개략적으로 도시된 일 실시예는 예시적인 실시예에 따른 반도체 구조(10a)의 평면도(위) 및 선 A-A'를 따라 절취된 단면도(아래)를 도시한다.
반도체 구조(10a)는 그 위에 금속층이 배열된 기판(1)을 포함하며, 후에 복수의 적절한 측면 절연 요소들(2a, 2b)로 패턴화된다. 간략화를 위해, 단지 2개의 절연 요소들이 도시된다. 또한, 벽 구조(3a, 3b) 세트가 기판(1) 위에 배열되어, 캐비티가 그 사이에 형성된다. 예시적인 실시예에 따르면, 벽 구조의 내부 에지는 협력 절연 요소의 내부 에지들에 대해 측면 방향(L)으로 미리정의된 거리(x1, x2)만큼 외부로 옮겨진다. 미리정의된 거리는 1 내지 20 마이크로미터 범위, 구체적으로 1 내지 10 마이크로미터 범위, 더 구체적으로 1 내지 5 마이크로미터 범위, 좀 더 구체적으로 1 내지 3 마이크로미터 범위에서 선택된다. 거리(x1)는 거리(x2)와 동일할 수도 있고 동일하지 않을 수도 있다는 점을 알 수 있을 것이다.
예를 들어, 적절한 포토마스크(photo-mask)를 통해 상부로부터 적절한 레지스트(resist)를 노출함으로써 리소그래피 프로세스를 이용하여 벽 구조들이 적절하게 형성될 수 있다. 이렇게 형성된 벽 구조 사이의 최종 캐비티들은 적절한 액체 물질(4)로 채워진다. 반도체 물질 또는 전구체 물질(precursor material)이 액체 물질에 대해 선택된다.
벽 구조(3a, 3b)는 반도체 장치(10a)의 주변에서 각자의 영역(3d, 3e)에 의해 함께 연결됨으로써, 폐구조(closed structure)를 형성한다. 도 1a에 도시된 실시예는 단일 채널 반도체 장치, 예를 들어 TFT가 제공되는 구성에 관한 것이다.
도 1b는 예시적인 실시예에 따라 반도체 장치(10b)의 일 실시예의 개략도를 제시하며, 여기서는 복수의 상호 연결된 캐비티들이 제공된다. 마찬가지로, 상부 도면은 반도체 장치(10b)의 평면도에 관한 것이고, 하부 도면은 선 B-B'를 따라 취해진 단면에 관한 것이다.
기판(1)은 측면 방향(L)으로 절연되어 있는 구성요소(2a, 2b, 2c, 2d, 및 2e) 세트, 및 구성요소(2a, 2b, 2c, 2d, 및 2e) 세트와 협력하는 벽 구조(3a, 3b, 3c, 3d, 및 3e) 세트를 포함하여, 벽 구조(3a, 3b, 3c, 3d, 및 3e)의 내부 에지는 구성요소(2a, 2b, 2c, 2d, 및 2e)의 내부 에지에 대해 측면으로 외부로 옮겨진다. (평면도에 도시된) 내장 캐비티에 대해 뱀 형상을 제공하기 위해, 개별 캐비티들(4a, 4b, 4c, 및 4d)이 평면도에 도시된 영역(4e, 4f, 및 4g)에 의해 상호 연결된다는 점을 알 수 있을 것이다.
도 1c는 절연 요소의 피치가 벽 구조의 피치와 동일하지 않은 예시적인 실시예에 따른 반도체 장치(10c)의 추가 실시예를 개략적으로 제시한다. 도 1c에서, 상부 도면은 반도체 장치(10c)의 평면도에 관한 것이고, 하부 도면은 선 C-C'를 따라 취해진 단면에 관한 것이다. 기판(1)에는 절연 요소(2a, 2b, 2c) 세트가 제공되며, 캐비티는 벽 구조(3a, 3b)에 의해 정의되며, 여기서 캐비티는 더 큰데, 예를 들어 인접 요소(2a, 2b) 사이의 거리보다 2배 크다. 따라서, 벽 구조의 피치(P2)는 구성요소(2a, 2b, 2c)의 피치(P1)와 동일하지 않다. 예시적인 실시예에 따르면, 구성요소(2a, 2c)의 내부 에지들과 협력하는 벽 구조(3a, 3b)의 내부 에지 각각은 구성요소(2a, 2c)의 내부 에지로부터 측면 방향(L)으로 외부로 옮겨진다. 그 다음, 캐비티는 반도체 물질(4a, 4b)로 채워진다. 이 실시예에서, 상부 도면에 도시된 바와 같이, 반도체의 영역(4a, 4b)은 브릿지(bridge)(4c)에 의해 함께 연결된다.
반도체 장치(10d)의 추가적인 실시예는 도 1d에 개략적으로 도시된다. 상부 도면은 반도체 장치의 평면도에 관한 것이고, 하부 도면은 선 D-D'를 따라 취해진 단면에 관한 것이다. 도 1b 및 도 1c에 도시된 실시예와 같이 이 예시적인 실시예는 다중 채널 반도체 구조, 예를 들어 TFT에 관한 것이다. 채널들(4a 및 4b)은 브릿지(4c)에 의해 상호 연결된다. 이러한 특정 실시예에서, 측면 방향(L)에서의 요소(2b)의 치수는 상이한데, 예를 들어 요소(2a 및 2c)의 각각의 치수보다 크다. 구조(10d)의 다른 피처는 도 1b를 참조하여 설명되는 바와 실질적으로 동일하다.
도 2는 예시적인 실시예에 따른 방법의 일 실시예를 개략적으로 제시한다. 방법(20)에 따르면, 우선 적절한 금속층이 기판에 퇴적된다. 그 다음, 단계(21)에서 금속층은 절연 요소 세트를 획득하기 위해 패턴화된다. 도 1a 내지 도 1d 중 어느 하나에 개략적으로 도시된 바와 같이, 절연 요소라는 용어는 개별 요소들이 기판 상의 측면 방향을 따라 식별될 수 있는 구성에 관한 것이라는 점을 알 수 있을 것이다. 구성 요소들은 측면 브릿지에 의해 주변 영역에서 상호 연결됨으로써, 적어도 부분적으로 각각의 캐비티들을 한정한다.
단계(22)에서, 벽 구조는 금속층의 측면 절연 요소에 인접하여 패턴화된다. 예를 들어, 금속층은 반도체 장치, 특히 TFT 장치의 소스-드레인 층에 관한 것이다. 벽 구조는 절연 요소의 제1 에지 세트와 협력하는 제2 에지 세트를 포함하며, 제2 에지 세트는 제1 에지 세트에 대해 측면으로 외부로 옮겨진다. 따라서, 기판에 패턴으로 제공되고 제1 내부 에지 세트를 갖는 절연 요소를 포함하는 전도 물질층이 생성되어 하나 이상의 캐비티를 그 사이에 형성하기 위해 배열된 일련의 벽 구조들과 협력하도록 배열된다. 벽 구조는 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 갖는데, 제2 내부 에지 세트는 제1 내부 에지들과 제2 내부 에지들에 의해 형성된 캐비티의 중심에 대해 미리정의된 거리만큼 제1 내부 에지 세트의 외부에 위치한다. 따라서, 제1 내부 에지들은 캐비티 경계에 대해 제2 내부 에지들보다 앞선다.
기판 상의 벽 구조를 제공하기 위해 복수의 적절한 퇴적 및/또는 패턴화 기법이 사용될 수 있다. 예를 들어, 스핀-코팅 직후에 포토리소그래피 및/또는 에칭이 사용될 수 있다. 벽 구조에는 직선 측벽 또는 곡선 측벽들이 제공된다. 이들 실시예는 도 3을 참조하여 더 상세히 설명된다.
단계(23)에서, 적어도 부분적으로 제공된 캐비티들을 채우는 액체 물질과 접촉할 하부 층들의 표면 및/또는 벽 구조들의 표면은 이러한 표면의 습윤성을 변경하기 위해 처리된다. 특히 물 또는 용매에 관한 습윤성이 변형된다. 바람직하게, 캐비티를 마주보는 표면 및/또는 상부 표면들과 같은 벽 구조의 표면은 소수성 및/또는 소해성(solvophobic)이다.
단계(24)에서, 캐비티들은 적절한 액체 물질로 채워지며, 이 물질은 반도체 또는 전구체 물질에 관련된다. 선택적으로, 이 단계 직후에 하나 또는 몇개의 절연층, 반도체층, 또는 금속층이 퇴적된다. 반도체층은 용해성 또는 확산성이 있는 유기 또는 무기 물질을 포함한다. 선택적으로, 예를 들어 접착제(binder) 및/또는 계면 활성제(surfactant)와 같은 다양한 첨가제가 제공된다.
도 3은 벽 구조의 예시적인 실시예들(30)을 개략적으로 제시한다. 간략화를 위해, 도 1a 내지 도 1d에 도시된 금속층의 절연 요소는 도시하지 않았다. 제1 예시적인 실시예에서, 기판(31)에는 캐비티의 중심을 향해 기울어진 측벽을 갖는 벽 구조(30a, 30b)가 제공된다. 고정 접촉각(Θ)의 경우, 경사각 (α)은 캐비티 내에 퇴적된 액체 물질(34)의 메니스커스(meniscus)의 높이에 영향을 미칠 수 있다고 알려져 있다. 각도 (α)는 벽 구조 근처의 액체의 높이(h1+h2)와 캐비티 중심에서의 액체의 높이(h2) 사이의 상대적인 관계에 긍정적 영향을 미칠 수 있다. 높이(h1)이 최소화되는 경우 유리하다. 각도 (α)를 증가시킴으로써, 캐비티 내의 액체 물질(34)의 높이 프로파일의 동질성은 h2가 증가하고 h1을 0(zero)으로 보냄에 따라 개선된다. h1은 캐비티의 중심과 에지에서의 액체 높이 사이의 차이를 나타낸다는 점에 유의한다.
예를 들어, 실질적으로 수직으로 배열된 벽 구조(30c, 30d)의 측벽들의 경우 h2의 값이 측벽(30a, 30b)에 대한 값(h2)에 대해 증가한다는 것을 알 수 있다. 외부로 배향된 측벽(30e, 30f)을 양산하는 기판에 대해 측벽의 기울기를 더 증가시킴으로써, h2의 값은 계속 증가하고 h1는 0으로 가는 경향이 있다. 결과적으로, 캐비티 내의 반도체 물질의 실질적으로 동질의 높이 프로파일이 보장된다.
도 4는 곡선 벽 구조를 제조하는 방법의 일 실시예를 개략적으로 제시한다. 방법(40a)에서, 기판(41)에 배열된 열가소성 또는 왁스 물질을 포함하는 실질적으로 직사각형의 측벽(43)은 가열됨으로써, 볼록 벽 프로파일을 갖는 구조(43a)를 양산한다.
대안적으로, 방법(40b)에서, 기판(41) 위에 제공된 벌크 벽 구조(bulk wall structure)는 오목 벽 프로파일을 갖는 2개의 벽 구조(43b, 43b')를 양산하기 위해 등방성으로(isotropically) 에칭될 수 있다. 그 후, 에칭 프로세스에 사용되는 마스크는 스트립되어, 기판(41) 상에 오목 벽 구조(43b, 43b')를 남긴다. 간략화를 위해 도 1a 내지 도 1d를 참조하여 설명되는 절연 요소가 도시되지 않았다는 점을 알 수 있다.
도 5는 포토리소그래피를 사용한 벽 구조를 패턴화하는 방법의 일 실시예를 개략적으로 제시한다. 이 실시예에서, 도면(50a)은 리소그래피 장치(미도시)의 적절한 소스(55)로부터 발하는 방사 빔(55a)을 사용하여 후면 표면(R)으부터 리소그래피 프로세싱되는 기판(51)을 도시한다. 이 배열에서, 금속층의 절연 요소(52a, 52b)는 감광 물질(56)에 적절한 벽 구조를 패턴화하기 위한 마스트 피처로서 사용되며, 절연 요소(52a, 52b)의 상부에 벌크 층으로서 배열된다. 벽 구조(56)의 물질에 대한 노출을 다양화하고 조건들을 현상함으로써, 원하는 벽 프로파일이 획득되는데, 사후-노출 조건을 표시하는 도면(50b)을 참조한다. 예를 들어, 포지티브형 포토레지스트 물질을 과노출 및/또는 과현상함으로써, 전도 패턴의 에지로부터 거리(x1 및 x2)만큼 뒤에 설정된 에지들을 갖는 벽 구조를 생성할 수 있다. 유사하게, 리소그래피 및/또는 물질 파라미터를 조정함으로써, 비스듬하거나 곡선의 측벽들을 갖는 벽 구조를 생성할 수 있다.
도 6은 여기에 일반적으로 개시된 방법의 추가 실시예 보여주는 도 5에 도시된 실시예의 평면도를 개략적으로 제시한다. 도(60a)에서, 벽 구조(63, 63')와 협력하는 절연 요소(62a, 62b)를 포함하는 층에 의해 캐비티(66)가 형성되어 있는 (도 5에 도시된 기판(51)에 대응하는) 기판(61)이 도시된다. 바람직하게, 캐비티의 영역(66a, 66b)은 그를 통한 유체의 누설을 방지하기 위해 최소로 유지된다. 벽 구조가 형성되어 있는 층은 여분의 층(63a, 63b)을 포함할 수 있다. 이들 영역을 제거하기 위해, 층은 적절한 리소프래피 단계 중에 정면으로 노출된다.
도면(60b)은 벽 층 상에 덮어 씌워져서 여분의 영역(63a, 63b)을 노출된 채로 남겨 두는 포토마스크 패턴(64)을 개략적으로 도시한다. 도면(60b)은 전극 영역(64a, 64b)이 드러나 있는 포토마스크 패턴(64)을 통한 정면 리소그래피 단계의 결과들을 도시한다.
본 발명의 특정 실시예에 대해 설명하였지만, 본 발명은 설명된 바와 다르게 실시될 수 있다는 점을 알 수 있을 것이다. 도면들은 예시적인 목적을 위해 제공되며, 첨부된 청구항에 개시된 바와 같이 본 발명의 범위를 제한하려는 것이 아닐 수 있다. 또한, 상이한 도면들을 참조하여 설명된 절연 피처들이 결합될 수 있다.

Claims (18)

  1. 반도체 장치를 제조하는 방법으로서,
    기판 상에, 제1 내부 에지 세트를 갖는 절연 요소들을 포함하는 패턴으로 전도 물질층을 제공하는 단계;
    상기 기판 상에, 하나 이상의 캐비티들을 그 사이에 형성하기 위한 일련의 벽 구조들을 제공하는 단계 - 상기 벽 구조들은 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 가지고, 상기 제2 내부 에지 세트는 상기 제1 내부 에지들과 상기 제2 내부 에지들에 의해 형성되는 상기 캐비티의 중심에 대해 미리정의된 거리만큼 상기 제1 내부 에지 세트의 외부에 위치함 -; 및
    상기 캐비티들에 액체 물질을 퇴적하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 미리정의된 거리는 1 내지 20 마이크로미터의 범위에 있는 방법.
  3. 제1항에 있어서, 상기 절연 요소들은 제1 피치로 배열되고, 상기 벽 구조들은 제2 피치로 배열되며, 상기 제1 피치는 상기 제2 피치와 동일하지 않은 방법.
  4. 제1항에 있어서, 물 또는 용매에 대한 표면들의 습윤성(wettability)을 변경하기 위해 상기 벽 구조들의 표면의 표면 특성을 변경하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서, 상기 표면은 상기 캐비티를 마주보는 표면 및/또는 상기 벽 구조의 상부 표면을 포함하는 방법.
  6. 제1항에 있어서, 상기 벽 구조들에는 실질적으로 수직의, 각이 진(angled) 또는 곡선의 벽들이 제공되는 방법.
  7. 제1항에 있어서, 상기 액체 물질은 적어도 용매 및 반도체 물질 또는 반도체 물질의 전구체를 포함하는 방법.
  8. 제1항에 있어서, 상기 액체 물질은 적어도 반도체 물질 또는 반도체 물질의 전구체의 분산매 및 분산 입자들을 포함하는 방법.
  9. 제7항에 있어서, 상기 반도체 물질로서 유기 반도체 물질이 선택되는 방법.
  10. 제7항에 있어서, 상기 반도체 물질로서 무기 반도체 물질이 선택되는 방법.
  11. 제1항에 있어서, 상기 벽 구조들은 후면-포토리소그래피(back-photolithography)에 의해 패턴화되며, 상기 절연 요소들은 마스크로서 사용되며, 상기 기판은 상기 후면-포토리소그래피에 사용되는 방사 파장에 실질적으로 투명한 방법.
  12. 제11항에 있어서, 상기 벽 구조들을 형성하는 층의 여분의 부분들을 제거하기 위한 전면 포토리소그래피 단계(front-side photolithographic step)를 더 포함하는 방법.
  13. 기판을 포함하는 반도체 장치로서,
    상기 기판은,
    제1 내부 에지 세트를 갖는 절연 요소들의 세트를 포함하는 전도 물질층; 및
    상기 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 갖는 벽 구조들 - 상기 제2 내부 에지 세트는 상기 제1 내부 에지들과 상기 제2 내부 에지들에 의해 형성되는 캐비티에 대해 미리정의된 거리만큼 상기 제1 내부 에지 세트의 외부에 위치함 -
    을 포함하는 반도체 장치.
  14. 제13항에 있어서, 상기 미리정의된 거리는 1 내지 20 마이크로미터의 범위에 있는 반도체 장치.
  15. 반도체 장치를 포함하는 디스플레이로서,
    상기 반도체 장치는 기판을 포함하며,
    상기 기판은,
    제1 내부 에지 세트를 갖는 절연 요소들의 세트를 포함하는 전도 물질층; 및
    상기 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 갖는 벽 구조들 - 상기 제2 내부 에지 세트는 상기 제1 내부 에지들과 상기 제2 내부 에지들에 의해 형성되는 캐비티에 대해 미리정의된 거리만큼 상기 제1 내부 에지 세트의 외부에 위치함 -
    을 포함하는 디스플레이.
  16. 제15항에 있어서, 상기 기판은 유연성이 있는 디스플레이.
  17. 제16항에 있어서, 상기 디스플레이는 접을 수 있는 디스플레이.
  18. 반도체 장치를 포함하는 디스플레이를 포함하는 전자 장치로서,
    상기 반도체 장치는 기판을 포함하며,
    상기 기판은,
    제1 내부 에지 세트를 갖는 절연 요소들의 세트를 포함하는 전도 물질층; 및
    상기 제1 내부 에지 세트와 협력하는 제2 내부 에지 세트를 갖는 벽 구조들 - 상기 제2 내부 에지 세트는 상기 제1 내부 에지들과 상기 제2 내부 에지들에 의해 형성되는 캐비티에 대해 미리정의된 거리만큼 상기 제1 내부 에지 세트의 외부에 위치함 -
    을 포함하는 전자 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI442088B (zh) 2012-02-24 2014-06-21 Ind Tech Res Inst 電濕潤顯示元件
US9726634B1 (en) * 2016-10-03 2017-08-08 International Business Machines Corporation Superhydrophobic electrode and biosensing device using the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6953891B2 (en) * 2003-09-16 2005-10-11 Micron Technology, Inc. Moisture-resistant electronic device package and methods of assembly
EP1815541B1 (en) * 2004-11-09 2011-07-27 Creator Technology B.V. Self-aligned process to manufacture organic transistors
GB0517195D0 (en) * 2005-08-23 2005-09-28 Cambridge Display Tech Ltd Molecular electronic device structures and fabrication methods
KR101186740B1 (ko) * 2006-02-17 2012-09-28 삼성전자주식회사 뱅크형성 방법 및 이에 의해 형성된 뱅크를 함유하는 유기박막 트랜지스터
JP5181586B2 (ja) * 2006-09-26 2013-04-10 大日本印刷株式会社 有機半導体素子、有機半導体素子の製造方法、有機トランジスタアレイ、およびディスプレイ
GB2448174B (en) * 2007-04-04 2009-12-09 Cambridge Display Tech Ltd Organic thin film transistors
JP4512146B2 (ja) * 2007-05-25 2010-07-28 パナソニック株式会社 有機トランジスタの製造方法
GB0724774D0 (en) * 2007-12-19 2008-01-30 Cambridge Display Tech Ltd Organic thin film transistors, active matrix organic optical devices and methods of making the same
KR101424012B1 (ko) * 2008-03-04 2014-08-04 삼성디스플레이 주식회사 표시장치와 그 제조방법
JP5325465B2 (ja) * 2008-06-03 2013-10-23 株式会社日立製作所 薄膜トランジスタおよびそれを用いた装置
KR101557498B1 (ko) * 2008-11-05 2015-10-07 삼성전자주식회사 양자점 발광소자 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9946114B2 (en) 2014-11-20 2018-04-17 Samsung Display Co., Ltd. Display device and manufacturing method thereof

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