KR20120110033A - 성막 방법, 성막 장치 및 기억 매체 - Google Patents

성막 방법, 성막 장치 및 기억 매체 Download PDF

Info

Publication number
KR20120110033A
KR20120110033A KR1020120030130A KR20120030130A KR20120110033A KR 20120110033 A KR20120110033 A KR 20120110033A KR 1020120030130 A KR1020120030130 A KR 1020120030130A KR 20120030130 A KR20120030130 A KR 20120030130A KR 20120110033 A KR20120110033 A KR 20120110033A
Authority
KR
South Korea
Prior art keywords
film
raw material
titanium
zirconium
processing container
Prior art date
Application number
KR1020120030130A
Other languages
English (en)
Other versions
KR101501803B1 (ko
Inventor
유우이찌로오 모로즈미
다꾸야 스가와라
고오지 아끼야마
신고 히시야
도시유끼 히로따
다까까즈 기요무라
Original Assignee
도쿄엘렉트론가부시키가이샤
엘피다 메모리, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤, 엘피다 메모리, 아이엔씨. filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20120110033A publication Critical patent/KR20120110033A/ko
Application granted granted Critical
Publication of KR101501803B1 publication Critical patent/KR101501803B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/405—Oxides of refractory metals or yttrium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 과제는 DRAM 캐패시터의 유전체막에 요구되는 고유전율화 및 저리크 전류화를 양립시킬 수 있는, 산화지르코늄막을 포함하는 유전체막의 성막 방법 및 성막 장치를 제공하는 것이다.
산화지르코늄막을 포함하는 유전체막을 성막하는 성막 방법은 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 산화제를 공급하여 피처리 기판 상에 산화지르코늄막을 성막하는 공정과, 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 산화제를 공급하여 상기 산화지르코늄막 상에 산화티탄막을 성막하는 공정을 갖는다.

Description

성막 방법, 성막 장치 및 기억 매체{FILM FORMING METHOD, FILM FORMING APPARATUS, AND STORAGE MEDIUM}
본 발명은 반도체 웨이퍼 등의 피처리 기판 상에 산화지르코늄(ZrO2)막을 포함하는 유전체막을 성막하는 성막 방법 및 성막 장치 및 기억 매체에 관한 것이다.
최근, LSI의 고집적화, 고속화의 요청으로부터 LSI를 구성하는 반도체 소자의 디자인 룰이 점점 미세화되고 있다. 그것에 수반하여, DRAM에 사용하는 캐패시터의 용량의 상승이 요구되고 있고, 그것에 사용되는 유전체막의 고유전율화가 요구되고 있다.
이와 같은 DRAM의 캐패시터에 사용되는 고유전율의 유전체막으로서는, 산화지르코늄(ZrO2)막이 검토되고 있다(예를 들어, 특허 문헌 1).
산화지르코늄막을 성막하는 방법으로서, 원료 가스(프리커서)로서, 예를 들어 테트라키스에틸메틸아미노지르코늄(TEMAZ)을 사용하고, 산화제로서, 예를 들어 O3 가스를 사용하여, 이들을 교대로 공급하는 ALD 프로세스가 알려져 있다(예를 들어, 특허 문헌 2).
그러나, 산화지르코늄막을 단독으로 DRAM 캐패시터의 유전체막으로서 적용한 경우에는, 차세대 DRAM의 유전체막으로서 요구되는 고유전율화 및 저리크 전류화를 양립시키는 것은 곤란하다.
이에 대해, 특허 문헌 3에는, 유전체막으로서 ZrO2막과 TiO2막 등의 Ti를 포함하는 금속 산화막의 2층 구조의 것을 사용한 캐패시터에 의해, 고유전율화 및 저리크 전류화를 달성할 수 있는 것으로 하고 있다.
일본 특허 출원 공개 제2001-152339호 공보 일본 특허 출원 공개 제2006-310754호 공보 국제 공개 제2010/082605호 팜플릿
그러나, 산화지르코늄막은 산소 결손을 일으키기 쉬운 막이므로, 상기 특허 문헌 3에 개시한 바와 같이 단순히 ZrO2막과 TiO2막 등의 Ti를 포함하는 금속 산화막의 2층 구조의 유전체막을 사용해도, 고유전율화 및 저리크 전류화를 원하는 레벨까지 도달시키는 것은 용이하지 않다.
본 발명은 이러한 사정을 감안하여 이루어진 것이며, DRAM 캐패시터의 유전체막에 요구되는 고유전율화 및 저리크 전류화를 양립시킬 수 있는, 산화지르코늄막을 포함하는 유전체막의 성막 방법 및 성막 장치를 제공하는 것을 목적으로 한다.
또한, 그와 같은 성막 방법을 실행하는 프로그램이 기억된 기억 매체를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 제1 관점에서는, 산화지르코늄막을 포함하는 유전체막을 성막하는 성막 방법이며, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 산화제를 공급하여 피처리 기판 상에 산화지르코늄막을 성막하는 공정과, 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 산화제를 공급하여 상기 산화지르코늄막 상에 산화티탄막을 성막하는 공정을 갖는 것을 특징으로 하는 성막 방법을 제공한다.
상기 제1 관점에 있어서, 상기 산화지르코늄막을 성막하는 공정은, 처리 용기 내에, 상기 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 상기 산화제를 교대로 복수회 공급함으로써 실시되고, 상기 산화티탄막을 성막하는 공정은, 상기 산화지르코늄막의 성막에 이어서, 상기 처리 용기 내에 상기 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 상기 산화제를 교대로 복수회 공급함으로써 실시되는 것이 바람직하다. 이 경우에, 상기 시클로펜타디에닐환을 구조 중에 포함하는 지르코늄화합물로 이루어지는 지르코늄 원료의 공급과 상기 산화제의 공급은 상기 처리 용기 내의 가스를 배출하는 공정을 사이에 두고 반복되고, 상기 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료의 공급과 상기 산화제의 공급은, 상기 처리 용기 내의 가스를 배출하는 공정을 사이에 두고 반복되는 것이 바람직하다.
또한, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로서는, 시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄, 또는 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄을 적절하게 사용할 수 있고, 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물로서는, 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)티타늄을 적절하게 사용할 수 있다.
본 발명의 제2 관점에서는, 산화지르코늄막을 포함하는 유전체막을 성막하는 성막 장치이며, 진공 유지 가능한 종형이고 통체 형상을 이루는 처리 용기와, 피처리 기판을 복수단으로 유지한 상태에서 상기 처리 용기 내에 유지하는 유지 부재와, 상기 처리 용기의 외주에 설치된 가열 장치와, 지르코늄 원료를 상기 처리 용기 내에 공급하는 지르코늄 원료 공급 기구와, 티탄 원료를 상기 처리 용기 내에 공급하는 티탄 원료 공급 기구와, 상기 처리 용기 내로 산화제를 공급하는 산화제 공급 기구와, 상기 지르코늄 원료 공급 기구, 상기 티탄 원료 공급 기구 및 상기 산화제 공급 기구를 제어하는 제어 기구를 구비하고, 상기 제어 기구는 상기 처리 용기 내에, 지르코늄 원료로서 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물을 공급하는 동시에 산화제를 공급하여 피처리 기판 상에 산화지르코늄막을 성막하는 공정과, 상기 처리 용기 내에, 티탄 원료로서 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물을 공급하는 동시에 산화제를 공급하여 상기 산화지르코늄막 상에 산화티탄막을 성막하는 공정이 행해지도록 제어하는 것을 특징으로 하는 성막 장치를 제공한다.
상기 제2 관점에 있어서, 상기 제어 기구는 상기 처리 용기 내에, 상기 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 상기 산화제를 교대로 복수회 공급함으로써 상기 산화지르코늄막을 성막하는 공정이 행해지고, 상기 산화지르코늄막의 성막에 이어서, 상기 처리 용기 내에 상기 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 상기 산화제를 교대로 복수회 공급함으로써 상기 산화티탄막을 성막하는 공정이 행해지도록 제어하는 것이 바람직하다.
본 발명의 제3 관점에서는 컴퓨터상에서 동작하고, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체이며, 상기 프로그램은 실행 시에, 상기 제1 관점의 성막 방법이 행해지도록, 컴퓨터에 상기 성막 장치를 제어시키는 것을 특징으로 하는 기억 매체를 제공한다.
본 발명에 따르면, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 산화제를 공급하여 피처리 기판 상에 산화지르코늄막을 성막하고, 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 산화제를 공급하여 상기 산화지르코늄막 상에 산화티탄막을 성막함으로써, 불순물이나 결함이 적은 고밀도의 막으로 되고, 또한 산화티탄막의 보호 기능에 의해, DRAM 캐패시터의 유전체막에 요구되는 고유전율화 및 저리크 전류화를 양립시킬 수 있는 유전체막을 얻을 수 있다.
도 1은 본 발명의 성막 방법에 적용되는 성막 장치의 일례를 도시하는 종단면도.
도 2는 본 발명의 성막 방법에 적용되는 성막 장치의 일례를 도시하는 횡단면도.
도 3은 본 발명 일 실시 형태에 관한 성막 방법을 도시하는 흐름도.
도 4는 본 발명 일 실시 형태에 관한 성막 방법의 산화지르코늄막의 성막에 있어서의 가스의 공급의 타이밍을 도시하는 타이밍차트.
도 5는 본 발명 일 실시 형태에 관한 성막 방법의 산화티탄막의 성막에 있어서의 가스의 공급의 타이밍을 도시하는 타이밍차트.
도 6은 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물을 사용하여 ZrO2막을 성막할 때의 Zr 화합물의 분자의 상태를 설명하는 모식도.
도 7은 Zr 소스로서 Cp계 Zr 화합물인 CPDTMZ와, 비Cp계 Zr 화합물인 TEMAZ를 사용하여 ZrO2막을 성막한 경우의 불순물 농도를 나타내는 도면.
도 8은 내부 딥 트렌치 칩에 CPDTMZ 및 TEMAZ를 각각 사용하여 ZrO2막을 성막했을 때의 스텝 커버리지를 도시하는 주사형 전자 현미경(SEM) 사진.
도 9는 Zr 소스로서 TEMAZ를 사용하여 성막한 ZrO2막과 Zr 소스로서 CPDTMZ를 사용하여 성막한 ZrO2막의 밀도를 비교하여 나타내는 도면.
도 10은 CPDTMZ와 TEMAZ를 각각 사용하여 성막한 막의 Hg 프로브에서의 리크 특성을 나타내는 도면.
도 11은 CPDTMZ와 TEMAZ를 각각 사용하여 성막한 막의 EOT와 리크 전류의 관계를 나타내는 도면.
도 12는 Ti 소스로서 MCPDTMT와 TIPT를 각각 사용하여 성막한 ZrAlO막의 TiO2막의 불순물 농도를 나타내는 도면.
도 13은 Ti 소스로서 MCPDTMT와 TIPT를 각각 사용하여 성막한 TiO2막의 스텝 커버리지를 파악하기 위한 주사형 전자 현미경(SEM) 사진.
도 14는 Ti 소스로서 MCPDTMT를 사용하여 형성된 TiO2막과 TIPT를 사용하여 형성된 TiO2막에 대해, as depo 상태에서의 X선 회절 프로파일을 도시하는 도면.
도 15는 Ti 소스로서 TIPT를 사용하여 성막한 TiO2막과, MCPDTMT를 사용하여 성막한 TiO2막의 막 두께 변화(막 수축)를 나타내는 도면.
도 16은 TiN막 상에 MCPDTMT를 사용하여 ZrO2막을 성막한 샘플과, 이 ZrO2막 상에 각각 목표 막 두께 1㎚, 3㎚, 5㎚로 MCPDTMT를 사용하여 TiO2막을 성막한 샘플에 대해 2차 이온 질량 분석법으로 깊이 방향의 TiO2, H, C의 분포를 조사한 결과를 나타내는 도면.
도 17은 유전체막으로서 ZrO2막 단막을 사용하고, 상하 전극으로서 TiN막을 사용한 MIM 플랫 캐패시터 샘플과, 유전체막으로서 본 발명에 관한 ZrO2-TiO2 2층막을 사용하고, 상하 전극으로서 TiN막을 사용한 MIM 플랫 캐패시터 샘플에 대해, 횡축에 EOT를 취하고 종축에 리크 전류값을 취한 그래프.
도 18은 유전체막으로서 ZrO2막 단막을 사용하고, 상하 전극으로서 TiN막을 사용한 MIM 플랫 캐패시터 샘플과, 유전체막으로서 본 발명에 관한 ZrO2-TiO2 2층막을 사용하고, 상하 전극으로서 TiN막을 사용한 MIM 플랫 캐패시터 샘플에 대해, 횡축에 ZrO2막을 취하고 종축에 EOT와 리크 전류값을 취한 그래프.
이하, 첨부 도면을 참조하면서 본 발명의 실시 형태에 대해 상세하게 설명한다.
<본 발명의 성막 방법에 적용되는 성막 장치의 일례>
도 1은 본 발명의 성막 방법에 적용되는 성막 장치의 일례를 도시하는 종단면도, 도 2는 도 1의 성막 장치를 도시하는 횡단면도이다. 또한, 도 2에 있어서는 가열 장치를 생략하고 있다.
성막 장치(100)는 하단부가 개방된 천장이 있는 원통체 형상의 처리 용기(1)를 갖고 있다. 이 처리 용기(1)의 전체는, 예를 들어 석영에 의해 형성되어 있고, 이 처리 용기(1) 내의 천장에는 석영제의 천장판(2)이 설치되어 밀봉되어 있다. 또한, 이 처리 용기(1)의 하단부 개구부에는, 예를 들어 스테인리스 스틸에 의해 원통체 형상으로 성형된 매니폴드(3)가 O링 등의 시일 부재(4)를 통해 연결되어 있다.
상기 매니폴드(3)는 처리 용기(1)의 하단부를 지지하고 있고, 이 매니폴드(3)의 하방으로부터 피처리체로서 다수매, 예를 들어 50 내지 100매의 반도체 웨이퍼(이하, 단순히 웨이퍼라고 기재함)(W)를 다단으로 적재 가능한 석영제의 웨이퍼 보트(5)가 처리 용기(1) 내에 삽입 가능하게 되어 있다. 이 웨이퍼 보트(5)는 3개의 지주(6)를 갖고(도 2 참조), 지주(6)에 형성된 홈에 의해 다수매의 웨이퍼(W)가 지지되도록 되어 있다.
이 웨이퍼 보트(5)는 석영제의 보온통(7)을 통해 테이블(8) 상에 적재되어 있고, 이 테이블(8)은 매니폴드(3)의 하단부 개구부를 개폐하는, 예를 들어 스테인리스 스틸제의 덮개부(9)를 관통하는 회전축(10) 상에 지지된다.
그리고, 이 회전축(10)의 관통부에는, 예를 들어 자성 유체 시일(11)이 설치되어 있고, 회전축(10)을 기밀하게 시일하면서 회전 가능하게 지지하고 있다. 또한, 덮개부(9)의 주변부와 매니폴드(3)의 하단부 사이에는, 예를 들어 O링으로 이루어지는 시일 부재(12)가 개재 설치되어 있고, 이에 의해 처리 용기(1) 내의 시일성을 유지하고 있다.
상기한 회전축(10)은, 예를 들어 보트 엘리베이터 등의 승강 기구(도시하지 않음)에 지지된 아암(13)의 선단에 설치되어 있고, 웨이퍼 보트(5) 및 덮개부(9) 등을 일체적으로 승강하여 처리 용기(1) 내에 대해 삽입 분리되도록 되어 있다. 또한, 상기 테이블(8)을 상기 덮개부(9)측으로 고정하여 설치하고, 웨이퍼 보트(5)를 회전시키는 일 없이 웨이퍼(W)의 처리를 행하도록 해도 좋다.
성막 장치(100)는 처리 용기(1) 내로 가스 상태의 산화제, 예를 들어 O3 가스를 공급하는 산화제 공급 기구(14)와, 처리 용기(1) 내로 Zr 소스 가스(Zr 원료 가스)를 공급하는 Zr 소스 가스 공급 기구(15)와, 처리 용기(1) 내로 Ti 소스 가스(Ti 원료 가스)를 공급하는 Ti 소스 가스 공급 기구(16)를 갖고 있다. 또한, 처리 용기(1) 내로 퍼지 가스로서 불활성 가스, 예를 들어 N2 가스를 공급하는 퍼지 가스 공급 기구(30)를 갖고 있다.
산화제 공급 기구(14)는 산화제 공급원(17)과, 산화제 공급원(17)으로부터 산화제를 유도하는 산화제 배관(18)과, 이 산화제 배관(18)에 접속되어, 매니폴드(3)의 측벽을 내측으로 관통하고 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 산화제 분산 노즐(19)을 갖고 있다. 이 산화제 분산 노즐(19)의 수직 부분에는 복수의 가스 토출 구멍(19a)이 소정의 간격을 두고 형성되어 있고, 각 가스 토출 구멍(19a)으로부터 수평 방향으로 처리 용기(1)를 향해 대략 균일하게 산화제, 예를 들어 O3 가스를 토출할 수 있도록 되어 있다. 산화제로서는, O3 가스 외에, H2O 가스, O2 가스, NO2 가스, NO 가스, N2O 가스 등을 사용할 수 있다. 플라즈마 생성 기구를 설치하고 산화제를 플라즈마화하여 반응성을 높이도록 해도 좋다. 또한 O2 가스와 H2 가스를 사용한 라디칼 산화라도 좋다. O3 가스를 사용하는 경우에는, 산화제 공급원(17)으로서는 O3 가스를 발생하는 오조나이저를 구비한 것으로 한다.
Zr 소스 가스 공급 기구(15)는 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 Zr 소스, 예를 들어 시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄[ZrCp(NMe2)3 : 이하 CPDTMZ라고 기재함], 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄[Zr(MeCp)(NMe2)3;이하 MCPDTMZ라고 기재함]이 저류된 Zr 소스 저류 용기(20)와, 이 Zr 소스 저류 용기(20)로부터 액체의 Zr 소스를 유도하는 Zr 소스 배관(21)과, Zr 소스 배관(21)에 접속되어, Zr 소스를 기화시키는 기화기(22)와, 기화기(22)에서 생성된 Zr 소스 가스를 유도하는 Zr 소스 가스 배관(23)과, 이 Zr 소스 가스 배관(23)에 접속되어, 매니폴드(3)의 측벽을 내측으로 관통하고 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 Zr 소스 가스 분산 노즐(24)을 갖고 있다. 기화기(22)에는 캐리어 가스로서의 N2 가스를 공급하는 캐리어 가스 배관(22a)이 접속되어 있다. Zr 소스 가스 분산 노즐(24)에는 그 길이 방향을 따라서 복수의 가스 토출 구멍(24a)이 소정의 간격을 두고 형성되어 있고, 각 가스 토출 구멍(24a)으로부터 수평 방향으로 처리 용기(1) 내에 대략 균일하게 Zr 소스 가스를 토출할 수 있도록 되어 있다.
Ti 소스 가스 공급 기구(16)는 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물로 이루어지는 Ti 소스, 예를 들어 메틸시클로펜타디에닐ㆍ트리스{디메틸아미노티타늄[Ti(MeCp)(NMe2)3];이하 MCPDTMT라고 기재함}가 저류된 Ti 소스 저류 용기(25)와, 이 Ti 소스 저류 용기(25)로부터 액체의 Ti 소스를 유도하는 Ti 소스 배관(26)과, Ti 소스 배관(26)에 접속되어, Ti 소스를 기화시키는 기화기(27)와, 기화기(27)에서 생성된 Ti 소스 가스를 유도하는 Ti 소스 가스 배관(28)과, 이 Ti 소스 가스 배관(28)에 접속되어, 매니폴드(3)의 측벽을 내측으로 관통하고 상방향으로 굴곡되어 수직으로 연장되는 석영관으로 이루어지는 Ti 소스 가스 분산 노즐(29)을 갖고 있다. 기화기(27)에는 캐리어 가스로서의 N2 가스를 공급하는 캐리어 가스 배관(27a)이 접속되어 있다. Ti 소스 가스 분산 노즐(29)에는 그 길이 방향을 따라서 복수의 가스 토출 구멍(29a)이 소정의 간격을 두고 형성되어 있고, 각 가스 토출 구멍(29a)으로부터 수평 방향으로 처리 용기(1) 내에 대략 균일하게 Ti 소스 가스를 토출할 수 있도록 되어 있다.
또한, 퍼지 가스 공급 기구(30)는 퍼지 가스 공급원(31)과, 퍼지 가스 공급원(31)으로부터 퍼지 가스를 유도하는 퍼지 가스 배관(32)과, 이 퍼지 가스 배관(32)에 접속되어, 매니폴드(3)의 측벽을 관통하여 설치된 퍼지 가스 노즐(33)을 갖고 있다. 퍼지 가스로서는 불활성 가스, 예를 들어 N2 가스를 적절하게 사용할 수 있다.
산화제 배관(18)에는 개폐 밸브(18a) 및 매스 플로우 컨트롤러와 같은 유량 제어기(18b)가 설치되어 있고, 가스 상태의 산화제를 유량 제어하면서 공급할 수 있도록 되어 있다. 또한, 퍼지 가스 배관(32)에도 개폐 밸브(32a) 및 매스 플로우 컨트롤러와 같은 유량 제어기(32b)가 설치되어 있고, 퍼지 가스를 유량 제어하면서 공급할 수 있도록 되어 있다.
상기 Zr 소스 저류 용기(20)에는 Zr 소스 압송 배관(20a)이 삽입되어 있고, Zr 소스 압송 배관(20a)으로부터 He 가스 등의 압송 가스를 공급함으로써, Zr 소스 배관(21)으로 액체의 Zr 소스가 송급된다. 상기 Zr 소스 배관(21)에는 액체 매스 플로우 컨트롤러와 같은 유량 제어기(21a)가 설치되어 있고, 상기 Zr 소스 가스 배관(23)에는 밸브(23a)가 설치되어 있다.
상기 Ti 소스 저류 용기(25)에는 Ti 소스 압송 배관(25a)이 삽입되어 있고, Ti 소스 압송 배관(25a)으로부터 He 가스 등의 압송 가스를 공급함으로써, Ti 소스 배관(26)으로 액체의 Ti 소스가 송급된다. 상기 Ti 소스 배관(26)에는 액체 매스 플로우 컨트롤러와 같은 유량 제어기(26a)가 설치되어 있고, 상기 Ti 소스 가스 배관(28)에는 밸브(28a)가 설치되어 있다.
산화제를 분산 토출하기 위한 산화제 분산 노즐(19)은 처리 용기(1)의 오목부(1a) 내에 설치되어 있고, Zr 소스 가스 분산 노즐(24)과, Ti 소스 가스 분산 노즐(29)은 이들에 의해 산화제 분산 노즐(19)을 사이에 두도록 설치되어 있다.
처리 용기(1)의 산화제 분산 노즐(19), Zr 소스 가스 분산 노즐(24) 및 Ti 소스 가스 분산 노즐(29)과 반대측의 부분에는 처리 용기(1) 내를 진공 배기하기 위한 배기구(37)가 형성되어 있다. 이 배기구(37)는 처리 용기(1)의 측벽을 상하 방향으로 깎아냄으로써 가늘고 길게 형성되어 있다. 처리 용기(1)의 배기구(37)에 대응하는 부분에는, 배기구(37)를 덮도록 단면 ㄷ자 형상으로 성형된 배기구 커버 부재(38)가 용접에 의해 설치되어 있다. 이 배기구 커버 부재(38)는 처리 용기(1)의 측벽을 따라서 상방으로 연장되어 있고, 처리 용기(1)의 상방에 가스 출구(39)를 규정하고 있다. 그리고, 이 가스 출구(39)로부터 도시하지 않은 진공 펌프 등을 포함하는 진공 배기 기구에 의해 진공화된다. 그리고, 이 처리 용기(1)의 외주를 둘러싸도록 하여 이 처리 용기(1) 및 그 내부의 웨이퍼(W)를 가열하는 통체 형상의 가열 장치(40)가 설치되어 있다.
성막 장치(100)의 각 구성부의 제어, 예를 들어 개폐 밸브(18a, 23a, 28a, 32a)의 개폐에 의한 각 가스의 공급ㆍ정지, 유량 제어기(18b, 21a, 26a, 32b)에 의한 가스나 액체 소스의 유량의 제어, 처리 용기(1)에 도입하는 가스의 전환, 가열 장치(40)의 제어 등은, 예를 들어 마이크로프로세서(컴퓨터)로 이루어지는 컨트롤러(50)에 의해 행해진다. 컨트롤러(50)에는 오퍼레이터가 성막 장치(100)를 관리하기 위해 코맨드의 입력 조작 등을 행하는 키보드나, 성막 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(51)가 접속되어 있다.
또한, 컨트롤러(50)에는 성막 장치(100)에서 실행되는 각종 처리를 컨트롤러(50)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라서 성막 장치(100)의 각 구성부에 처리를 실행시키기 위한 프로그램, 즉 레시피가 저장된 기억부(52)가 접속되어 있다. 레시피는 기억부(52) 중의 기억 매체에 기억되어 있다. 기억 매체는 하드 디스크 등의 고정적으로 설치된 것이라도 좋고, CDROM, DVD, 플래시 메모리 등의 가반성의 것이라도 좋다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통해 레시피를 적절하게 전송시키도록 해도 좋다.
그리고, 필요에 따라서, 유저 인터페이스(51)로부터의 지시 등에 의해 임의의 레시피를 기억부(52)로부터 호출하여 컨트롤러(50)에 실행시킴으로써, 컨트롤러(50)의 제어 하에서, 성막 장치(100)에서의 원하는 처리가 행해진다. 즉, 기억부(52)의 기억 매체에는 이하에 설명하는 성막 방법을 실행하는 프로그램(즉, 처리 레시피)이 기억되어 있고, 그 프로그램이 컨트롤러(50)에, 이하에 설명하는 본 발명의 일 실시 형태에 관한 성막 방법을 실행하도록 성막 장치(100)를 제어시킨다.
<본 발명의 일 실시 형태에 관한 성막 방법>
다음에, 이상과 같이 구성된 성막 장치를 사용하여 행해지는 본 발명의 일 실시 형태에 관한 성막 방법에 대해 설명한다.
우선, 상온에 있어서, 예를 들어 50 내지 100매의 웨이퍼(W)가 탑재된 상태의 웨이퍼 보트(5)를 미리 소정의 온도로 제어된 처리 용기(1) 내에 그 하방으로부터 상승시킴으로써 로드하고, 덮개부(9)로 매니폴드(3)의 하단부 개구부를 폐쇄함으로써 처리 용기(1) 내를 밀폐 공간으로 한다. 그리고 처리 용기(1) 내를 진공화하여 소정의 프로세스 압력으로 유지하는 동시에, 가열 장치(40)로의 공급 전력을 제어하고, 웨이퍼 온도를 상승시켜 프로세스 온도로 유지하고, 웨이퍼 보트(5)를 회전시킨 상태에서 성막 처리를 개시한다.
본 실시 형태의 성막 방법은 도 3의 흐름도에 도시한 바와 같이, 산화지르코늄막 성막 공정(공정 1)과, 산화티탄막 성막 공정(공정 2)을 갖는다.
1. 산화지르코늄막 성막 공정(공정 1)
공정 1의 산화지르코늄막의 성막에 있어서는, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 Zr 소스 가스와 산화제를 사용하여 성막을 행한다. 구체적으로는, 도 4의 타이밍차트에 도시한 바와 같이, 처리 용기(1)에 Zr 소스 가스를 공급하여 웨이퍼(W)에 흡착시키는 스텝 S1과, 처리 용기 내를 퍼지 가스로 퍼지하는 스텝 S2와, 가스 상태의 산화제로서, 예를 들어 O3 가스를 처리 용기(1)에 공급하여 Zr 소스 가스를 산화시키는 스텝 S3과, 처리 용기 내를 퍼지 가스로 퍼지하는 스텝 S4을 1회의 ZrO2 성막 조작으로 하고, 이를 복수회 반복하는 ALD에 의해 소정 막 두께의 ZrO2막을 성막한다. DRAM 캐패시터의 유전체막으로서 적용하는 경우에는, 막 두께는 0.1 내지 10㎚ 정도로 한다. 보다 적합한 막 두께는 1 내지 8㎚이다.
계속해서, 필요에 따라서 어닐함으로써, 결정화한 지르코니아계막을 형성한다. 이 경우의 어닐 온도는 600℃ 이하인 것이 바람직하다. 600℃를 초과하면 디바이스에 악영향을 미칠 우려가 있다.
상기 스텝 S1에 있어서는, Zr 소스 가스 공급 기구(15)의 Zr 소스 저류 용기(20)로부터 Zr 소스로서 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물을 공급하고, 기화기(22)로 이것을 기화시켜 Zr 소스 가스를 발생시키고, Zr 소스 가스를 Zr 소스 가스 배관(23) 및 Zr 소스 가스 분산 노즐(24)을 통해 가스 토출 구멍(24a)으로부터 처리 용기(1) 내로 T1의 기간 공급한다. 이에 의해, 웨이퍼(W) 상에 Zr 소스 가스를 흡착시킨다.
Zr 소스로서 사용하는 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로서는, 상술한 바와 같이 CPDTMZ 및 MCPDTMZ가 예시되고, 이들의 구조식은 이하에 나타내는 바와 같은 것이다.
Figure pat00001
스텝 S1의 기간 T1은 0.1 내지 1800sec가 예시된다. 또한, Zr 소스의 유량은 0.01 내지 10ml/min(ccm)이 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 0.3 내지 66650㎩가 예시된다.
스텝 S3의 산화제를 공급하는 스텝에 있어서는, 산화제 공급 기구(14)의 산화제 공급원(17)으로부터 산화제로서, 예를 들어 O3 가스가 산화제 배관(18) 및 산화제 분산 노즐(19)을 거쳐서 토출된다. 이에 의해, 웨이퍼(W)에 흡착된 Zr 소스가 산화되어 ZrO2가 형성된다.
이 스텝 S3의 기간 T3은 0.1 내지 1800sec의 범위가 바람직하다. 산화제의 유량은 웨이퍼(W)의 탑재 매수나 산화제의 종류에 따라서도 다르지만, 산화제로서 O3 가스를 사용하고, 웨이퍼(W)의 탑재 매수가 50 내지 100매 정도일 때에는, 1 내지 500g/Nm3가 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 0.3 내지 66650㎩가 예시된다.
상기 스텝 S2, S4는 스텝 S1 이후 또는 스텝 S3 이후에 처리 용기(1) 내에 잔류하는 가스를 제거하고 다음의 공정에 있어서 원하는 반응을 발생시키기 위해 행해지는 것으로, 퍼지 가스 공급 기구(30)의 퍼지 가스 공급원(31)으로부터 퍼지 가스 배관(32) 및 퍼지 가스 노즐(33)을 거쳐서 처리 용기(1) 내에 퍼지 가스, 예를 들어 N2를 공급하여 처리 용기(1) 내를 퍼지한다. 이 경우에, 진공화와 퍼지 가스의 공급을 복수회 반복함으로써, 잔류하는 가스의 제거 효율을 올릴 수 있다. 이 스텝 S2, S4의 기간 T2, T4로서는, 0.1 내지 1800sec가 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 0.3 내지 66650㎩가 예시된다. 이때, Zr 소스 가스를 공급하는 스텝 S1 이후의 스텝 S2와, 산화제를 공급하는 스텝 S3 이후의 스텝 S4는 양자의 가스의 배출성의 상이로부터, 진공화 시간, 퍼지 가스 공급 시간을 바꾸어도 좋다. 구체적으로는, 스텝 S1 이후의 쪽이 가스의 배출에 시간이 걸리므로, 스텝 S1 이후에 행하는 스텝 S2의 쪽의 시간을 길게 하는 것이 바람직한 경우도 있다.
2. 산화티탄막 성막 공정(공정 2)
공정 2의 산화티탄막의 성막에 있어서는, 공정 1에 이어서, 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물로 이루어지는 Ti 소스 가스와 산화제를 사용하여 성막을 행한다. 구체적으로는, 도 5의 타이밍차트에 도시한 바와 같이, 처리 용기(1)에 Ti 소스 가스를 공급하여 ZrO2막 상에 흡착시키는 스텝 S11과, 처리 용기 내를 퍼지 가스로 퍼지하는 스텝 S12와, 가스 상태의 산화제로서 예를 들어, O3 가스를 처리 용기(1)에 공급하여 Ti 소스 가스를 산화시키는 스텝 S13과, 처리 용기 내를 퍼지 가스로 퍼지하는 스텝 S14를 1회의 TiO2 성막 조작으로 하고, 이를 복수회 반복하는 ALD에 의해, 소정 막 두께의 TiO2막을 성막한다.
상기 스텝 S11에 있어서는, Ti 소스 가스 공급 기구(16)의 Ti 소스 저류 용기(25)로부터 Ti 소스로서 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물을 공급하고, 기화기(27)로 이것을 기화시켜 Ti 소스 가스를 발생시키고, Ti 소스 가스를 Ti 소스 가스 배관(28) 및 Ti 소스 가스 분산 노즐(29)을 통해 가스 토출 구멍(29a)으로부터 처리 용기(1) 내로 T11의 기간 공급한다. 이에 의해, ZrO2막 상에 Ti 소스 가스를 흡착시킨다.
시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물로서는, 상술한 바와 같이 MCPDTMT가 예시되고, 그 구조식은 이하에 나타내는 바와 같은 것이다.
Figure pat00002
스텝 S11의 기간 T11은 0.1 내지 1800sec가 예시된다. 또한, Ti 소스의 유량은 0.01 내지 10ml/min(ccm)이 예시된다. 또한, 이때의 처리 용기(1) 내의 압력은 0.3 내지 66650㎩가 예시된다.
스텝 S13의 산화제를 공급하는 스텝 및 스텝 S12, S14의 퍼지 스텝은 ZrO2막 성막 시의 산화제를 공급하는 스텝 S3 및 퍼지 스텝 S2, S4와 마찬가지로 하여 행해진다. 이들 기간 T13, T12, T14에 대해서도 상기 T3, T2, T4와 동일한 정도로 된다.
3. 본 실시 형태의 성막 방법의 메커니즘 및 효과
본 실시 형태에 있어서, ZrO2막 성막을 위한 Zr 소스로서 사용하는 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물의 분자는 상기 구조식에 나타낸 바와 같이, 구조 중에 포함되는 시클로펜타디에닐환이, 입체 장해로 되므로, 이들 분자의 시클로펜타디에닐환측은 웨이퍼(W)로의 흡착 사이트로는 되기 어렵다. 이로 인해, 도 6에 모식적으로 도시한 바와 같이, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물 분자는 시클로펜타디에닐환과 반대측이 흡착 사이트로 되고, 규칙적인 흡착 배열이 가능해져, 흡착하는 Zr 소스 분자는 1회의 Zr 소스 분자 조사에서 1층 이하로 된다. 계속해서 실시하는 산화 공정에서는 표면에 흡착한 1층 이하의 Zr 소스 분자를 산화하면 되고, Zr 소스 분자 상에 Zr 소스 분자가 흡착하여, 복수층의 프리커서를 산화시켜야만 하는 경우에 비해, 불순물이나 결함이 적은 치밀한 막이 얻어진다.
Zr 소스로서 종래 사용되고 있던 테트라키스에틸메틸아미노지르코늄(TEMAZ) 등을 사용한 경우에는, 이와 같은 규칙적 배열은 얻어지지 않고, 흡착 시에 열분해도 발생하므로, 충분히 치밀한 막을 얻기 어렵다.
실제로, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물(Cp계 Zr 화합물)인 CPDTMZ와, 비Cp계 화합물인 TEMAZ를 비교하였다.
우선, Zr 소스로서 Cp계 Zr 화합물인 CPDTMZ와, 비Cp계 Zr 화합물인 TEMAZ를 사용하여 ZrO2막을 성막한 경우의 불순물 농도를 측정하였다. 그 결과를 도 7에 나타낸다. 도 7은 이들 막의 탄소 농도, 수소 농도, 질소 농도를 나타내는 도면이다.
도 7에 도시한 바와 같이, Cp계 Zr 화합물인 CPDTMZ에서는 규칙적인 흡착 배열이 가능한 것에 의해, 비Cp계 Zr 화합물인 TEMAZ보다도 불순물 농도가 적은 막을 형성할 수 있는 것이 확인되었다.
다음에, Cp계 Zr 화합물인 CPDTMZ와, 비Cp계 Zr 화합물인 TEMAZ를 사용하여, 내부 딥 트렌치 칩에 CPDTMZ 및 TEMAZ를 각각 사용하여 ZrO2막을 성막한 경우의 스텝 커버리지를 파악하였다. 도 8은 내부 딥 트렌치 칩에 CPDTMZ 및 TEMAZ를 각각 사용하여 ZrO2막의 스텝 커버리지를 파악하기 위한 주사형 전자 현미경(SEM) 사진이다.
도 8에 도시한 바와 같이, Cp계 Zr 화합물인 CPDTMZ에서는 규칙적인 흡착 배열이 가능한 것에 의해, 비Cp계 Zr 화합물인 TEMAZ보다도 스텝 커버리지가 양호한 막을 형성할 수 있는 것이 확인되었다.
다음에, Cp계 Zr 화합물인 CPDTMZ와, 비Cp계 화합물인 TEMAZ를 사용하여 성막한 막의 밀도를 비교하였다. 그 결과를 도 9에 나타낸다. 또한, 막의 밀도는 X선 반사율 측정 장치(XRR)를 사용하여 측정하였다.
TEMAZ 온도를 변화시켜 ZrO2막을 성막하고 있고, 210℃에서 가장 높은 밀도로 되어 있지만, Zr 소스로서 CPDTMZ를 사용하여 250℃에서 성막한 ZrO2막은 TEMAZ를 사용하여 가장 고밀도로 된 210℃에서 성막한 ZrO2막보다도 더욱 고밀도의 막이 얻어지는 것을 알 수 있다. 즉, Cp계 Zr 화합물인 CPDTMZ에서는 규칙적인 흡착 배열이 가능한 것에 의해, 비Cp계 화합물인 TEMAZ보다도 치밀한 막 형성이 가능한 것이 확인되었다.
다음에, Cp계 Zr 화합물인 CPDTMZ와 비Cp계 화합물인 TEMAZ를 각각 사용하여 성막한 막의 리크 특성을 비교하였다. 그 결과를 도 10 및 도 11에 나타낸다. 도 10은 Hg 프로브에서의 리크 특성을 나타내는 것이고, 도 11은 EOT(Equivalent Oxide Thickness:SiO2 용량 환산 막 두께)와 리크 전류의 관계를 나타내는 것이다.
도 10에 도시한 바와 같이, Hg 프로브에서의 ZrO2 단막 비교에 있어서, 리크 특성은 CPDTMZ를 사용한 막의 쪽이 TEMAZ를 사용한 막보다도 우수하고, 또한 도 11에 도시한 바와 같이, CPDTMZ를 사용한 막은 TEMAZ를 사용한 막보다도 EOT가 낮아도 동등한 리크 내성을 얻는 것을 알 수 있다. 즉, Cp계 Zr 화합물인 CPDTMZ에서는 규칙적인 흡착 배열이 가능한 것에 의해, 스텝 커버리지 성능이 우수해 불순물 농도가 적은 치밀한 막 형성이 가능한 결과, 전기적 결과에 있어서도 TEMAZ를 사용한 경우보다도 우수한 결과가 얻어지는 것이 확인되었다.
그러나, 이와 같이 Cp계 Zr 화합물은 비Cp계 Zr 화합물에 비해, 시클로펜타디에닐환 구조에 의한 입체 장해에 의해 규칙적인 배열이 가능하고, 그 결과로서 커버리지 성능이 우수한 비교적 불순물이 적은 치밀한 막을 형성하는 것이 가능하지만, 성막 원료로서 Cp계 Zr 화합물을 사용하여 형성된 ZrO2막에 있어서도, 열부하 등에 의한 산소 결손이나 탄소나 수소 등의 특성을 악화시키는 약간의 불순물이 존재하여, 충분한 밀도가 얻어지지 않아, 캐패시터의 유전체막으로서 충분한 비유전율 및 리크 전류 특성이 얻어지지 않는다.
이에 대해, 본 실시 형태와 같이, 상기 ZrO2막의 성막 후, 연속해서 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물을 사용하여 TiO2막을 형성함으로써, ZrO2막을 더욱 치밀화할 수 있다.
이는, 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물을 사용하여 성막된 TiO2막은 as depo막 구조의 특징으로부터 Ti를 확산하기 쉬운 특징을 구비하고 있고, TiO2를 ZrO2막 상에 연속 성막하는 단계, 또한 TiO2막 상에 상부 전극을 형성하는 열부하가 가해지는 단계에서 TiO2막으로부터 ZrO2막 중에 Ti가 확산되고, Zr보다도 이온 반경이 작은 Ti가 ZrO2막 중의 불순물과 치환함으로써, ZrO2막의 밀도가 상승하여, ZrO2막의 치밀화가 일어난 것에 의한 것이라고 생각된다.
그 점에 대해, 구체적으로 설명한다.
우선, Ti 소스로서 Cp계 Ti 화합물인 MCPDTMT와, 비Cp계 Ti 화합물인 테트라(이소프로폭시)티탄[Ti(OiPr)4;TIPT]을 비교하였다. 도 12는 이들을 Ti 소스로서 사용하여 TiO2막을 성막한 경우의 불순물 농도를 측정한 결과를 나타내는 도면이다. 또한, 도 13은 이들을 Ti 소스로서 성막한 TiO2막의 스텝 커버리지를 파악하기 위한 SEM 사진이다.
도 12 및 도 13에 도시한 바와 같이, Cp계 Ti 화합물인 MCPDTMT를 사용한 막은 비Cp계 Ti 화합물인 TIPT를 사용한 막보다도 불순물이 적고 또한 스텝 커버리지 성능이 우수하다. 즉, Cp계 Zr 화합물과 마찬가지로, Cp계 Ti 화합물에 있어서도, 시클로펜타디에닐환 구조를 가짐으로써 규칙적인 흡착 배열이 가능하고, 커버리지 성능이 우수해 불순물 농도가 적은 치밀한 막이 형성 가능하다고 생각된다.
도 14는 Ti 소스로서 Cp계 Ti 화합물인 MCPDTMT를 사용하여 형성된 TiO2막과 비Cp계 Ti 화합물인 TIPT를 사용하여 형성된 TiO2막에 대해, as depo 상태에서의 X선 회절 프로파일을 도시하는 도면이다. 도 14로부터, TIPT를 사용하여 형성된 TiO2막과 MCPDTMT를 사용하여 형성된 TiO2막에서는 명백하게 결정성에 차이가 있다. TIPT를 사용하여 형성된 TiO2도, MCPDTMT를 사용하여 형성된 TiO2막도 TiO2-Anatase(아나타제)의 결정성을 나타내고 있지만, MCPDTMT를 사용하여 형성된 TiO2막의 쪽이 비정질 부분을 많이 갖는 것을 알 수 있다.
이는, MCPDTMT를 사용하여 형성된 TiO2막은 TIPT를 사용하여 형성된 TiO2막보다도 비정질 부분도 많이 포함하므로 상변화를 일으키기 쉬운 것을 나타내고 있다고 생각된다. 그리고, 이 상변화의 과정에서는 Ti의 원자 배열이 재배열을 일으키고 있다.
또한, 도 15는 Ti 소스로서 비Cp계 Ti 화합물인 TIPT를 사용하여 ALD에 의해 성막한 TiO2막과, Cp계 Ti 화합물인 MCPDTMT를 사용하여 ALD에 의해 성막한 TiO2막의 막 두께 변화를 나타내는 것이다. 여기서는, Si 상에 성막 온도 250℃에서 5㎚의 막을 성막한 후, TiO2막 상에 형성되는 상부 전극이 성막될 때에 가해지는 열과 동등 이상의 열처리를 가한 경우의 막 두께 변화를 파악하였다. 도 15에 도시한 바와 같이, Ti 소스로서 Cp계 Ti 화합물인 MCPDTMT를 사용하여 성막한 TiO2막은, 상부 전극 형성에 가해지는 열과 동등 이상의 열부하를 부여하면, 비Cp계 Ti 화합물인 TIPT를 사용하여 성막한 TiO2막에 비하면 막 수축을 일으키기 쉬운(열수축이 커지는) 것을 알 수 있다.
즉, Cp계 Ti 화합물인 MCPDTMT를 사용하여 성막한 TiO2막은 열부하가 가해짐으로써, 비Cp계 Ti 화합물인 TIPT를 사용하여 성막한 TiO2막에 비하면, 비정질로부터의 상변화를 일으키기 쉽고, 보다 큰 열수축이 발생한다. 따라서, MCPDTMT를 사용하여 성막한 TiO2막은 Ti 원자의 재배열이 일어나기 쉽고, 그때, 동시에 Ti 원자를 ZrO2막 중에 확산시키는 기능을 구비하고 있다고 생각된다.
상술한 바와 같이 Cp계 Zr 화합물은 시클로펜타디에닐환 구조에 의한 입체 장해에 의해 규칙적인 배열이 가능하고, 그 결과로서 커버리지 성능이 우수한 비교적 불순물이 적은 치밀한 ZrO2막을 형성하는 것이 가능하지만, 열부하 등에 의한 산소 결손이나 탄소나 수소 등의 특성을 악화시키는 약간의 불순물이 존재하여, 단독 막에서는 충분한 밀도가 얻어지지 않아, 캐패시터의 유전체막으로서는 충분한 성능은 아니다.
Cp계 Ti 화합물을 사용하여 형성된 TiO2막도, Cp계 Zr 화합물을 사용하여 형성된 ZrO2막과 마찬가지로 시클로펜타디에닐환 구조에 의한 입체 장해에 의해, 규칙적인 배열이 가능하고, 그 결과로서 커버리지 성능이 우수하고, 비교적 불순물이 적은 치밀한 막을 형성하는 것이 가능하다. 또한, Cp계 Ti 화합물을 사용하여 형성된 TiO2막은, 열부하에 의해, 비정질로부터의 상변화가 일어나고, 그때에 일어나는 원자 재배열에 수반하여, 막의 수축과, TiO2막으로부터 ZrO2막으로의 Ti 원자의 확산이 일어난다.
즉, Zr 소스로서 Cp계 Zr 화합물을 사용하여 형성한 ZrO2막 상에 Cp계 Ti 화합물을 사용하여 Ti 확산 성질을 구비한 TiO2막을 연속 성막함으로써, 성막 시 및 TiO2막 성막 후의 상부 전극 형성 시 및 이후의 열부하에 의해, TiO2막으로부터 ZrO2막으로 Ti가 확산되고, Ti가 ZrO2막 중의 탄소나 수소 등의 불순물로 치환됨으로써 ZrO2막의 밀도가 향상되어, 결과적으로 EOT가 작고, 또한 리크 내성이 높은 결과를 얻는 것이 가능해진다.
이때, TiO2막은 일 함수가 작은 TiN 전극과 조합하여 사용하는 경우에는 도체로서 행하고, 유전체로서의 주체는 Ti가 확산된 ZrO2막으로 된다.
또한, TiO2막은 이와 같은 Ti의 확산에 의한 ZrO2막의 치밀화 기능에 추가하여, ZrO막의 보호층으로서의 기능을 갖는다.
이상과 같이, 본 실시 형태에 따르면, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물을 사용하여 ZrO2막을 형성하고, 이어서 그 위에 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물을 사용하여 TiO2막을 형성함으로써, ZrO2막을 불순물이 적은 치밀한 막으로 할 수 있으므로, ZrO2막의 비유전율을 높일 수 있고, 이와 같은 ZrO2막의 치밀화에 추가하여 TiO2가 보호층으로서도 기능하므로, 리크 전류를 저하시킬 수 있다. 이와 같이, 고유전율화 및 저리크 전류화를 양립시킬 수 있으므로, 본 실시 형태에 의해 제조된 ZrO2-TiO2 2층막은 차세대의 DRAM 캐패시터용 유전체막으로서 적용할 수 있다.
<본 발명의 효과를 확인하기 위한 실험>
다음에, 본 발명의 효과를 확인하기 위한 실험에 대해 설명한다.
여기서는 Zr 소스로서 CPDTMZ를 사용하고, 산화제로서 O3를 사용하여, 도 1의 성막 장치에 의해, 도 4의 타이밍차트에 도시한 바와 같은 시퀀스의 ALD에 의해 Si 기판 상에 목표 막 두께 6㎚로 ZrO2막을 성막하여 참조용 샘플로 하였다. 이와 같은 ZrO2막 상에 Ti 소스로서 MCPDTMT를 사용하고, 산화제로서 O3를 사용하여, 도 1의 성막 장치에 의해, 도 5의 타이밍차트에 도시한 바와 같은 시퀀스의 ALD에 의해, 각각 목표 막 두께 1㎚, 3㎚, 5㎚로 TiO2막을 성막한 샘플을 작성하였다.
이들 샘플에 대해, X선 반사율 측정 장치(XRR)를 사용하여, ZrO2막, TiO2막의 밀도와 막 두께를 측정하였다. 그 결과를 표 1에 나타낸다. 표 1에 나타낸 바와 같이, ZrO2막 상에 TiO2막을 형성한 2층막은 TiO2막이 어떤 막 두께에 있어서도 ZrO2막 단막보다도 ZrO2막의 밀도가 높아지는 것을 알 수 있다.
Figure pat00003
다음에, 하부 전극으로서 TiN막을 사용하고, 그 위에 상기 실험과 마찬가지로, CPDTMZ를 사용하여 성막하여 ZrO2막 단막의 참조용 샘플을 제작하고, 이 ZrO2막 상에 각각 목표 막 두께 1㎚, 3㎚, 5㎚로 MCPDTMT를 사용하여 TiO2막을 성막한 샘플을 제작하였다.
이들 샘플에 대해 캐패시턴스를 측정하였다. 그 결과를 표 2에 나타낸다. 표 2는 ZrO2막 단막의 캐패시턴스를 1로 하여 규격화한 캐패시턴스를 나타내고 있다. 표 2에 나타낸 바와 같이, ZrO2막 상에 MCPDTMT를 사용하여 TiO2막을 성막한 샘플은 ZrO2막 단막의 샘플보다도 캐패시턴스가 상승하는 것이 확인되었다.
Figure pat00004
다음에, 이들 TiN막 상에 성막한 샘플에 대해 2차 이온 질량 분석법으로 깊이 방향의 TiO2, H, C의 분포를 조사하였다. 그 결과를 도 16에 나타낸다. 도 16에 나타낸 바와 같이, ZrO2막 상에 MCPDTMT를 사용하여 TiO2막을 성막한 샘플은 ZrO2막 단막에 비해, ZrO2막 중의 TiO2량이 높고, H량 및 C량이 낮은 것을 알 수 있다. 이것으로부터, ZrO2막 상에 MCPDTMT를 사용하여 TiO2막을 성막함으로써, Ti가 ZrO2막의 H나 C가 빠진 사이트로 확산되고, 이에 의해 ZrO2막의 밀도가 상승하고, 또한 캐패시턴스가 높아진 것이 뒷받침되었다.
다음에, Ti 소스로서 MCPDTMT 대신에, 시클로펜타디에닐환을 갖지 않는 화합물인 TIPT를 사용하여, 마찬가지로 하여 ZrO2막 상에 TiO2막을 각각 1㎚, 3㎚, 5㎚의 두께로 성막한 샘플을 제작하고, 이들 샘플에 대해 캐패시턴스를 측정하였다. 비교를 위해, ZrO2막 단막의 샘플에 대해서도 캐패시턴스를 측정하였다. 그 결과를 표 3에 나타낸다. 표 3에 있어서도, 표 2와 마찬가지로, ZrO2막 단막의 비유전율을 1로 하여 규격화한 비유전율을 나타내 있다. 표 3에 나타낸 바와 같이, Ti 소스로서 시클로펜타디에닐환을 갖지 않는 화합물인 TIPT를 사용하여 ZrO2막 상에 TiO2막을 성막한 2층막의 경우에는 ZrO2막 단막과 대략 동등한 비유전율밖에 얻어지지 않는 것이 확인되었다. 이는, Ti 소스로서 시클로펜타디에닐환을 갖지 않는 화합물을 사용하여 TiO2막을 성막한 경우에는, TiO2막으로부터 ZrO2막으로 충분히 Ti가 확산되지 않기 때문이라고 생각된다.
Figure pat00005
다음에, 하부 전극인 TiN막 상에, Zr 소스로서 CPDTMZ를 사용하여 상술한 바와 같이 하여 ZrO2막을 6㎚의 두께로 성막하고, 그 위에 상부 전극인 TiN막을 성막한 MIM 플랫 캐패시터 샘플과, 마찬가지로 하부 전극인 TiN막 상에, 상술한 바와 같이 하여 ZrO2막을 6㎚의 두께로 성막하고, 그 위에 Ti 소스로서 MCPDTMT를 사용하여 TiO2막을 5㎚의 두께로 성막하여 ZrO2-TiO2 2층막으로 하고, 그 위에 상부 전극인 TiN막을 성막한 MIM 플랫 캐패시터 샘플에 대해, Vg＝1V와 Vg＝－1V일 때의 리크 전류를 측정하였다. 도 17은 Vg＝1V와 Vg＝－1V의 경우에 대해, 횡축에 이들 샘플의 EOT를 취하고, 종축에 리크 전류값을 취한 그래프이다. 도 17에 도시한 바와 같이, ZrO2-TiO2 2층막 샘플은 ZrO2막 단막에 비해 리크 전류가 현저하게 저하되어 있고, 차세대용 유전체막(용량 절연막)으로서 적용 가능한 EOT와 리크 전류값을 만족시키고 있는 것이 확인되었다.
다음에, 동일한 방법 및 층 구성으로 ZrO2막의 막 두께를 변화시켜 제작한 샘플에 대해 EOT와 리크 전류를 측정하였다. 그 결과를 도 18에 나타낸다. 도 18은 횡축에 ZrO2막의 막 두께를 취하고, 종축에 EOT와 리크 전류값을 취하여 이들의 관계를 나타내는 도면이다. 이 도면에 도시한 바와 같이, ZrO2-TiO2 2층막 샘플이고 ZrO2막의 막 두께가 6㎚인 경우에 리크 전류값이 가장 낮은 것이 확인되었다.
<다른 적용>
또한, 본 발명은 상기 실시 형태로 한정되지 않고, 다양하게 변형 가능하다. 예를 들어, 상기 실시 형태에서는 본 발명을 복수의 웨이퍼를 탑재하여 일괄하여 성막을 행하는 뱃치식 성막 장치에 적용한 예를 나타냈지만, 이에 한정되지 않고, 1매의 웨이퍼마다 성막을 행하는 매엽식 성막 장치에 적용할 수도 있다.
또한, 상기 실시 형태에서는, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로서 CPDTMZ, MCPDTMZ를 사용하고, 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물로서 MCPDTMT를 사용한 예를 나타냈지만, 이들로 한정되는 것은 아니다.
또한, 상기 실시 형태에서는 성막 방법으로서 ALD를 채용한 경우에 대해 나타냈지만, 그것으로 한정되지 않고 CVD라도 좋다.
또한, 피처리 기판으로서는, 반도체 웨이퍼로 한정되지 않고, LCD 글래스 기판 등의 다른 기판에도 본 발명을 적용할 수 있다.
1 : 처리 용기
5 : 웨이퍼 보트(공급 수단)
14 : 산화제 공급 기구
15 : Zr 소스 가스 공급 기구
16 : Ti 소스 가스 공급 기구
19 : 산화제 분산 노즐
24 : Zr 소스 가스 분산 노즐
29 : Ti 소스 가스 분산 노즐
40 : 가열 장치
50 : 컨트롤러
52 : 기억부(기억 매체)
100 : 성막 장치
W : 반도체 웨이퍼(피처리 기판)

Claims (8)

  1. 산화지르코늄막을 포함하는 유전체막을 성막하는 성막 방법이며,
    시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 산화제를 공급하여 피처리 기판 상에 산화지르코늄막을 성막하는 공정과,
    시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 산화제를 공급하여 상기 산화지르코늄막 상에 산화티탄막을 성막하는 공정을 갖는 것을 특징으로 하는, 성막 방법.
  2. 제1항에 있어서, 상기 산화지르코늄막을 성막하는 공정은, 처리 용기 내에, 상기 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 상기 산화제를 교대로 복수회 공급함으로써 실시되고,
    상기 산화티탄막을 성막하는 공정은, 상기 산화지르코늄막의 성막에 이어서, 상기 처리 용기 내에 상기 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 상기 산화제를 교대로 복수회 공급함으로써 실시되는 것을 특징으로 하는, 성막 방법.
  3. 제2항에 있어서, 상기 시클로펜타디에닐환을 구조 중에 포함하는 지르코늄화합물로 이루어지는 지르코늄 원료의 공급과 상기 산화제의 공급은, 상기 처리 용기 내의 가스를 배출하는 공정을 사이에 두고 반복되고,
    상기 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료의 공급과 상기 산화제의 공급은, 상기 처리 용기 내의 가스를 배출하는 공정을 사이에 두고 반복되는 것을 특징으로 하는, 성막 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물은 시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄, 또는 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄인 것을 특징으로 하는, 성막 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 시클로펜타디에닐환을 구조 중에 포함하는 Ti 화합물은 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)티타늄인 것을 특징으로 하는, 성막 방법.
  6. 산화지르코늄막을 포함하는 유전체막을 성막하는 성막 장치이며,
    진공 유지 가능한 종형이고 통체 형상을 이루는 처리 용기와,
    피처리 기판을 복수단으로 유지한 상태에서 상기 처리 용기 내에 유지하는 유지 부재와,
    상기 처리 용기의 외주에 설치된 가열 장치와,
    지르코늄 원료를 상기 처리 용기 내에 공급하는 지르코늄 원료 공급 기구와,
    티탄 원료를 상기 처리 용기 내에 공급하는 티탄 원료 공급 기구와,
    상기 처리 용기 내로 산화제를 공급하는 산화제 공급 기구와,
    상기 지르코늄 원료 공급 기구, 상기 티탄 원료 공급 기구 및 상기 산화제 공급 기구를 제어하는 제어 기구를 구비하고,
    상기 제어 기구는 상기 처리 용기 내에, 지르코늄 원료로서 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물을 공급하는 동시에 산화제를 공급하여 피처리 기판 상에 산화지르코늄막을 성막하는 공정과, 상기 처리 용기 내에, 티탄 원료로서 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물을 공급하는 동시에 산화제를 공급하여 상기 산화지르코늄막 상에 산화티탄막을 성막하는 공정이 행해지도록 제어하는 것을 특징으로 하는, 성막 장치.
  7. 제6항에 있어서, 상기 제어 기구는 상기 처리 용기 내에, 상기 시클로펜타디에닐환을 구조 중에 포함하는 Zr 화합물로 이루어지는 지르코늄 원료와 상기 산화제를 교대로 복수회 공급함으로써 상기 산화지르코늄막을 성막하는 공정이 행해지고, 상기 산화지르코늄막의 성막에 이어서, 상기 처리 용기 내에 상기 시클로펜타디에닐환을 구조 중에 포함하는 티탄 화합물로 이루어지는 티탄 원료와 상기 산화제를 교대로 복수회 공급함으로써 상기 산화티탄막을 성막하는 공정이 행해지도록 제어하는 것을 특징으로 하는, 성막 장치.
  8. 컴퓨터상에서 동작하고, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체이며, 상기 프로그램은 실행 시에, 제1항 내지 제3항 중 어느 한 항에 기재된 성막 방법이 행해지도록, 컴퓨터에 상기 성막 장치를 제어시키는 것을 특징으로 하는, 기억 매체.
KR1020120030130A 2011-03-25 2012-03-23 성막 방법, 성막 장치 및 기억 매체 KR101501803B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011068855A JP5675458B2 (ja) 2011-03-25 2011-03-25 成膜方法、成膜装置および記憶媒体
JPJP-P-2011-068855 2011-03-25

Publications (2)

Publication Number Publication Date
KR20120110033A true KR20120110033A (ko) 2012-10-09
KR101501803B1 KR101501803B1 (ko) 2015-03-11

Family

ID=46877707

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120030130A KR101501803B1 (ko) 2011-03-25 2012-03-23 성막 방법, 성막 장치 및 기억 매체

Country Status (5)

Country Link
US (1) US8735304B2 (ko)
JP (1) JP5675458B2 (ko)
KR (1) KR101501803B1 (ko)
CN (1) CN102703877A (ko)
TW (1) TW201245485A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101451716B1 (ko) * 2008-08-11 2014-10-16 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
US8409352B2 (en) * 2010-03-01 2013-04-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, method of manufacturing substrate and substrate processing apparatus
KR102008445B1 (ko) * 2014-02-26 2019-08-08 주식회사 유진테크 머티리얼즈 지르코늄 함유막 형성용 전구체 조성물 및 이를 이용한 지르코늄 함유막 형성 방법
TWI661076B (zh) * 2016-10-06 2019-06-01 南韓商圓益Ｉｐｓ股份有限公司 複合膜製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW515032B (en) 1999-10-06 2002-12-21 Samsung Electronics Co Ltd Method of forming thin film using atomic layer deposition method
US7183186B2 (en) * 2003-04-22 2007-02-27 Micro Technology, Inc. Atomic layer deposited ZrTiO4 films
KR100716652B1 (ko) 2005-04-30 2007-05-09 주식회사 하이닉스반도체 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법
KR100717813B1 (ko) * 2005-06-30 2007-05-11 주식회사 하이닉스반도체 나노믹스드 유전막을 갖는 캐패시터 및 그의 제조 방법
EP2029790A1 (en) * 2006-06-02 2009-03-04 L'AIR LIQUIDE, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Method of forming high-k dielectric films based on novel titanium, zirconium, and hafnium precursors and their use for semiconductor manufacturing
US8795771B2 (en) * 2006-10-27 2014-08-05 Sean T. Barry ALD of metal-containing films using cyclopentadienyl compounds
JP2009049068A (ja) * 2007-08-14 2009-03-05 Elpida Memory Inc キャパシタ及びその製造方法とキャパシタの製造装置及び半導体記憶装置
CN103147062A (zh) * 2007-09-14 2013-06-12 西格玛-奥吉奇有限责任公司 采用单环戊二烯基三烷氧基铪和锆前体通过原子层沉积制备薄膜的方法
EP2201149B1 (en) * 2007-09-14 2013-03-13 Sigma-Aldrich Co. Methods of preparing titanium containing thin films by atomic layer deposition using monocyclopentadienyl titanium-based precursors
JP5221089B2 (ja) * 2007-09-19 2013-06-26 東京エレクトロン株式会社 成膜方法、成膜装置および記憶媒体
JP2010073823A (ja) * 2008-09-17 2010-04-02 Tokyo Electron Ltd 成膜装置、成膜方法、及びコンピュータ可読記憶媒体
CN102007591A (zh) 2009-01-15 2011-04-06 东京毅力科创株式会社 电容器及电容器的制造方法
GB0906105D0 (en) * 2009-04-08 2009-05-20 Ulive Entpr Ltd Mixed metal oxides
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
KR20120088652A (ko) * 2009-07-21 2012-08-08 시그마-알드리치 컴퍼니., 엘엘씨 티타늄-함유 박막을 형성하기 위한 조성물 및 이용 방법
JP5587716B2 (ja) * 2010-09-27 2014-09-10 マイクロンメモリジャパン株式会社 半導体装置及びその製造方法、並びに吸着サイト・ブロッキング原子層堆積法
JP2012142367A (ja) * 2010-12-28 2012-07-26 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法および基板処理装置

Also Published As

Publication number Publication date
JP5675458B2 (ja) 2015-02-25
TW201245485A (en) 2012-11-16
JP2012204681A (ja) 2012-10-22
CN102703877A (zh) 2012-10-03
US20120244721A1 (en) 2012-09-27
US8735304B2 (en) 2014-05-27
KR101501803B1 (ko) 2015-03-11

Similar Documents

Publication Publication Date Title
KR101609182B1 (ko) 커패시터의 제조 방법, 커패시터 및, 그에 이용되는 유전체막의 형성 방법
KR101451716B1 (ko) 성막 방법 및 성막 장치
US8685866B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
US8741731B2 (en) Method of manufacturing a semiconductor device
KR101552856B1 (ko) 성막 방법 및 성막 장치
WO2012090831A1 (ja) 半導体デバイスの製造方法および基板処理装置
KR101501803B1 (ko) 성막 방법, 성막 장치 및 기억 매체
KR101139083B1 (ko) 금속 산화막의 성막 원료, 성막 방법 및 성막 장치
US8361550B2 (en) Method for forming SrTiO3 film and storage medium
US9552981B2 (en) Method and apparatus for forming metal oxide film
JP5751754B2 (ja) 成膜方法および記憶媒体
US7816282B2 (en) Method for forming SrTiO3 film
KR20230072480A (ko) 성막 방법
JP2011187757A (ja) 半導体装置の製造方法及び基板処理装置
JPWO2009104621A1 (ja) Ｓｒ−Ｔｉ−Ｏ系膜の成膜方法および記憶媒体
Kawano et al. Method for forming SrTiO 3 film

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee