KR20120103577A - 비평면 표면을 가진 기판을 처리하기 위한 기술 - Google Patents

비평면 표면을 가진 기판을 처리하기 위한 기술 Download PDF

Info

Publication number
KR20120103577A
KR20120103577A KR1020127011141A KR20127011141A KR20120103577A KR 20120103577 A KR20120103577 A KR 20120103577A KR 1020127011141 A KR1020127011141 A KR 1020127011141A KR 20127011141 A KR20127011141 A KR 20127011141A KR 20120103577 A KR20120103577 A KR 20120103577A
Authority
KR
South Korea
Prior art keywords
substrate
film
horizontal surfaces
etching process
horizontal
Prior art date
Application number
KR1020127011141A
Other languages
English (en)
Other versions
KR101545221B1 (ko
Inventor
조지 디. 파파솔리오티스
비크람 싱흐
해윤 인
헬렌 엘. 메이나드
루도빅 고데
Original Assignee
베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. filed Critical 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Publication of KR20120103577A publication Critical patent/KR20120103577A/ko
Application granted granted Critical
Publication of KR101545221B1 publication Critical patent/KR101545221B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/321Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32697Electrostatic control
    • H01J37/32706Polarising the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32798Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32816Pressure
    • H01J37/32834Exhausting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Plasma Technology (AREA)
  • Treatments Of Macromolecular Shaped Articles (AREA)

Abstract

수평(horizontal) 및 비수평(non-horizontal) 표면들을 가지는 기판을 처리하기 위한 방법이 개시된다. 기판은 이온 주입기(ion implanter)를 이용하여 입자들을 주입된다. 주입 공정의 특성 때문에 이온 주입 동안에 필름이 표면들상에 증착될 수 있고, 필름의 두께는 수평 표면들상이 더 두껍다. 이 필름의 존재는 기판의 특성들을 반대로 바꿀수 있다. 이를 수정하기 위해서, 수평 표면들상에 증착된 필름을 제거하기 위해 두번째 공정 단계가 수행된다. 어떤 실시예들에서 에칭 공정이 이 필름을 제거하기 위해 사용된다. 어떤 실시예들에서 물질 변경 단계가 필름을 구성하는 물질의 성분을 바꾸기 위해 사용된다. 이 물질 변경 단계는 에칭 공정을 대신할 수 있거나 또는 에칭 공정에 추가될 수 있다.

Description

비평면 표면을 가진 기판을 처리하기 위한 기술{A TECHNIQUE FOR PROCESSING A SUBSTRATE HAVING A NON-PLANAR SURFACE}
본 발명은 비평면(non-planar) 표면을 가지는 기판(substrate)을 처리하기 위한 방법에 관한 것이다.
전자 디바이스들 제조에 있어서, 비평면(non-planar) 표면을 가지는 기판을 처리하는 것이 필요할 수 있다. 그런 디바이스들의 예제들은 수평하게 그리고 수직으로 배향된(oriented) 표면들을 포함한 높은 핀(raised fin)들을 가지는 3차원 FinFET들 및 각각이 수평하게 그리고 수직으로 배향된 표면들을 포함한 트렌치(trench)들을 가지는 CMOS 이미지 센서들(CIS) 그리고 eDRAM들을 포함한다. 그런 기판들을 처리하기 위해 사용되는 기술들 중 하나는 전자적, 기계적, 광학적 그리고 열적 특성들 또는 원래 기판의 그런 특징들의 조합을 변형하기 위해 도핑(doping)을 포함할 수 있다. FinFET들의 소스/드레인(SD) 영역들, CMOS 이미지 센서들에 쉘로우 트렌치(shallow trench)들의 측벽(sidewall) 및 eDRAM들에 딥 트렌치(deep trench)(DT)들의 측벽이 기판들의 특성들을 변형하기 위해 도핑 될 수 있다.
전자 디바이스들은 균일한 특성들을 요구하기 때문에, 다른 각도들에서 배향된 기판들을 등각(conformally)으로 처리하는 기술들이 바람직할 수 있다. 예를 들어, 도핑 기술들에서, 다르게 배향된 표면들 근처 영역에서 동일하거나 또는 실질적으로 같은 도펀트(dopant) 농도를 이루는 것이 바람직할 수 있다. 비록 여러 가지 기술들이 제안되었지만, 제안된 기술들은 제한된 성공을 달성하였다. 예를 들어, 이런 제안된 기술들에서 수평으로 신장한(extending) 표면들을 따른 도펀트 농도는 수직으로 신장한 표면들의 도펀트 농도들보다 훨씬 더 클 수 있다. 공정에서 그런 변화는 비균일한(non-uniform) 특성들을 가진 기판을 야기할 수 있고, 최종 디바이스들은 최적으로 동작하지 않을 수 있다. 추가적으로, 이러한 공정들 중 일부는 기판상에 물질을 또한 증착할수 있고, 그럼으로써 증착된(deposited) 물질 중 많은 것이 수직으로 신장한 표면들 위보다 수평으로 신장한 표면들 위에 배치될 것이다.따라서, 새로운 기술이 요구된다.
수평(horizontal) 및 비수평(non-horizontal) 표면들을 가지는 기판을 처리하는 방법이 개시된다. 기판은 이온 주입(ion implantation)을 이용하여 입자들이 주입된다. 이온 주입 후에 또는 그와 동시에, 주입 공정의 특성 때문에, 필름이 표면위에 증착 될 수 있고, 표면상에 이 필름의 두께는 수평 표면들 위가 더 두껍다. 이 필름의 등장은 기판의 특성들을 반대로 바꿀 수 있다. 이를 수정하기 위해서, 수평 표면들 위의 필름을 제거하기 위한 제 2 공정 단계가 수행된다. 어떤 실시예들에서는, 필름을 제거하기 위해서 에칭 공정(etching process)이 사용될 수 있다. 어떤 실시예들에서는, 필름을 구성하는 물질의 구성을 변경하기 위해서 물질 변형(material modifying) 단계가 사용될 수 있다. 이런 물질 변형 단계는 에칭 공정을 대신하거나 또는 에칭 공정에 추가될 수 있다.
선호되는 그리고 예시적인 실시예들에 따라 그것의 추가적 장점들과 함께,본 발명은 아래의 상세한 서술에 첨부된 도면들과 함께 더 특별히 서술된다. 도면들은 본 발명의 원리들을 일반적으로 예시하는 대신에 반드시 범위, 강조하는 것은 아니다.
도 1a-c는 일 실시예에 따른 비평면 표면을 가지는 기판을 처리하기 위한 기술을 예시한다.
도 2 는 대표적인 PLAD 시스템을 예시한다.
도 3 은 대표적인 빔-라인 이온 주입 시스템(beam-line ion implantation system)을 예시한다.
본 명세서에서, 비평면 표면을 가진 기판을 처리하기 위한 새로운 기술의 몇개의 실시예들이 도입된다. 명확성을 위하여, 실시예들은 "입자들"의 맥락에서 도입된다. 입자들은 대전(charged) 또는 중성(neutral), 아원자(sub-atomic),원자(atomic) 또는 기판을 처리하는 분자 입자(molecular particle)들일 수 있다. 명세서에서, 기판은 금속의, 반도체의, 또는 절연의 기판 또는 그것의 조합일 수 있다. 기판은 수직 방향으로 신장한 하나 이상의 돌출부(protrusions)들 또는 트렌치들, 하나이상의 수평으로 신장한(extending) 표면들, 하나이상의 수직으로 신장한 표면들을 가지는 비평면일 수 있다. 다른 실시예들에서, 기판은 하나이상의 표면들은 수평으로 신장하지 않은 비평면일 수 있다.
명확성 및 단순함의 목적을 위하여, 비평면 기판을 처리하기 위한 기술은 플라즈마 기반 시스템,예를 들어 플라즈마 보조 도핑(plasma assisted doping : PLAD) 또는 플라스마 잠입 이온주입(Plasma Immersion Ion Implantation : PIII) 공정 시스템과 같은,의 맥락에서 개시된다. 그러나 다른 시스템들이 본 발명에서 불가능하지 않다. 다른 시스템들의 예는 빔라인 이온 주입 시스템, 플러드 주입(flood implant) 시스템, 또는 플라즈마 시스 변경자(sheath modifier)를 가진 이온 소스를 포함할 수 있다.
비평면 표면을 가진 기판을 처리하기 위한 기술
도 1a-1c를 참조하면, 본 발명의 일 실시예에 따른 비평면 표면을 가지는 기판을 처리하기 위한 기술이 보여진다. 본 실시예에서, 기판(100)은 수직방향 또는 비수평 방향에 신장한 돌출부를 가지는 기판이다. 예를 들어, 기판(100)은 하나이상의 수직으로 신장한 핀들(102)을 포함하는 FinFET일 수 있다. 도 1a에 예시된 바와 같이, 돌출부 또는 핀(102)은 핀(102)의 사이드 근처에 수직으로 신장한 표면들(104)("수직 평면 104") 그리고 핀(102)의 맨위 근처에 수평으로 신장한 평면(106)("수평 평면 106")을 포함한다. 비록 본 발명을 통하여 "수직(vertical)" 용어가 사용되지만, 명세서에서 서술된 원리들은 수평 표면들 및 비수평 표면들은 수직이거나 수직이 아닐 수 있는, 비-수평 표면들을 가지는 기판에 적용된다고 이해된다.
핀(102)의 하나이상의 특성들(예를 들어, 전기적, 기계적 및/또는 광학적)을 바꾸기 위해서, 특성들을 바꿀 수 있는 다른 종(species)의 도펀트들이 도입된다. 예를 들어, 만약 기판이 실리콘 기반 기판(silicon based substrate)이라면, 도펀트들은 붕소(boron), 탄소(carbon), 갈륨(gallium), 게르마늄(germanium), 인(phosphorous), 비소(arsenic) 및/또는 그것의 조합을 포함할 수 있다. 그러나, 본 발명에서 다른 타입들의 도펀트들이 불가능한 것은 아니다. 다른 실시예에서, 핀(102)에 포함된 것과 동일한 종을 가지는 입자들(110)이 도입될 수 있다. 예를 들어, 실리콘 또는 실리콘을 포함하는 입자들은 실리콘을 포함하는 핀(102)에 또한 도입될 수 있다.
본 실시예들에서, 도펀트들(110)은 이온 주입 공정,예를 들어 PLAD 또는 PIII 공정과 같은,을 통하여 도입될 수 있다. 그러나, 본 발명에서 다른 타입들의 이온 주입 공정들 또는 다른 타입들의 입자 도입 공정들은 불가능하지 않다. 예를 들어, 본 발명에서 도펀트들을 도입하기 위해 확산 공정(diffusion process)이 불가능한 것은 아니다. PLAD 또는 PIII 공정에서, 도펀트 종을 포함하는 원료 가스(feed gas)는 기판(100) 근처에 도입된다. 그 다음에 원료 가스는 원료 가스의 조각들을 포함하는 플라즈마(미도시)를 형성하기 위해 여기된다(excited). 조각들(fragments)은 특히, 전자들, 도펀트 종 및 다른 종의 원자 또는 분자 이온들,그리고 도펀트 종 및 다른 종의 중성자들 그리고 라디칼(radical)들을 포함할 수 있다. 따라서, 플라즈마로부터 이온화된 도펀트들을 끌기 위해서 기판에 바이어스가 제공될 수 있다. 본 실시예에서, 도펀트들(110)는 0°(즉, 기판(100)에 수직인 가상의 축으로부터 0°)또는 실질적으로 0°인 기판에 도입될 수 있다. 그러나, 다른 각도들 또는 일정 범위의 각도들이,예를 들어, 7°,15°,30°,45°,60° 또는 0-90°범위의 임의의 다른 각도들, 불가능한 것은 아니다.
도 1b에 예시된 바와 같이, 플라즈마로부터 도펀트들(110)은 주입 영역(112)을 형성하기 위해 핀(102)에 주입될 수 있다. 수직 주입된 영역들(112b)은 수평 주입된 영역(112a)에 도펀트들과 같은 많은 양의 도펀트들이 주입되는 것을 선호한다. 추가적으로, 도펀트 종(species)을 포함하는 필름(114)이 수평 표면(106) 및 수직 평면들(104)상의 핀 표면들에 형성될 수 있다.
필름(114)은 플라즈마로부터 반응하는 중립의 또는 라디칼 조각들이 수직 및 수평 표면 (104 및 106) 근처에 배치될 때 형성될 수 있고, 화학적으로 반응한다.이 필름은 기판 위에 입자들의 증착(deposition)의 결과일 수 있다.PLAD 또는 PIII의 가시선(line-of-sight), 지향성의(directional) 특성 때문에 더 많은 양의 조각들(fragments)이 핀(102)의 맨 위 영역(top portion) 근처에, 수평 평면(106) 근처에 배치될 수 있다. 필름이 형성되었을때 필름(114)은 핀(102)의 사이드 영역 근처보다 핀(102)의 맨위 영역 근처에 더 큰 두께를 가질수 있다. 엄밀한 의미로, 핀(102)은 맨위 영역 근처에 초과 도펀트를 포함한다.
본 발명에서, 핀(102)의 하나이상의 특성들이 균일한 것이 바람직할 수 있다.예를 들어, 핀(102)의 맨위 영역(top portion)과 사이드 영역 근처에 포함된 도펀트들의 양(dose)이 실질적으로 균일한 것이 바람직할 수 있다. 균일한 또는 실질적으로 균일한 도펀트 양을 이루기 위해, 핀(102)의 맨위 영역으로부터 초과 도펀트들(excess dopants)을 선택적으로 제거할 수 있다.
초과 도펀트들을 제거하기 위해서, 다양한 타입들의 에칭 공정(etching process)들이 수행될 수 있다. 예를 들어, 스퍼터링 공정(sputtering process)이 수행될 수 있다. 스퍼터링 공정에서, 비활성(inert)(불활성(noble))가스, 수소(hydrogen) 또는 비활성 가스들과 수소의 혼합물이 기판(100) 근처에서 이온화될 수 있다. 그런 다음에 생성된 이온들은 초과 도펀트들을 스퍼터(sputter)하기에 충분한 운동 에너지,예를 들어 핀(102)을 향하여 이온들을 끌어당기기 위해서 기판을 바이어싱함으써,를 가지고 핀(102)쪽으로 향할 수 있다. 본 실시예에서, 입자들의 입사각(incident angle)을 제어하는 것이 바람직할 수 있다. 입자들의 입사각이 제어될 수 있는 여러가지 방법들이 있다. 어떤 실시예들에서는, 플라즈마 시스 변경자(sheath modifier)가 채용될 수 있다. 다른 실시예들에서는, 기판(100)이 이온들에 대하여 틸트될(tilted) 수 있다. 이것은 PLAD 또는 빔 라인 주입기들내에서 행해질 수 있다. 다른 실시예들에서는 큰 압력이 입자들의 입사각을 변경하기 위해 사용될 수 있다. 넓은 입사각 범위에서 입자들을 향하게 하는 것은 큰 스퍼터링 레이트를 가능하게 할 수 있다. 동시에, 연쇄적인 주입(knock-on implantation)은, 필름(114)에 초과 도펀트들이 입사 이온들에 의해 핀(102)에 유도될 수 있는 공정, 제한될 수 있다. 또한, 입자들의 입사각을 바꾸는 것이 핀(102)의 맨위 영역 및 사이드 영역들로부터 스퍼터링의 더 나은 제어가 가능하게 할 수 있다.
스퍼터링 공정 대신에 또는 스퍼터링 공정에 추가하여, 초과 도펀트들은 화학적 에칭을 통하여 제거될 수 있다. 그런 실시예에서 반응 종(species), 예를 들어 수소(hydrogen), 플루오린(fluorine) 또는 염소(chlorine) 이온들,을 포함하는 비활성 또는 반응 가스는 핀(102) 근처에서 이온화 될 수 있다. 그 다음 반응 종은 핀(102)의 맨위 영역으로부터 초과 도펀트들을 화학적으로 반응하고 그리고 선택적으로 에칭할 수 있다. 일 실시예에서, 이온화된 반응 종은 상기에서 서술한 스퍼터링 공정과 비교하여 낮은 에너지를 가지고 기판(100)쪽으로 향할 수 있다. 예를 들어, 반응 종을 포함하는 가스가 이온화된 동안 낮은 바이어스가 기판에 적용될 수 있다. 다른 실시예에서, 반응 종을 포함하는 가스가 이온화된 동안 바이어스 전압이 기판에 적용되지 않는다.
그러나 다른 실시예에서 습식 에칭 공정(wet etching process)이 초과 도펀트들을 선택적으로 제거하기 위해서 사용될 수 있다. 예를 들어, 피라냐 스트립(piranha strip)(황산(sulfuric acid) 및 과산화수소(hydrogen peroxide)) 또는 완충 불화수소산(buffered hydrofluoric acid)이 초과 도펀트들을 제거하기 위해 사용될 수 있다.
다른 실시예에서, 수평 표면(106) 층(layer)은 습식 공정에서 에칭 화학물(etch chemistry)(등방성(isotropic) 또는 다른것)과 우선적으로 반응하도록 하기 위해서 화학적으로 변경될 수 있다(예를 들어, 산화(oxidized)). 완충 HF(buffered HF), 디아이 워터(DI water),
Figure pct00001
혼합물(mixtures)은 이 공정에서 적용될 수 있는 화학물들(chemistries)의 일부이다.
바람직하게는 초과 도펀트들의 제거는 제거 공정에 아래의 선택적 물질 변경 공정을 추가함으로써 증가될 수 있다. 이 선택적 공정에서, 박막(114)의 맨위 영역은 박막(thin film)(114)이 화학적으로 반응하는 가스에 우선적으로 노출될 수 있다.예를 들어, 산소(oxygen) 포함하는 가스 또는 질소(nitrogen) 포함하는 가스가 박막(114)이 각각 산화(oxidation) 또는 질화(nitridation)을 경험하도록 하기 위해 사용될 수 잇다. 대안적으로, 임의의 다른 물질 변경 가스가 사용될 수 있다. 가스는 에칭 또는 스퍼터링 공정 동안에 우선적으로 에칭되는 물질을 형성하기 위해 박막(114)과 반응할 수 있다. 대안적으로, 산소 포함하는 가스, 질소 포함하는 가스, 또는 다른 물질 변경 가스는 플라즈마를 형성하기 위해 여기될 수 있고 그리고 기판은 플라즈마에 노출될 수 있다.
다른 실시예들에서, 패시베이션(passivation) 단계가 에칭 공정후에 수행될 수 있다. 예를 들어,
Figure pct00002
또는
Figure pct00003
주입의 경우에 실온에서 비소(As) 또는 인(P)의 아웃게싱(outgassing)이 일어날 수 있다. 이러한 가스들의 배출을 피하기 위해서, 패시베이션 단계가 요구될 수 있다.
우선적으로 초과 도펀트들을 제거한 후에, 핀(102)의 맨위 및 사이드 영역들 근처에 도펀트들의 양은 도 1c에 예시된 것 처럼 균일하거나 또는 실질적으로 균일할 수 있다. 비평면 표면을 포함하는 기판(100)은 등각(conformally)으로 처리될 수 있다.
위에서 알려진 기술은 예시적인 것이다. 다른 실시예에서, 기술은 하나이상의 주입 공정들 및 하나이상의 제거 공정들을 포함할 수 있고,그리고 적어도 하나의 주입 공정 및 제거 공정이 반복될 수 있다. 추가하여, 공정들의 순서는 특정 순서로 제한되지 않을 수 있다. 예를 들어, 기술은 다수의 주입 공정들 및 제거 공정들을 포함할 수 있고, 그리고 제거공정들 중 하나는 제거 공정들 중 다른 것에 의해 이어질 수 있다.
본 발명에서 주입 공정들 및 제거 공정들 각각은 다양한 공정 파라미터들을 포함할 수 있다. 파라미터들은 기술을 향상시키기 위해 최적화될 수 있다. 기술을 향상시키기 위해 최적화될 수 있는 파라미터들은 ,예를 들어 기술이 수행될 때의 압력; 기판(100) 근처에 도입되는 원료 가스(feed gas), 희석 가스(diluent gas), 및 에칭 가스(etching gas)을 포함하는 가스들의 성분(composition); 주입 공정들 또는 제거 공정들 동안에 플라즈마를 형성하기 위해 플라즈마 소스에 적용되는 RF 파워의 타입과 진폭(amplitude)(예를 들어, 큰 진폭을 가지는 펄스들 중 하나와 다중 펄스 RF 파워); 기판에 적용되는 바이어스의 특징들(예를 들어, 전압 램핑(voltage ramping), 충격 계수(duty factor))를 포함할 수 있다. 어떤 실시예들에서는 높은 압력 플라즈마를 형성함으로써 주입 공정을 수행하는 것이 바람직할 수 있다. 어떤 실시예서는, 기판 온도가 -150 및 600℃사이에서 제어될 수 있다
특정 예시적인 실시예
이하에서는 특정 공정 파라미터들을 가진 기술의 특정 예제가 개시된다. 위에서 알려진 것처럼, 본 발명은 하나의 특정 세트(set)의 공정 파라미터들에 한정되는 것은 아니다. 본 발명의 기술은 다양한 공정 파라미터들을 가질 수 있다. 동적 랜덤 액세스 메모리(DRAM) 커패시터 구조(미도시)의 맨위 및 사이드 영역들을 처리하기 위해서, 이온 주입 공정은 예를 들어, 10kV 또는 이상의 고 에너지에서 수행될 수 있다. 이 예에서, 구조는 100nm 및 4um의 깊이(예를 들어,돌출부(protrusion)의 높이)의 하나이상의 개구(opening)(예를 들어, 수직으로 신장한 돌출부들간의 공간)들을 가질 수 있다. 한편 도펀트들은 비소(arsenic)일 수 있다. 위에서 알려진 것처럼, 주입 공정은 PLAD 또는 PIII 시스템에 의해 수행될 수 있다. 주입 공정은 빔-라인 이온 주입 시스템에 의해 대안적으로 실행될 수 있다. 주입 공정 동안에, 충분한 에너지를 가진 이온 형태의 도펀트들은 돌출부들(protrusion)의 측벽(side wall)들(예를 들어, 수직으로 신장한 표면)에 작은 각도(shallow angle)로 충돌할 수 있다. 충돌 이온(impinging ion)들의 부분은 사이드 벽으로부터 튀길 수 있고, 트렌치 또는 돌출부의 전체 깊이에 주입될 수 있다.
주입 공정 후에, 제거 공정이 수행될 수 있다. 이 예제에서, 제거 공정은 선택적인 물질 변경 공정을 추가할 수 있다. 예를 들어, 구조는 직접 산소(oxygen) 플라즈마에 노출될 수 있다. 산소는 증착된 필름을 산화 시킬수 있고, 그리고 필름의 휘발성(volatility)을 감소시킬 수 있으며, 추가 제거 공정을 용이하게 할 수 있다.
본 예제에서, 주입 공정 및 제거 공정은 단일 PLAD 또는 PIII 시스템에서 수행될 수 있다. 대안적으로 공정들의 각각은 클러스터 툴(cluster tool)에 다른 챔버들에서 수행될 수 있다. 다른 예제에서, 기술은 연속적인 다른 툴(예를 들어, 클러스터 또는 다른 툴들)들에서 수행될 수 있고, 기판이 주위 환경과 반응하는 것을 방지하기 위한 메커니즘이 제공될 수 있다.
비평면 표면을 가진 기판을 처리하기 위한 시스템
이하에서는 비평면 표면을 가진 기판을 처리하기 위한 시스템들의 몇가지 예제들이 개시된다. 도 2를 참조하여, PLAD 시스템이 도시된다. 여기서의 시스템(200)은 자립형(stand alone) 시스템일 수 있다. 대안적으로, 시스템(200)은 하나이상의 시스템들(200), 하나이상의 기판 모니터링 시스템들, 하나이상의 다른 타입들의 기판 처리 시스템들 및 다른 시스템들간의 기판을 이송하기 위한 하나이상의 이송 시스템(transfer system)들을 포함하는 클러스터 툴의 일부일 수 있다.
시스템(200)은 고압 또는 저압 플라즈마에서 기판(100)을 생성하고 그리고 처리할 수 있는 공정 챔버(202)를 포함할 수 있다.고압 또는 저압 플라즈마를 생성하기 위해서, 시스템(200)은 적어도 하나의 터보 펌프(206), 메커니컬 펌프(mechanical pump)(208) 및 다른 필수 진공 실링(sealing) 컴포넌트들(components)을 포함할 수 있다. 공정 챔버(202)내에는, 적어도 하나의 기판(100)을 지지할 수 있는 플래튼(platen)(210)이 있을 수 있다. 플래튼(210)은 기판(100)의 온도를 예를 들어 10와 600℃사이에서 유지하기 위해서 하나이상의 온도 유지 디바이스들을 구비할 수 있다. 기판(100)의 틸팅(tilting) 또는 회전하는 것 또한 수용될 수 있다. 바이어스 소스는 기판(100)에 바이어스 전압을 적용함으로써 플래튼(210), 따라서 기판(100)에 전기적으로 연결될 수 있다. 바이어스는 연속적인 또는 펄스, RF 또는 DC 전류를 제공함으로써 적용될 수 있다. 만약 바이어스 소스가 RF 전류를 제공한다면, 임피던스 정합 네트워크(matching network)(미도시)가 바이어스 소스와 플래튼(210) 사이에 제공될 수 있다. 본 실시예에서, 바이어스 소스는 동작동안에 기판에 적용되는 바이어스를 조정하고 변화할 수 있다. 예를 들어, 바이어스 소스로부터 바이어스는 램프(ramp) 업 또는 다운, 연속적으로 또는 계단식일 수 있고, 바이어스는 동작동안에 기판에 적용될 수 있다.
공정 챔버(202)는 하나 이상의 인시츄(in situ) 모니터링 시스템들을 또한 구비할 수 있다. 예를 들어, 하나이상의 온도 모니터링 시스템들은 챔버(202) 및/또는 기판(100)에 온도를 모니터하기 위해서 공정 시스템(202)에 포함될 수 있다.
시스템(200)은 공정 챔버(202)로부터 연결되거나 또는 따로 떨어져,따라서 원격의, 플라즈마 챔버(204)를 또한 포함할 수 있다. 플라즈마 챔버는 고밀도 또는 저밀도 플라즈마를 생성하기 위한 플라즈마 소스(212)를 또한 포함할 수 있다. 예를들어, 플라즈마 챔버(204)는 유도 결합 플라즈마(inductively coupled plasma : ICP) 소스, 용량 결합 플라즈마(capacitively coupled plasma : CCP) 소스, 마이크로웨이브(MW) 소스, 글로-방전(glow-discharge : GD) 소스, 헬리콘 소스(helicon source) 또는 그것들의 조합을 포함할 수 있다. 만약 플라즈마 챔버(204)가 ICP 소스를 구비하고 있다면, 시스템(200) 적어도 하나의 평면 코일(planar coil) 및 나선 코일들(helical coil)(212a 및 212b), 212a 및 212b 코일들의 한쪽 또는 양쪽에 전기적으로 결합된 파워 소스(212c) 및 임피던스 정합 네트워크(212d)을 포함할 수 있다. 만약 시스템(200)이 CCP 소스를 구비하고 있다면, 시스템(200)은 전극과 플래튼(210)사이에 넣은 기판(202)이 위치하도록 적어도 하나의 전극(미도시)을 포함할 수 있다. 파워 소스(212c)가 전극 및 플래튼(210)을 전기적으로 연결하기 위해 포함될 수 있다. 추가하여 파워 소스(212c)는 임피던스 정합 네트워크(212d)에 연결될 수 있다. 만약 시스템(200)이 GD 소스를 구비하고 있다면, 시스템(200)은 전극과 플래튼(210)사이에 넣은 기판(202)이 위치하도록 적어도 하나의 전극(미도시)을 포함할 수 있다. 추가하여, 파워 소스는 전극 및 플래튼(210)에 전기적으로 연결될 수 있다.
플라즈마 소스(212)의 타입에 따라서, 파워 소스는 RF 파워 소스 또는 DC 파워 소스일 수 있다. 예를 들어, 만약 플라즈마 소스(212)가 ICP 또는 CCP 소스라면, 파워 소스는 RF 파워 소스일 수 있다. 그러나, 만약 플라즈마 소스(212)가 GD 소스라면, 파워 소스(212c)는 DC 소스일 수 있다. 만약 플라즈마 소스가 CCP 소스라면, 파워 소스(212c)는 30에서 200MHz 범위에 하이 프리퀀시 RF 전류를 제공할 수 있다. 그러나, 다른 주파수들을 가진 RF 전류 또한 사용될 수 있다. 플라즈마 소스(212)가 ICP 소스라면, 파워 소스(212c)에 의해 제공되는 RF 전류는 1에서 30MHz 범위에 있을 수 있다. 그러나, 다른 주파수들을 가진 RF 전류 또한 사용될 수 있다. 만약 플라즈마 소스(212)가 MW 소스라면, RF 전류는 .3에서 300GHz의 범위에 있을 수 있다. 그러나, 다른 주파수를 가진 RF 전류 또한 사용될 수 있다. 파워 소스(212c)는 연속적 또는 펄스 전류를 제공할 수 있다.
일 실시예에서, 플라즈마 소스(212)에 적용되는 파워는 일정,예를 들어 연속파(continuous wave),할 수 있다. 다른 실시예에서, 변화하는 파워가 플라즈마 소스(212)에 적용될 수 있다. 예를들어, 두개 또는 이상의 펄스들이 플라즈마 소스에 적용될 수 있고, 펄스 중 하나의 진폭은 다른 펄스의 진폭보다 클 수 있다. 그런 실시예의 상세한 서술은 미국 특허 출원 번호 11/771,190,12/098,781, 및 12/105,721에서 발견할 수 있고, 각각은 참조로써 명세서에 부가된다.
일 실시예에서, 플라즈마 소스(예를 들어, 코일 또는 전극)에 파워를 공급하는 파워 소스(212c)는 또한 플래튼(210)에 바이어스를 제공하는 바이어스 소스일 수 있다. 예를 들어, 시스템(200)은 플래튼 및 적어도 하나의 코일들(또는 전극) 양자를 작동시키기 위해 단일 파워 소스를 포함할 수 있다. 그러나, 시스템(200)은 가급적 두개 또는 이상의 파워 소스들, 플라즈마 소스의 코일 또는 전극을 작동하는 적어도 하나의 파워 소스 및 공정 챔버의 플래튼을 작동시키는 적어도 하나의 다른 파워 소스,을 포함할 수 있다. 비록 도시되지 않았지만, 시스템(200)은 하나이상의 도펀트(dopant), 에천트(etchant) 및/또는 스퍼터링 소스들을 포함할 수 있다.
위에서 알려진 것처럼, 명세서에서 서술된 시스템(200)은 자립형(stand alone) 시스템(200)일 수 있다. 대안적으로 시스템(200)은 하나이상의 처리 및/또는 모니터링 시스템들을 포함하는 클러스터 툴(cluster tool)의 일부일 수 있다. 만약 시스템(200)이 클러스터 툴의 일부라면, 클러스터 툴은 기판을 대기(atmosphere)에 공개하지 않으면서 다양한 공정들을 연속적으로 수행하기 위해서 다양한 처리 및/또는 모니터링 시스템들에 그리고 시스템들로부터 기판을 이송하기 위한 이송 시스템(transfer system)을 포함할 수 있다.
도 3을 참조하여, 비평면 표면을 가진 기판을 처리하기 위한 빔-라인 이온 주입기(beam-line ion implanter)가 도시된다. 이온 주입기는 이온들을 생성하기 위한 이온 소스(302)를 포함할 수 있다. 이온 주입기(300)은 일련의 빔-라인 컴포넌트들을 또한 포함할 수 있다. 빔-라인 컴포넌트들의 예제들은 추출 전극들(extraction electrodes)(304), 자기 질량 분석기(magnetic mass analyzer)(306), 복수개의 렌즈들(308) 및 빔 평행자(beam parallelizer)(310)를 포함할 수 있다. 이온 주입기(300)은 처리되는 기판(100)을 지탱하기 위한 플래튼(316)을 또한 포함할 수 있다. 한편 기판(100)은 컴포넌트,때때로 로플랫(roplat)(미도시)로 언급,에 의해 하나이상의 차원(dimension)들로 이동될 수 있다(예를 들어, 이동(translate), 회전(rotate) 및 틸트(tilt)).
동작에서, 원하는 종(species),예를 들어, 도펀트 이온들,의 이온들은 이온 소스(302)로부터 생성되고 그리고 추출된다. 그후에, 추출된 이온들(30)은 빔-라인 컴포넌트들을 따라서 빔-유사 상태(beam-like state)에서 이동하고 기판(100)에 주입된다. 라이트 빔(light beam)을 조종하는 일련의 광학 렌즈들처럼 많은 빔-라인 컴포넌트들은 이온 빔(30)을 조정한다. 빔-라인 컴포넌트들에 의해 조정되는 이온 빔(30)은 기판쪽으로 향한다.
본 발명에서, 다양한 타입들의 시스템들이 기판(100)을 처리하기 위해 사용될 수 있다. 일 실시예에서, 동일한 타입들의 시스템이 도펀트들(110)을 도입하고 초과 도펀트들(110)을 제거하기 위한 단계를 수행하기 위해 사용될 수 있다. 예를 들어, PLAD 시스템(200)은 도펀트 주입과 초과 도펀트 제거 기술들 양자를 수행하기 위해 사용될 수 있다. 다른 예에서, 빔-라인 이온 주입 시스템은 양자 기술들을 위해 사용될 수 있다. 그러나 다른 실시예에서 PLAD(200)은 기술들 중 하나를 수행하기 위해 사용될 수 있고, 빔-라인 이온 주입 시스템이 다른 기술을 수행하기 위해 사용될 수 있다. 동일 타입의 시스템들이 양자 기술들을 수행하기 위해 사용될 수 있다면, 본 발명은 양자 기술들을 수행하기 위해 동일 시스템 또는 다른 시스템들을 이용하는 것이 불가능하지 않다.
본 발명에서 비평면 표면을 가진 기판을 처리하기 위한 새로운 기술이 개시된다. 명세서에서 채용된 용어들(terms) 및 표현들은 한정이 아니라 서술(description) 용어로 사용되고 그리고 도시되고 서술된( 또는 그것의 일부들) 것의 임의 등가물을 배제하는 그런 용어들 및 표현들의 사용 의도는 없다. 청구항의 범위내에서 다양한 변형들이 가능한것을 또한 인식할 것이다. 다른 변형들, 변화들 및 등가물들이 또한 가능하다. 따라서, 앞에서 서술은 한정으로서 의도하는 것이 아니고 단지 예제이다.

Claims (18)

  1. 수평(horizontal) 및 비수평(non-horizontal) 표면들을 가지는 기판을 처리하기 위한 방법에 있어서,
    상기 기판에 소정 양의 이온들을 도입하는 단계로서, 상기 도입 동안에 상기 수평 표면들상에 필름이 증착되는 상기 도입하는 단계; 및
    상기 수평 표면들로부터 상기 필름을 제거하기 위해서 에칭 공정(etching process)을 이용하는 단계;를 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  2. 청구항 1 에 있어서,
    상기 필름이 상기 비수평 표면들상에 증착됨으로써 상기 수평 표면들상의 상기 필름의 두께는 상기 비수평 표면들상의 두께보다 큰 것인, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  3. 청구항 1 에 있어서,
    상기 에칭 공정을 이용하는 단계 전에 상기 필름의 성분(composition)을 변경하는 물질 변경 단계를 수행하는 것을 더 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  4. 청구항 3 에 있어서,
    상기 물질 변경 단계는 산화(oxidation), 질화(nitridation) 또는 기체 종(gaseous species)와의 반응을 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  5. 청구항 1 에 있어서,
    상기 에칭 공정은 스퍼터링 에칭을 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  6. 청구항 5 에 있어서,
    상기 스퍼터링 에칭 공정은 비활성 가스(inert gas), 수소(hydrogen) 또는 그것들의 조합을 이용하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  7. 청구항 5 에 있어서,
    상기 스퍼터링 에칭 공정은 다양한 각도 임플란트들(implants)을 이용하여 수행되는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  8. 청구항 1 에 있어서,
    상기 에칭 공정은 상기 필름을 수소(hydrogen)를 포함하는 플라즈마에 노출하는 단계를 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  9. 청구항 1 에 있어서,
    상기 도입하는 단계 및 에칭 단계는 단일 챔버에서 수행되는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  10. 청구항 1 에 있어서,
    상기 도입하는 단계 및 상기 에칭 단계는 다른 챔버들에서 수행되는,수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  11. 수평(horizontal) 및 비수평(non-horizontal) 표면들을 가지는 기판을 처리하기 위한 방법에 있어서,
    상기 기판에 소정 양의 이온들을 도입하는 단계로서, 상기 도입 동안에 상기 수평 표면들상에 필름이 증착되는 상기 도입하는 단계; 및
    상기 필름의 성분(composition)을 변경하는 물질 변경 단계를 수행하는 단계;를 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  12. 청구항 11 에 있어서,
    상기 필름이 상기 비수평 표면들상에 증착됨으로써 상기 수평 표면들상의 상기 필름의 두께는 상기 비수평 표면들상의 두께보다 큰 것인, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  13. 청구항 11 에 있어서,
    상기 물질 변경 단계후에 상기 수평 표면들로부터 상기 필름을 제거하는 에칭 공정을 이용하는 단계를 더 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  14. 청구항 11 에 있어서,
    상기 물질 변경 단계는 산화(oxidation), 질화(nitridation) 또는 기체 종(gaseous species)와의 반응을 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  15. 청구항 13 에 있어서,
    상기 에칭 공정은 스퍼터링 에칭을 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  16. 청구항 15 에 있어서,
    상기 스퍼터링 에칭 공정은 비활성 가스(inert gas), 수소(hydrogen) 또는 그것들의 조합을 이용하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  17. 청구항 15 에 있어서,
    상기 스퍼터링 에칭 공정은 다양한 각도 임플란트들(implants)을 이용하여 수행되는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
  18. 청구항 13 에 있어서,
    상기 에칭 공정은 상기 필름을 수소(hydrogen)를 포함하는 플라즈마에 노출하는 단계를 포함하는, 수평 및 비수평 표면들을 가지는 기판을 처리하기 위한 방법.
KR1020127011141A 2009-10-14 2010-10-14 비평면 표면을 가진 기판을 처리하기 위한 기술 KR101545221B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US25144209P 2009-10-14 2009-10-14
US61/251,442 2009-10-14
US12/902,250 2010-10-12
US12/902,250 US8679960B2 (en) 2009-10-14 2010-10-12 Technique for processing a substrate having a non-planar surface

Publications (2)

Publication Number Publication Date
KR20120103577A true KR20120103577A (ko) 2012-09-19
KR101545221B1 KR101545221B1 (ko) 2015-08-18

Family

ID=43855175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127011141A KR101545221B1 (ko) 2009-10-14 2010-10-14 비평면 표면을 가진 기판을 처리하기 위한 기술

Country Status (6)

Country Link
US (1) US8679960B2 (ko)
JP (1) JP2013508949A (ko)
KR (1) KR101545221B1 (ko)
CN (1) CN102598219B (ko)
TW (1) TWI480932B (ko)
WO (1) WO2011047142A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150056116A (ko) * 2013-11-14 2015-05-26 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907307B2 (en) * 2011-03-11 2014-12-09 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for maskless patterned implantation
US9142402B2 (en) * 2011-11-30 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform shallow trench isolation regions and the method of forming the same
US9142548B2 (en) * 2012-09-04 2015-09-22 Qualcomm Incorporated FinFET compatible capacitor circuit
US9006065B2 (en) * 2012-10-09 2015-04-14 Advanced Ion Beam Technology, Inc. Plasma doping a non-planar semiconductor device
US8889534B1 (en) * 2013-05-29 2014-11-18 Tokyo Electron Limited Solid state source introduction of dopants and additives for a plasma doping process
WO2016003602A1 (en) * 2014-07-03 2016-01-07 Applied Materials, Inc. Method and apparatus for selective deposition
TWI523084B (zh) 2014-11-11 2016-02-21 漢辰科技股份有限公司 離子佈植法
CN107112239B (zh) * 2015-01-08 2021-02-19 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN106033715B (zh) * 2015-03-11 2019-03-22 上海临港凯世通半导体有限公司 FinFET的掺杂方法
CN106033728B (zh) * 2015-03-11 2019-07-09 上海凯世通半导体股份有限公司 FinFET的掺杂方法
TWI567795B (zh) * 2015-01-08 2017-01-21 上海凱世通半導體有限公司 鰭式場效電晶體的摻雜方法
CN106033729B (zh) * 2015-03-11 2019-04-02 上海凯世通半导体股份有限公司 FinFET的掺杂方法
US9450078B1 (en) 2015-04-03 2016-09-20 Advanced Ion Beam Technology, Inc. Forming punch-through stopper regions in finFET devices
US10566242B2 (en) * 2016-12-13 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Minimization of plasma doping induced fin height loss

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3676317A (en) * 1970-10-23 1972-07-11 Stromberg Datagraphix Inc Sputter etching process
US6228750B1 (en) * 1994-12-30 2001-05-08 Lucent Technologies Method of doping a semiconductor surface
US7098098B2 (en) * 2002-04-16 2006-08-29 Texas Instruments Incorporated Methods for transistors formation using selective gate implantation
EP1525333A2 (en) 2002-08-02 2005-04-27 Varian Semiconductor Equipment Associates Inc. Method and apparatus for plasma implantation without deposition of a layer of byproduct
US20050287307A1 (en) * 2004-06-23 2005-12-29 Varian Semiconductor Equipment Associates, Inc. Etch and deposition control for plasma implantation
KR100607198B1 (ko) * 2005-02-21 2006-08-01 삼성전자주식회사 반도체소자의 트렌치 소자 분리 방법
US7524743B2 (en) * 2005-10-13 2009-04-28 Varian Semiconductor Equipment Associates, Inc. Conformal doping apparatus and method
US7537989B2 (en) * 2005-11-18 2009-05-26 Sumco Corporation Method for manufacturing SOI substrate
US7892723B2 (en) * 2007-11-14 2011-02-22 United Microelectronics Corp. Method for forming patterned photoresist layer
US8202792B2 (en) * 2009-04-24 2012-06-19 Varian Semiconductor Equipment Associates, Inc. Method of processing a substrate having a non-planar surface
DE102010045095B4 (de) 2010-09-13 2015-01-08 Schott Ag Spritzenkörper-Kanülen-Verbund und Verfahren zu dessen Herstellung
US10572108B2 (en) 2017-07-20 2020-02-25 Vmware, Inc. Hierarchical inventory tree operation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150056116A (ko) * 2013-11-14 2015-05-26 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Also Published As

Publication number Publication date
CN102598219B (zh) 2015-05-13
JP2013508949A (ja) 2013-03-07
US20110086501A1 (en) 2011-04-14
KR101545221B1 (ko) 2015-08-18
WO2011047142A2 (en) 2011-04-21
US8679960B2 (en) 2014-03-25
TW201123274A (en) 2011-07-01
TWI480932B (zh) 2015-04-11
WO2011047142A3 (en) 2011-06-09
CN102598219A (zh) 2012-07-18

Similar Documents

Publication Publication Date Title
KR101545221B1 (ko) 비평면 표면을 가진 기판을 처리하기 위한 기술
US8202792B2 (en) Method of processing a substrate having a non-planar surface
US7524743B2 (en) Conformal doping apparatus and method
US8501605B2 (en) Methods and apparatus for conformal doping
US9706634B2 (en) Apparatus and techniques to treat substrates using directional plasma and reactive gas
US9570317B2 (en) Microelectronic method for etching a layer
TWI657482B (zh) 用於多方向裝置加工的方向處理
US20070084564A1 (en) Conformal doping apparatus and method
KR20200053623A (ko) 고 에너지 ale (atomic layer etching)
US8187979B2 (en) Workpiece patterning with plasma sheath modulation
TWI437608B (zh) 離子源清潔方法及其裝置
JP2017528923A (ja) 選択的堆積のための方法及び装置
WO2007133413A2 (en) Photoresist stripping chamber and methods of etching photoresist on substrates
TWI524391B (zh) 改善p3i腔室中共形摻雜之方法
JP2013534712A (ja) プラズマドーピング装置、プラズマドーピング方法、半導体素子の製造方法、および半導体素子
CN114430858A (zh) 原子层蚀刻和离子束蚀刻图案化
US20120302048A1 (en) Pre or post-implant plasma treatment for plasma immersed ion implantation process

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 5