JP2013508949A - 表面が平坦でない基板を処理する方法 - Google Patents

表面が平坦でない基板を処理する方法 Download PDF

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Abstract

【解決手段】 水平面および非水平面を持つ基板を処理する方法を開示する。イオン注入装置を用いて粒子を基板に注入する。イオン注入時には、注入処理の性質上、表面に膜が成膜されてしまうことがある。この膜の厚みは、水平面上のほうが厚い。この膜が存在することによって、基板の特性に悪影響が出て変化してしまうことがある。これを改善するべく、水平面上に堆積した膜を除去する第2の処理ステップを実行する。一部の実施形態では、エッチング処理を用いてこの膜を除去する。一部の実施形態によると、この膜の材料の組成を変化させる物質変化ステップを用いる。この物質変化ステップは、エッチング処理に代えて、または、エッチング処理に加えて実行するとしてよい。
【選択図】 なし

Description

本開示は、表面が平坦でない基板を処理する方法に関する。
電子デバイスを製造する際、表面が平坦でない基板を処理する必要がある場合がある。このようなデバイスの例を挙げると、水平面および垂直面を持つ隆起フィンを含む3次元(3D)フィンFET、ならびに、水平面および垂直面を持つトレンチを含むCMOS画像センサ(CIS)およびeDRAMがある。このような基板を処理するために用いられる方法の1つに、材料となる基板の電気特性、機械特性、光学特性、および、熱特性またはこれらの特性の組み合わせを変更するためのドーピングがあるとしてよい。フィンFETのソース/ドレイン(SD)領域、CMOS画像センサの浅いトレンチの側壁、および、eDRAMの深いトレンチ(DT)の側壁に対して、ドーピングを実行して基板の特性を変更するとしてよい。
電子デバイスの特性は均一化する必要があるので、配向角度が異なる面をコンフォーマルに処理する方法が望ましいとしてよい。ドーピング技術では、例えば、配向が異なる複数の表面の近傍の複数の領域においてドーパント濃度を等しく、または、略等しくすることが望ましいとしてよい。数多くの方法が提案されてきたが、効果は限られていた。例えば、これまでに提案されてきた方法では、水平方向に延伸する面に沿ったドーパント濃度は、垂直方向に延伸する面に沿ったドーパント濃度より大幅に高くなってしまう場合があった。このような処理のバラツキは、基板の特性にバラツキが生じる原因となり、最終製品であるデバイスの動作が最適化されないことがあった。また、一部の処理では基板上に所与の物質を堆積させるので、垂直方向に延伸している面よりも水平方向に延伸している面により多く堆積することになる。したがって、新しい方法が必要である。
水平面および非水平面を持つ基板を処理する方法を開示する。当該基板は、イオン注入処理によって粒子が注入される。イオン注入処理の後、または、イオン流入処理と同時に、注入処理の本来の性格上、表面上に膜が成膜されることがある。この膜の厚みは、水平面上の方が厚くなっている。この膜が存在すると、基板の特性に悪影響が出て変化してしまうことがある。これを改善するべく、水平面上に堆積した膜を除去する第2の処理ステップを実行する。一部の実施形態では、エッチング処理を用いてこの膜を除去する。一部の実施形態によると、この膜の材料の組成を変化させる物質変化ステップを用いる。この物質変化ステップは、エッチング処理に代えて、または、エッチング処理に加えて実行するとしてよい。
本発明の好ましい実施形態および実施形態例は、利点と共に、添付図面を参照しつつその構成を以下に記載する詳細な説明でより具体的に説明する。図面は、必ずしも実寸に即したものではなく、本発明の原理を説明することに重点をおいている。
一実施形態に係る、表面が平坦でない基板を処理する方法を説明する図である。 一実施形態に係る、表面が平坦でない基板を処理する方法を説明する図である。 一実施形態に係る、表面が平坦でない基板を処理する方法を説明する図である。 代表的なPLADシステムを示す図である。 代表的なビームラインイオン注入システムを示す図である。
本開示では、表面が平坦でない基板を処理する新たな技術の実施形態を幾つか紹介する。分かりやすいように、実施形態の説明は「粒子」を前提として行う。粒子は、基板を加工するための荷電粒子または中性粒子、亜原子粒子、原子粒子、または、分子粒子であってよい。基板は、本明細書において、金属基板、半導体基板、絶縁基板、または、これらの組み合わせであってよい。基板は、垂直方向に延伸する1以上の突起またはトレンチと、1以上の水平方向に延伸する面、および、1以上の垂直方向に延伸する面を持つので、平坦でないとしてよい。他の実施形態によると、基板が平坦でないのは、1以上の面が水平方向に延伸していないためとしてよい。
簡潔且つ明瞭に説明するべく、平坦でない基板を処理する方法は、例えば、プラズマ支援ドーピング(PLAD)処理システムまたはプラズマ浸漬イオン注入(PIII)処理システム等のプラズマシステムに関連付けて開示する。しかし、本開示では他のシステムを排除するものではない。他のシステムの例を挙げると、ビームラインイオン注入システム、フラッド注入システム、または、プラズマシース修正部を持つイオン源があるとしてよい。
<表面が平坦でない基板を処理する方法>
図1Aから図1Cを参照すると、本開示の一実施形態にかかる表面が平坦でない基板を処理する方法が図示されている。本実施形態によると、基板100は、垂直方向、または、非水平方向に延伸する突起を持つ基板であってよい。例えば、基板100は、1以上の垂直方向に延伸するフィン102を備えるフィンFETであってよい。図1Aに示すように、突起またはフィン102は、フィン102の側面近傍にある垂直方向に延伸する面104(「垂直面104」)、および、フィン102の上部の近傍にある水平方向に延伸する面106(「水平面106」)を含むとしてよい。本開示では「垂直」という用語を用いるが、本明細書で説明する原理は、水平面および非水平面の両方を持つ基板に適用可能であると理解されたい。尚、非水平面は、垂直面であってもそうでなくてもよい。
フィン102の1以上の特性(例えば、電気特性、機械特性および/または光学特性)を変化させるべく、特性を変化させることができるさまざまな種のドーパントを注入するとしてよい。例えば、基板がシリコンベースの基板である場合、ドーパントは、ホウ素、炭素、ガリウム、ゲルマニウム、リン、ヒ素および/またはこれらの組み合わせを含むとしてよい。しかし、本開示では他の種類のドーパントを排除するわけではない。別の実施形態によると、フィン102に含まれている種と同じ種を含むドーパント110を注入するとしてよい。例えば、シリコンまたはシリコン含有粒子もシリコンを含むフィン102に注入するとしてよい。
本実施形態によると、ドーパント110は、例えば、PLAD処理またはPIII処理等のイオン注入処理によって注入されるとしてよい。しかし、本開示では他の種類のイオン注入処理または他の種類の粒子注入処理を排除するわけではない。例えば、ドーパントを注入するための拡散処理は、本開示から排除されない。PLAD処理またはPIII処理では、ドーパント種を含む供給ガスを基板100の近傍に導入する。供給ガスはこの後、励起させて、供給ガスの断片を含むプラズマ(不図示)を形成させる。断片は、これらに限定されないが、電子、ドーパント種および他の種の原子イオンまたは分子イオン、ならびに、ドーパント種および他の種の中性粒子およびラジカルを含むとしてよい。この後、基板にバイアスを加えて、プラズマからイオン化ドーパントを誘引するとしてよい。本実施形態では、ドーパント110は、0度(つまり、基板100に対して垂直な想像上の軸から0度)または略0度で基板に注入されるとしてよい。しかし、角度または角度範囲を変更して、例えば、7度、15度、30度、45度、60度または0度から90度の範囲内の任意のその他の角度とすることを排除するものではない。
図1Bに示すように、プラズマから得られるドーパント110は、フィン102に注入されて注入領域112を形成するとしてよい。垂直注入領域112bと、水平注入領域112aには、同量のドーパントが注入されることが好ましい。また、ドーパント種を含む膜114が、フィンの表面、水平面106および垂直面104に形成されるとしてよい。
膜114は、垂直面104および水平面106の近傍にプラズマから得られる反応性の中性粒子またはラジカルである断片が堆積して化学反応を起こすことで、形成されるとしてよい。この膜は、基板に粒子が堆積した結果形成されるものであってよい。PLAD処理またはPIII処理の性質が目視線のような直進性の指向性であるために、水平面106の近傍であるフィン102の上部の近傍により多くの断片が堆積されることになってしまうとしてよい。膜114は、形成されると、フィン102の側部の近傍よりもフィン102の上部の近傍の方が厚みが大きくなるとしてよい。このように、フィン102は、上部の近傍のドーパントの量が過剰になる。
本開示では、フィン102の1以上の特性が均一であることが望ましいとしてよい。例えば、フィン102の上部および側部の近傍に含まれているドーパント量が略等しいことが望ましいとしてよい。ドーパント量を均一または略均一にするべく、フィン102の上部から過剰なドーパントを選択的に削除するとしてよい。
過剰なドーパントを除去するべく、さまざまな種類のエッチングプロセスを実行するとしてよい。例えば、スパッタリング処理を実行するとしてよい。スパッタリング処理では、不活性ガス(希ガス)、水素、または、不活性ガスおよび水素の混合物を、基板100の近傍でイオン化するとしてよい。生成されたイオンはその後、過剰なドーパントをスパッタリングで除去するために十分な運動エネルギーで、例えば、フィン102にイオンを誘引するべく基板にバイアスを加えることによって、フィン102に方向付けるとしてよい。本実施形態によると、粒子の入射角を制御することが好ましいとしてよい。粒子の入射角度を制御する方法は幾つかある。一部の実施形態によると、プラズマシース修正部を利用する。他の実施形態によると、基板100をイオンに対して傾斜させるとしてよい。このような構成は、PLAD注入装置またはビームライン注入装置で採用され得る。他の実施形態によると、粒子の入射角を修正するために高圧を利用するとしてよい。粒子を方向付ける際の入射角度の範囲を広くすることによって、スパッタリングレートを高くすることができるとしてよい。同時に、膜114に含まれている過剰なドーパントが、入射するイオンによってフィン102に埋め込まれるノックオン注入処理には制限があるとしてよい。また、粒子の入射角度を変更することによって、フィン102の上部および側部に対するスパッタリング処理をより良く制御することが可能になるとしてよい。
スパッタリング処理に代えて、または、スパッタリング処理に加えて、過剰なドーパントを化学エッチング処理によって除去するとしてよい。このような実施形態によると、水素イオン、フッ素イオンまたは塩素イオン等の反応性の種を含む不活性ガスまたは反応性ガスをフィン102の近傍でイオン化するとしてよい。反応性の種はこの後、化学反応を発生させて、フィン102の上部から過剰なドーパントを選択的にエッチングで除去するとしてよい。一実施形態によると、イオン化された反応性の種は、上述したスパッタリング処理に比べると低いエネルギーで基板100に向かって方向付けるとしてよい。例えば、反応性の種を含むガスをイオン化している間に、基板に対して低いバイアスを印加するとしてよい。他の実施形態によると、反応性の種を含むガスをイオン化している間には、基板にバイアス電圧を印加しない。
さらに別の実施形態によると、過剰なドーパントを選択的に除去するべくウェットエッチング処理を利用するとしてよい。例えば、ピラニア洗浄(硫酸および過酸化水素)またはバッファードフッ化水素酸を用いて過剰なドーパントを除去するとしてよい。
別の実施形態によると、水平面106上の層は、化学的に変化して(例えば、酸化して)、ウェット処理(等方性処理等)においてエッチング用の化学物質と優先的に反応する。バッファードHF、DI水、HSO/H混合体は、この処理に利用可能な化学物質の一部である。
所望される場合には、以下に記載する任意の物質変化処理を除去処理に組み合わせることによって、過剰なドーパントを除去する処理を強化するとしてよい。この任意の処理では、薄膜114の上部を、膜114が化学反応を発生させるガスに優先的に暴露するとしてよい。例えば、酸素含有ガスまたは窒素含有ガスを用いて、薄膜114を酸化または窒化させるとしてよい。これに代えて、任意のその他の物質変化ガスを利用するとしてよい。このガスは、薄膜114と反応して、エッチング処理またはスパッタリング処理の間に優先的にエッチングされる材料を形成するとしてよい。これに代えて、酸素含有ガス、窒素含有ガスまたはその他の物質変化ガスを励起させてプラズマを形成して、基板をプラズマに暴露するとしてよい。
他の実施形態によると、エッチングプロセスの後にパッシベーションステップを実行するとしてよい。例えば、PHまたはAsHを用いた注入処理の場合、AsまたはPの排気は室温で発生し得る。こういったガスが排気されないように、パッシベーションステップが必要となるとしてよい。
過剰なドーパントを優先的に除去すると、図1Cに示すように、フィン102の上部および側部の近傍のドーパントのドーズ量は、均一または略均一になるとしてよい。このようにして、表面が平坦でない基板100をコンフォーマルに処理するとしてよい。
上述した方法は、一例である。別の実施形態に係る方法は、1以上の注入処理および1以上の除去処理を含むとしてよく、注入処理および除去処理のうち少なくとも1つは繰り返し行うとしてよい。また、処理の順序は、特定の順序に限定されないとしてよい。例えば、複数の注入処理および複数の除去処理を含むとしてよく、除去処理のうち1つの後に別の除去処理を行うとしてよい。
本開示では、各注入処理および各除去処理において、さまざまな処理パラメータがあるとしてよい。パラメータを最適化して方法を改善するとしてよい。方法を改善するために最適化され得るパラメータは、例えば、方法を実行する圧力、基板100の近傍に導入される供給ガス、希釈ガスおよびエッチングガス等のガスの組成、注入処理または除去処理においてプラズマを生成するべくプラズマ源に印加されるRF電力の種類および振幅(例えば、複数のパルス状のRF電力であって、1のパルスの振幅が高くなっている)、および、基板に印加されているバイアスの特性(例えば、電圧勾配、デューティー比等)を含むとしてよい。一部の実施形態によると、高圧プラズマを生成することによって注入処理を実行することが望ましいとしてよい。一部の実施形態によると、基板温度は、摂氏−150度と摂氏600度との間に制御される。
<具体的な実施形態例>
以下では、具体的な処理パラメータを挙げつつ方法の具体例を開示する。上述したように、本開示は、特定の組み合わせの処理パラメータに限定されるものではない。本開示の方法は、さまざまな処理パラメータを含むとしてよい。ダイナミックランダムアクセスメモリ(DRAM)キャパシタ構造(不図示)の上部および側部を処理するべく、高エネルギーで、例えば、10kV以上でイオン注入処理を実行するとしてよい。この例に係る構造は、1以上の開口(例えば、垂直方向に延伸する突起同士の間の間隔)が100nmで、深さ(例えば、突起の高さ)が4μmであるとしてよい。一方、ドーパントはヒ素であるとしてよい。上述したように、注入処理はPLADシステムまたはPIIIシステムによって実行されるとしてよい。これに代えて、注入処理はビームラインイオン注入システムによって実行されるとしてよい。注入処理において、イオンの状態であるドーパントは、十分なエネルギーを持ち、突起の側壁(例えば、垂直方向に延伸する面)に浅い角度で衝突するとしてよい。衝突するイオンの一部は、側壁から跳ね返ってきて、トレンチまたは突起の深さの全長にわたって注入処理を行うとしてよい。
注入処理を実行した後、除去処理を実行するとしてよい。この例では、除去処理に任意で物質変化処理を組み込むとしてよい。例えば、直接酸素プラズマに暴露するとしてよい。酸素によって堆積した膜が酸化されて、膜の不安定性が軽減され、他の除去処理が容易になるとしてよい。
本例では、注入処理および除去処理は共に、一のPLADシステムまたはPIIIシステムで実行されるとしてよい。これに代えて、各処理は、クラスタツールが備える複数の異なるチャンバでそれぞれ実行されるとしてもよい。別の例に係る方法は、基板が外囲環境と反応しないようにする機構があることを条件として、複数の異なるツール(例えば、クラスタツールまたは複数の異なるツール)で実行するとしてよい。
<表面が平坦でない基板を処理するシステム>
以下では、表面が平坦でない基板を処理するシステムの例を幾つか開示する。図2を参照すると、PLADシステムが図示されている。本明細書で開示しているシステム200は、スタンドアロンシステムであってよい。これに代えて、システム200は、1以上のシステム200、1以上の基板監視システム、1以上の他の種類の基板処理システム、および、システム間で基板を輸送する1以上の輸送システムを備えるクラスタツールの一部であってよい。
システム200は、高圧プラズマまたは低圧プラズマを生成し、高圧プラズマまたは低圧プラズマで基板100を処理することが可能な処理チャンバ202を備えるとしてよい。高圧プラズマまたは低圧プラズマを生成するべく、システム200は、ターボポンプ206および機械ポンプ208のうち少なくとも1つと、他の必要な真空封止部材とを有するとしてよい。処理チャンバ202の内部には、少なくとも1つの基板100を支持するプラテン210が設けられているとしてよい。プラテン210は、基板100の温度を、例えば、摂氏10度と摂氏600度との間に、調整および維持するために1以上の温度管理デバイスを含むとしてよい。基板100の傾斜または回転も実行可能であるとしてよい。バイアス源がプラテン210、すなわち基板100に電気的に結合されているので、バイアス電圧が基板100に印加される。バイアスの印加は、連続して、または、パルス状に、RF電流またはDC電流を供給することによって行われるとしてよい。バイアス源がRF電流を供給する場合、インピーダンス整合網(不図示)をバイアス源とプラテン210との間に設けるとしてよい。本実施形態によると、バイアス源は、処理中に基板に印加されるバイアスを調整および変更することが可能であるとしてよい。例えば、バイアス源から供給されるバイアスは、連続的または階段状に増減するとしてよく、処理中は基板にバイアスを印加するとしてよい。
処理チャンバ202はさらに、1以上のインサイチュ監視システムを備えるとしてよい。例えば、1以上の温度管理システムを処理システム200内に含めて、チャンバ202内および/または基板100の温度を監視するとしてよい。
システム200はさらに、プラズマチャンバ204を備えるとしてよい。プラズマチャンバ204は、処理チャンバ202に結合されているとしてもよいし、処理チャンバ202とは分離しており、リモート状態であるとしてもよい。プラズマチャンバはさらに、高密度プラズマまたは低密度プラズマを生成するプラズマ源212を含むとしてよい。例えば、プラズマチャンバ204は、誘導結合プラズマ(ICP)源、容量結合プラズマ(CCP)源、マイクロ波(MW)源、グロー放電(GD)源あるいはヘリコン源、または、これらの組み合わせを含むとしてよい。プラズマチャンバ204がICP源を備える場合、システム200は、平面コイルおよびらせんコイル212aおよび212bのうち少なくとも1つ、コイル212aおよび212bの一方または両方に電気結合されている電源212c、および、インピーダンス整合網212dを備えるとしてよい。システム200がCCP源を備える場合、システム200は、少なくとも1つの電極(不図示)を備えるとしてよい。当該電極の位置は、電極とプラテン210との間に基板202が配置されるように決まる。さらに、電極およびプラテン210を電気的に結合するために電源212cを含めるとしてもよい。また、電源212cはインピーダンス整合網212dに結合されているとしてよい。システム200がGD源を備えている場合、システム200は、少なくとも1つの電極(不図示)を備えるとしてよい。当該電極の位置は、電極とプラテン210との間に基板202が配置されるように決める。さらに、電極およびプラテン210に電源を電気結合するとしてよい。
プラズマ源212の種類に応じて、電源はRF電源またはDC電源にするとしてよい。例えば、プラズマ源212がICP源またはCCP源である場合には、電源がRF電源であるとしてよい。しかし、プラズマ源212がGD源である場合には、電源212はDC源であるとしてよい。プラズマ源がCCP源である場合には、電源212cは、30MHzから200MHzの範囲内の高周波RF電流を供給するとしてよい。しかし、他の周波数のRF電流を利用するとしてもよい。プラズマ源212がICP源である場合には、電源212cが供給するRF電流は、周波数の範囲が1MHzから30MHzの範囲内であるとしてよい。しかし、他の周波数のRF電流を用いるとしてもよい。プラズマ源212がMW源である場合には、RF電流は0.3GHzから300GHzの範囲内であるとしてよい。しかし、他の周波数のRF電流を用いるとしてもよい。電源212は、連続して、または、パルス状の電流を供給するとしてよい。
一実施形態によると、プラズマ源212に印加される電力は、一定の、例えば、連続波であるとしてよい。別の実施形態によると、プラズマ源212に印加する電力を変化させるとしてよい。例えば、2以上のパルスをプラズマ源に印加するとしてよく、一方のパルスの振幅を他方のパルスの振幅より大きくするとしてよい。このような実施形態の詳細な説明は、米国特許出願第11/771,190号、第12/098,781号、および、第12/105,721号に記載されているとしてよい。各出願は、参照により本願に組み込まれる。
一実施形態によると、プラズマ源(例えば、コイルまたは電極)に電力を供給する電源212cは、プラテン210にバイアスを印加するバイアス源であってもよい。例えば、システム200は、プラテンおよび少なくとも1つのコイル(または電極)の両方を起動させる一の電源を含むとしてよい。しかし、システム200は、2以上の電源を含むことが好ましいとしてよい。少なくとも1つの電源がプラズマ源のコイルまたは電極を起動させて、少なくとも1つの別の電源が処理チャンバのプラテンを起動させる。図示は省略しているが、システム200は、1以上のドーパント源、エッチャント源および/またはスパッタリング源を含むとしてよい。
上述したように、本明細書で説明するシステム200は、スタンドアロンシステム200であってよい。これに代えて、システム200は、1以上の処理システムおよび/または監視システムを含むクラスタツールの一部であってよい。システム200がクラスタツールの一部である場合、クラスタツールは、基板を開放された雰囲気に暴露することなくさまざまな処理を順次実行するべく、基板をさまざまな処理システムおよび/または監視システムの間で輸送する輸送機構を含むとしてよい。
図3を参照すると、表面が平坦でない基板を処理するビームラインイオン注入装置を示す。イオン注入装置は、イオンを生成するイオン源302を備えるとしてよい。イオン注入装置300はさらに、一連のビームライン素子を有するとしてよい。ビームライン素子の例を挙げると、引き出し電極304、磁性質量分析部306、複数のレンズ308、および、ビーム平行化部310が含まれるとしてよい。イオン注入装置300はさらに、処理対象の基板100を支持するプラテン316を含むとしてよい。一方、基板100は、「ロプラット(roplat)(不図示)」とも呼ばれる素子を用いて、1以上の次元において移動させるとしてよい(例えば、並進、回転、傾斜させるとしてよい)。
動作について説明すると、所望の種のイオン、例えば、ドーパントイオンを生成して、イオン源302から引き出す。この後、引き出されたイオン30は、ビーム状態で、一連のビームライン素子に沿って進み、基板100に注入される。一連のビームライン素子は、光ビームを操作する一連の光学レンズと同様に、イオンビーム30を操作する。ビームライン素子が操作するイオンビーム30は、基板に向かって方向付ける。
本開示では、さまざまな種類のシステムを用いて基板100を処理するとしてよい。一実施形態によると、同じ種類のシステムを用いて、ドーパント110を注入するステップと過剰なドーパント110を除去するステップの両方を実行するとしてよい。例えば、PLADシステム200を用いて、ドーパント注入処理および過剰ドーパント除去処理の両方を実行するとしてよい。別の例では、ビームラインイオン注入システムを用いて両方の処理を実行するとしてよい。さらに別の実施形態によると、PLAD200を用いて一方の処理を実行して、ビームラインイオン注入システムを用いて他方の処理を実行するとしてよい。同じ種類のシステムを用いて両方の処理を実行する場合、本開示では、両方の処理を実行するために一の同じシステムを利用すること、または、複数の異なるシステムを利用することを排除しない。
本開示では、表面が平坦でない基板を処理する新しい方法を開示している。本明細書で用いた用語および表現は、説明のために用いられた用語であって、限定するためでない。また、このような用語および表現を用いたとしても、図示および説明した特徴(およびその一部)の均等例を排除することを意図したものではない。また、特許請求の範囲においてさまざまな変形例が可能になると考えられたい。他の変形例、変更例および代替例も可能である。したがって、上記の説明は、例示に過ぎず、限定するものではない。

Claims (18)

  1. 水平面および非水平面を持つ基板を処理する方法であって、
    所望量のイオンを前記基板に注入する段階を備え、
    前記注入する段階において前記水平面に膜が成膜され、
    前記方法はさらに、
    エッチング処理を用いて前記水平面から前記膜を除去する段階を備える方法。
  2. 前記膜は、前記非水平面に成膜され、前記膜の厚みは、前記非水平面よりも前記水平面において大きい請求項1に記載の方法。
  3. 前記エッチング処理を用いる前に、物質変化ステップを実行して前記膜の組成を変化させる段階をさらに備える請求項1に記載の方法。
  4. 前記物質変化ステップは、酸化、窒化または気体状の種との反応を含む請求項3に記載の方法。
  5. 前記エッチング処理は、スパッタリングエッチング処理を含む請求項1に記載の方法。
  6. 前記スパッタリングエッチング処理は、不活性ガス、水素、または、これらの組み合わせを利用する請求項5に記載の方法。
  7. 前記スパッタリングエッチング処理は、さまざまな角度で注入することによって実行される請求項5に記載の方法。
  8. 前記エッチング処理は、水素を含むプラズマに前記膜を暴露することを含む請求項1に記載の方法。
  9. 前記注入する段階および前記エッチング処理は、一のチャンバで実行される請求項1に記載の方法。
  10. 前記注入する段階および前記エッチング処理は、複数の異なるチャンバで実行される請求項1に記載の方法。
  11. 水平面および非水平面を持つ基板を処理する方法であって、
    所望量のイオンを前記基板に注入する段階を備え、
    前記注入する段階において前記水平面に膜が成膜され、
    前記方法はさらに、
    物質変化ステップを実行して前記膜の組成を変化させる段階を備える方法。
  12. 前記膜は、前記非水平面に成膜され、前記膜の厚みは、前記非水平面よりも前記水平面において大きい請求項11に記載の方法。
  13. 前記物質変化ステップの後に、エッチング処理を利用して前記水平面から前記膜を除去する段階をさらに備える請求項11に記載の方法。
  14. 前記物質変化ステップは、酸化、窒化または気体状の種との反応を含む請求項11に記載の方法。
  15. 前記エッチング処理は、スパッタリングエッチング処理を含む請求項13に記載の方法。
  16. 前記スパッタリングエッチング処理は、不活性ガス、水素またはこれらの組み合わせを利用する請求項15に記載の方法。
  17. 前記スパッタリングエッチング処理は、さまざまな角度で注入することによって実行する請求項15に記載の方法。
  18. 前記エッチング処理は、水素を含むプラズマに前記膜を暴露することを含む請求項13に記載の方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907307B2 (en) * 2011-03-11 2014-12-09 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for maskless patterned implantation
US9142402B2 (en) 2011-11-30 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform shallow trench isolation regions and the method of forming the same
US9142548B2 (en) * 2012-09-04 2015-09-22 Qualcomm Incorporated FinFET compatible capacitor circuit
US9006065B2 (en) * 2012-10-09 2015-04-14 Advanced Ion Beam Technology, Inc. Plasma doping a non-planar semiconductor device
US8889534B1 (en) 2013-05-29 2014-11-18 Tokyo Electron Limited Solid state source introduction of dopants and additives for a plasma doping process
KR102175854B1 (ko) * 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR102422284B1 (ko) * 2014-07-03 2022-07-15 어플라이드 머티어리얼스, 인코포레이티드 선택적인 증착을 위한 방법 및 장치
TWI523084B (zh) 2014-11-11 2016-02-21 漢辰科技股份有限公司 離子佈植法
CN106033728B (zh) * 2015-03-11 2019-07-09 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN106033715B (zh) * 2015-03-11 2019-03-22 上海临港凯世通半导体有限公司 FinFET的掺杂方法
TWI567795B (zh) * 2015-01-08 2017-01-21 上海凱世通半導體有限公司 鰭式場效電晶體的摻雜方法
KR101972365B1 (ko) * 2015-01-08 2019-04-25 상하이 킹스톤 세미컨덕터 코포레이션 핀펫의 도핑 방법
CN106033729B (zh) * 2015-03-11 2019-04-02 上海凯世通半导体股份有限公司 FinFET的掺杂方法
US9450078B1 (en) 2015-04-03 2016-09-20 Advanced Ion Beam Technology, Inc. Forming punch-through stopper regions in finFET devices
US10566242B2 (en) * 2016-12-13 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Minimization of plasma doping induced fin height loss

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3676317A (en) * 1970-10-23 1972-07-11 Stromberg Datagraphix Inc Sputter etching process
US6228750B1 (en) * 1994-12-30 2001-05-08 Lucent Technologies Method of doping a semiconductor surface
US7098098B2 (en) * 2002-04-16 2006-08-29 Texas Instruments Incorporated Methods for transistors formation using selective gate implantation
TW200402769A (en) 2002-08-02 2004-02-16 Varian Semiconductor Equipment Removal of plasma deposited surface layers by dilution gas sputtering
US20050287307A1 (en) 2004-06-23 2005-12-29 Varian Semiconductor Equipment Associates, Inc. Etch and deposition control for plasma implantation
KR100607198B1 (ko) * 2005-02-21 2006-08-01 삼성전자주식회사 반도체소자의 트렌치 소자 분리 방법
US7524743B2 (en) * 2005-10-13 2009-04-28 Varian Semiconductor Equipment Associates, Inc. Conformal doping apparatus and method
US7537989B2 (en) * 2005-11-18 2009-05-26 Sumco Corporation Method for manufacturing SOI substrate
US7892723B2 (en) * 2007-11-14 2011-02-22 United Microelectronics Corp. Method for forming patterned photoresist layer
US8202792B2 (en) * 2009-04-24 2012-06-19 Varian Semiconductor Equipment Associates, Inc. Method of processing a substrate having a non-planar surface
DE102010045095B4 (de) 2010-09-13 2015-01-08 Schott Ag Spritzenkörper-Kanülen-Verbund und Verfahren zu dessen Herstellung
US10572108B2 (en) 2017-07-20 2020-02-25 Vmware, Inc. Hierarchical inventory tree operation

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