KR20120102778A - 전자 기판에 집적된 비아 구조 - Google Patents

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Abstract

비아 구조들의 시스템이 기판에 배치되었다. 시스템은, 기판에 배치된 외측 도전성 계층, 내측 절연성 계층, 및 내측 도전성 계층을 포함하는 제 1 비아 구조를 포함한다. 외측 도전성 계층은 내측 절연성 계층과 기판을 분리시키고, 내측 절연성 계층은 내측 도전성 계층과 외측 도전성 계층을 분리시킨다. 제 1 상보성 쌍의 제 1 신호는 내측 도전성 계층을 통과하고, 제 1 상보성 쌍의 제 2 신호는 외측 도전성 계층을 통과한다. 상이한 실시형태들에서, 전자 기판에서 비아 구조를 형성하는 방법이 제공된다.

Description

전자 기판에 집적된 비아 구조{VIA STRUCTURE INTEGRATED IN ELECTRONIC SUBSTRATE}
본 발명은 일반적으로 전자 기판들에 관한 것으로, 특히 비아 구조를 갖는 전자 기판에 관한 것이다.
집적 회로들에 대한 패키징 기술들에서의 최근의 발전들은, 실리콘 웨이퍼 또는 다이를 통과하는 수직 전기 커플링인 스루-실리콘 비아(through-silicon via; TSV)를 도입한다. TSV는, 도전성 계층들이 서로의 상부에 적층될 수 있게 하기 위해, 그리고 신호가 TSV를 이용함으로써 도전성 계층들 사이에서 전달될 수 있도록 3D 전기 패키지들을 생성하기 위해 중요하다.
종래의 패키징 설계에서, 상이한 도전성 계층들 사이에서 신호들을 전달하기 위한 TSV들의 어레이 또는 클러스터가 존재할 수 있다. 기판에서 공간을 차지하는 것 이외에, TSV들은 인접한 또는 근접한 TSV들의 기능에 또한 영향을 줄 수 있다. 예를 들어, 근접한 TSV들 사이의 상호 인덕턴스는 혼선(cross-talk)을 초래할 수 있으며, 이는 몇몇 예시들에서, 전기 패키지의 동작에 부정적인 영향을 줄 수 있다. 상호 인덕턴스의 효과들을 감소시키기 위해, 근접한 TSV들 사이의 간격이 증가되며, TSV들을 통과하는 신호들의 전류 밀도들 및 이들 신호들의 주파수들에 기초한 복잡한 계산들이 전기 패키지의 적절한 동작을 보장하는데 요구된다.
TSV와 연관된 또 다른 설계 문제점은 기판에서 에디(eddy) 전류 손실들의 생성이다. 에디 전류들은 자기장들의 변경으로 인해 기판에서 형성된다. 전기 전류가 TSV를 통과할 경우, 예를 들어, 자기장 및 전기장은 TSV 주변에서 형성되고, 기판을 관통한다. TSV를 통과하는 전류에서의 변화들은 기판 내의 자기장 및 전기장에서의 변화들을 야기할 수도 있다. 에디 전류들은, 기판에서 자기장에서의 변화들에 대항하는 유도된 자기장을 생성할 수 있다. 기판의 비교적 높은 저항력으로 인해, 에디 전류들은 기판 내로 소실(dissipate)되며, 기판 내에서 열을 생성할 수 있다. 절연성 재료는 기판과 도전 계층 사이에 배치될 수 있으며, 이는 전기장을 감소시킬 수 있고 자기장의 효과들을 감쇠시킬 수 있다. 그러나, 에디 전류 손실들은 여전히 문제가 된다.
따라서, TSV들 사이의 공간을 증가시키지 않으면서, 기판 내에서 에디 전류 손실들을 감소시키고, 근접한 TSV들 사이의 상호 인덕턴스의 효과들을 감소시키는 것이 바람직할 것이다.
일 실시형태에서, 기판에 배치된 비아 구조들의 시스템이 제공된다. 시스템은, 기판에 배치된 외측 도전성 계층, 내측 절연성 계층, 및 내측 도전성 계층을 갖는 제 1 비아 구조를 포함한다. 외측 도전성 계층은 내측 절연성 계층과 기판을 분리시키고, 내측 절연성 계층은 내측 도전성 계층과 외측 도전성 계층을 분리시킨다. 상보성 쌍의 제 1 신호는 내측 도전성 계층을 통과하고, 상보성 쌍의 제 2 신호는 외측 도전성 계층을 통과한다. 제 1 신호 및 제 2 신호는 실질적으로 반대인 극성들을 포함할 수 있다. 또한, 외측 절연성 계층이 외측 도전성 계층과 기판을 분리시키도록 외측 절연성 계층이 기판에 또한 배치될 수 있다. 대안적으로, 살리사이드(salicide) 막이 외측 도전성 계층에 커플링될 수 있다. 살리사이드 막은 금속 계층에 커플링되도록 적응된 링형 구조를 형성할 수 있다.
본 발명의 또 다른 형태에서, 비아 구조들의 시스템은 제 1 비아 구조에 인접하게 배치된 제 2 비아 구조를 더 포함할 수 있다. 제 2 비아 구조는, 외측 도전성 계층에 의해 둘러싸인 내측 도전성 계층, 및 내측 도전성 계층과 외측 도전성 계층 사이에 배치된 내측 절연성 계층을 포함할 수 있다. 제 2 상보성 쌍의 제 1 신호는 내측 도전성 계층을 통과하고, 제 2 상보성 쌍의 제 2 신호는 외측 도전성 계층을 통과한다. 상이한 형태에서, 제 1 상보성 쌍의 제 2 신호 및 제 2 상보성 쌍의 제 2 신호는 실질적으로 반대인 극성들을 포함할 수 있다.
또 다른 실시형태에서, 전자 기판에서 비아 구조를 형성하는 방법이 제공된다. 방법은 기판에서 개구를 형성하는 단계 및 개구에 외측 도전성 계층을 증착하는 단계를 포함한다. 또한, 방법은, 외측 도전성 계층이 내측 절연성 계층과 기판을 분리시키도록 개구에 내측 절연성 계층을 증착하는 단계를 포함한다. 내측 도전성 계층은, 내측 절연성 계층이 외측 도전성 계층과 내측 도전성 계층을 분리시키도록 개구에 증착된다. 방법은, 살리사이드 재료에 외측 도전성 계층을 접촉시키는 단계를 더 포함한다. 본 발명의 또 다른 형태에서, 외측 절연성 계층이 외측 도전성 계층과 기판을 분리시키도록 외측 절연성 계층이 개구에 증착될 수 있다. 또한, 살리사이드 재료가 접지에 커플링될 수 있고 및/또는 링형 구조로서 형성될 수 있다.
상이한 실시형태에서, 전자 디바이스에서 전기장 또는 자기장을 감소시키는 방법이 제공된다. 방법은 기판에서 제 1 도전성 계층을 형성하는 단계 및 절연성 계층으로 제 1 도전성 계층을 둘러싸는 단계를 포함한다. 절연성 계층은 제 2 도전성 계층에 의해 둘러싸인다. 방법은, 제 2 도전성 계층이 제 1 도전성 계층을 통과하는 제 1 신호에 의해 생성된 전기장 또는 자기장을 감소시키도록 적응되게 하기 위해, 제 1 도전성 계층을 통해 상보성 쌍의 제 1 신호를 통과시키고 제 2 도전성 계층을 통해 상보성 쌍의 제 2 신호를 통과시키는 단계를 포함한다. 본 발명의 하나의 형태에서, 방법은 제 2 도전성 계층을 제 1 전위에 커플링시키는 단계를 포함한다. 본 발명의 또 다른 형태에서, 방법은 살리사이드 재료에 제 2 도전성 계층을 커플링시키는 단계를 포함한다. 또한, 방법은 제 2 도전성 계층을 둘러싸는 또 다른 절연성 계층을 형성하는 단계를 포함할 수 있다.
또 다른 예시적인 실시형태에서, 전자 디바이스에서 전기장 또는 자기장을 감소시키기 위한 비아 구조가 제공된다. 비아 구조는 기판에서 상보성 쌍의 제 1 신호를 도통시키기 위한 제 1 도전성 수단, 및 기판에서 상보성 쌍의 제 2 신호를 도통시키기 위한 제 2 도전성 수단을 포함한다. 또한, 비아 구조는 제 2 도전성 수단으로부터 제 1 도전성 수단을 절연시키기 위한 절연 수단을 포함한다. 제 1 신호 및 제 2 신호는 실질적으로 반대인 극성들을 포함한다.
본 발명의 더 완전한 이해를 위해, 이제 다음의 상세한 설명 및 첨부한 도면들에 대한 참조가 행해진다.
도 1은 기판에서 복수의 차폐된(shielded) 비아들을 갖는 전자 구조의 제 1 실시형태의 단면도이다.
도 2는 다중계층 기판에서 복수의 차폐된 비아들을 갖는 다중계층 전기 패키지의 단면도이다.
도 3은 기판에서 복수의 듀얼 비아 구조들을 갖는 전자 구조의 제 2 실시형태의 단면도이다.
도 4는 라인 A-A를 따라 취해진 도 3의 전자 구조의 상부 단면도이다.
도 5는 기판에서 형성된 복수의 개구들을 갖는 전자 구조의 제 1 실시형태의 단면도이다.
도 6은 차폐 계층이 증착된 도 5의 전자 구조의 단면도이다.
도 7은 절연성 계층이 증착된 도 6의 전자 구조의 단면도이다.
도 8은 도전성 재료가 도금된 도 7의 전자 구조의 단면도이다.
도 9는 기판의 폴리싱된(polished) 전면 표면을 갖는 도 8의 전자 구조의 단면도이다.
도 10은 후면측 기판 시닝(thinning) 이후 복수의 스루 비아를 갖는 도 9의 전자 구조의 단면도이다.
도 11은 기판의 후면측 상에 채워진 유전성 재료를 가진 복수의 스루 비아를 갖는 도 10의 전자 구조의 단면도이다.
도 12는 기판에 형성된 복수의 개구들을 갖는 전자 구조의 제 2 실시형태의 단면도이다.
도 13은 외측 절연성 계층이 증착된 도 12의 전자 구조의 단면도이다.
도 14는 외측 도전성 계층이 증착된 도 13의 전자 구조의 단면도이다.
도 15는 내측 절연성 계층이 증착된 도 14의 전자 구조의 단면도이다.
도 16은 내측 도전성 계층이 증착된 도 15의 전자 구조의 단면도이다.
도 17은 기판의 폴리싱된 전면 표면을 갖는 도 16의 전자 구조의 단면도이다.
도 18은 접촉부들로 형성된 기판의 전면측을 갖는 도 17의 전자 구조의 단면도이다.
도 19는 복수의 듀얼 비아 구조들을 갖는 도 18의 전자 구조의 단면도이다.
도 20은 기판의 후면측 상에 채워진 유전성 재료를 가진 복수의 듀얼 비아 구조들을 갖는 도 19의 전자 구조의 단면도이다.
도 21은 다수의 전력 모드들을 지원하는 메모리 전력 관리 시스템이 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템을 도시한 블록도이다.
도 1에 도시된 실시형태를 참조하면, 전자 구조(102)가 제공된다. 전자 구조(102)는, 복수의 TSV들(106)이 그 내에 배치된 기판(104)을 포함한다. 도시되지는 않았지만, 다양한 실시형태들에서, 복수의 TSV들(106)은 TSV들의 어레이 또는 클러스터로서 기판에 배열될 수 있다. 기판(104)은 실리콘, 실리콘 카바이드, 실리콘 다이옥사이드, 실리콘 니트라이드, 또는 당업자에게 알려진 임의의 다른 기판 재료와 같은 재료들로 구성될 수 있다. 기판(104)은, 빌드업 또는 라미네이트(laminate) 다중계층 인쇄 회로 보드와 같은 다중계층 기판, 또는 빌드업 또는 라미네이트 패키지 기판일 수 있다.
복수의 TSV들(106)의 각각은, 기판(104)에 접촉하고 있을 수 있는 도전성 계층(108), 절연성 또는 유전성 계층(110), 및 차폐 계층(112)을 포함한다. 절연성 또는 유전성 계층(110)은 도전성 계층(108)과 차폐 계층(112) 사이에 위치된다. 절연성 또는 유전성 계층(110)는 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(SiN), 또는 다른 알려진 유전성 재료와 같은 옥사이드로 구성될 수 있다.
차폐 계층(112)은 티타늄(Ti), 티타늄 니트라이드(TiN), 탄탈륨(Ta), 탄탈륨 니트라이드(TaN), 이들의 조합 또는 당업자에게 알려진 다른 유사한 재료를 포함하는 재료로부터 구성될 수 있다. 또한, 차폐 계층(112)은 자기 재료로 구성될 수 있다. 일 실시형태에서, 차폐 계층 두께는 약 10 내지 100nm일 수 있지만, 다른 실시형태들에서 두께는, 기판(104)의 레이아웃 및 원하는 차폐 특징들에 의존하여 더 크거나 더 작을 수 있다.
도 1에 도시된 실시형태에서, 차폐 계층(112)은, 차폐 계층(112)이 기판(104)의 전면 표면(118)으로부터 후면측(120)으로 연장하므로 기판(104) 내에 집적된 "동축" 차폐 계층(112)으로서 설명될 수 있으며, TSV(106)의 도전성 계층(108)과 동축일 수 있다. 그러나, 차폐 계층(112) 및 도전성 계층(108)의 실제 정렬은 동축일 필요는 없다. 기판(104)의 전면 표면(118) 근방에서, 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(SiN), 또는 다른 유전성 재료를 포함할 수 있는 유전성 재료(116)의 전면 계층이 존재할 수 있다. 기판(104)의 후면측(120) 상에서, 실리콘 카바이드(SiC), 실리콘 니트라이드(Si3N4) 등과 같은 재료를 포함할 수 있는 확산 장벽 유전성 막(122)이 존재할 수 있다.
차폐 계층(112)은 살리사이드 막(114)에 의해 접지에 커플링될 수 있다. 살리사이드 막(114)은 임의의 형상을 취할 수 있지만, 일 양상에서, 살리사이드 막(114)은 TSV(106)의 전면 표면(118) 주변에서 링을 포함한다. 살리사이드 막(114)은 접지에 커플링될 수도 있으며, 차폐 계층(112)과 접지 사이에 더 양호한 접촉을 제공하는데 사용될 수 있다. 살리사이드 막(114)을 접지에 커플링시키기 위해, 살리사이드 막(114)은 기판(104) 위에서 (접지된) 금속 계층에 커플링될 수 있다 (도 2참조).
도 1의 실시형태에 또한 도시된 바와 같이, 복수의 TSV들(106)의 각각의 도전성 계층(108)은 제 1 후측 금속 계층(126), 즉, "후측 금속 1" 에 커플링될 수 있다. 또한, 제 2 후측 금속 계층(128), 즉, "후측 금속 2" 은 기판(104)의 후면측(120) 상에 형성될 수 있으며, 후측 비아 구조(130)는 제 1 후측 금속 계층(126)을 제 2 후측 금속 계층(128)에 커플링시킬 수 있다. 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(SiN) 등과 같은 유전성 재료(124)는 기판(104)의 후면측(120) 상의 나머지 영역을 채울 수 있다.
도 2에 도시된 실시형태에서, 기판의 전면부 또는 표면만이 피니싱(finish)되는 (즉, 기판(104)의 후면측(120)은 피니싱되는 것으로 도시되지 않는) 다중계층 전기 패키지(202)가 제공된다. 다중계층 전기 패키지(202)는 상부 또는 상단 금속 계층(204), 접지에 커플링되는 제 2 금속 계층(208), 및 기판(104) 내의 복수의 차폐된 TSV들(106)을 포함한다. 유전성 또는 절연성 재료(206)는 상부 또는 상단 금속 계층(204)과 접지 계층(208)(즉, 제 2 금속 계층) 사이 및 기판(104)의 전면 표면(118)과 접지 계층(208) 사이에 배치된다. 부가적인 도전성 및 비도전성 계층들이 또한 기판(104)의 전면측 상에 배치될 수 있다.
복수의 TSV들(106)의 각각은 내측 도전성 계층(108), 유전성 또는 절연성 계층(110), 및 차폐 계층(112)을 포함한다. 도 1을 참조하여 설명된 바와 같이, 확산 장벽 유전성 막(122) 및 유전성 재료(124)는 기판(104)의 후면측(120) 상의 영역을 채울 수 있다. 도 2에서 확산 장벽(122) 및 유전성 재료(124)가 기판(104)의 전체 후면측(120)을 커버링하는 것으로 도시되지만, 후면측 시닝 프로세스가 기판(104)의 후면측(120) 상에서 TSV들(106)을 개방시키기 위해 포함될 수도 있다.
또한, 도 2의 실시형태에서, 차폐 계층(112)은 기판(104)과 접촉할 수 있으며, 살리사이드 막(114)은 차폐 계층(112)을 접지 계층(208)에 접촉시킬 수 있다. 이것은, 살리사이드 막(114)을 접지 계층(208)에 커플링시키는 접촉부(210)를 사용함으로써 달성될 수 있다. 대안적으로, 살리사이드 막(114)을 접지에 접촉시키기 위한 다른 종래의 방법들이 사용될 수 있다.
여기에 설명된 차폐 계층을 갖는 스루 비아의 하나의 이점은, 차폐 계층이 근접한 TSV들 사이의 상호 인덕턴스를 실질적으로 감소시킨다는 것이다. 예를 들어, 차폐 계층이 존재하지 않는 3x3 스루 실리콘 비아(TSV) 어레이에서, TSV들 사이의 상호 인덕턴스 영향은 약 0.5nH일 수 있다. 그러한 배열에서, 비아들은 약 3㎛의 반경, 약 50㎛의 높이를 가질 수 있고, 약 3㎛ 만큼 이격될 수 있다. 그러나, 도 1의 실시형태에서, 차폐 계층(112)은, 기판(104)의 인접한 스루 비아들(106) 사이에서 공간을 증가시킬 필요없이 스루 비아들(106) 사이의 상호 인덕턴스를 실질적으로 감소 또는 제거한다. 따라서, 1000개를 초과하는 TSV들을 포함할 수 있는 기판에서, 차폐 계층은 인접한 TSV들이 약 3㎛ 이격되게 하며, TSV들 사이의 상호 인덕턴스 영향은 무시가능하다(즉, 약 0nH). 또한, 차폐 계층의 두께는 TSV들 사이의 상호 인덕턴스를 추가적으로 감소시키도록 증가될 수 있다.
또한, 차폐 계층은, TSV에 의해 생성된 전기장이 전기 패키지의 주변 컴포넌트들에 영향을 주는 것을 방지할 수 있고, 자기장의 영향을 감소시킬 수 있다. 차폐 계층을 갖는 TSV의 또 다른 이점은 전자 기판에서 에디 전류 손실들의 실질적인 또는 완전한 감소이다. 따라서, 에디 전류 손실들은 전자 기판에서 실질적으로 또는 완전히 감소될 수 있다. 또한, 차폐 계층을 갖는 스루 비아는 기판 내의 전자기 잡음을 유리하게 감소시킬 수 있다. 차폐 계층의 사용에 의한 원치않은 부작용들의 이들 감소들 또는 제거들은, TSV들이 함께 더 근접하게 배치되게 할 수 있고, 다른 컴포넌트들이 차폐된 TSV들에 더 근접하게 배치되게 할 수 있다.
도 3에 도시된 예시적인 실시형태를 참조하면, 전자 구조(302)가 제공된다. 전자 구조(302)는 그 내에 배치된 내측 비아(306) 및 외측 비아(308)를 갖는 기판(304)을 포함한다. 외측 비아(308)는 기판(304)에서 내측 비아(306)를 "동축으로" 둘러싸지만, 다른 실시형태들에서, 내측 비아(306) 및 외측 비아(308)의 실제 정렬은 동축일 필요는 없다. 내측 비아(306)를 둘러싸는 외측 비아(308)의 배열은 기판(304)의 "듀얼 비아" 구조로서 설명될 수 있다. 또한, 배열은 다중계층 기판에 배치된 "링-타입 쌍" 비아 구조로서 지칭될 수 있다. 내측 비아(306) 및 외측 비아(308)의 배열이 비아들의 어레이 또는 클러스터로서 기판(304)에 배치될 수 있다는 것이 가능하다.
기판(304)은 실리콘(Si), 실리콘 카바이드(SiC), 실리콘 다이옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 또는 당업자에게 알려진 임의의 다른 기판 재료와 같은 재료로 구성될 수 있다. 기판(304)은 빌드업 또는 라미네이트 다중계층 인쇄 회로 보드와 같은 다중계층 기판, 또는 빌드업 또는 라미네이트 패키지 기판일 수 있다. 일 실시형태에서, 기판(304)은 상보성 금속 산화물 반도체(CMOS) 웨이퍼의 일부이다.
내측 비아(306) 및 외측 비아(308)는, 신호가 각각의 비아의 도전성 계층을 통과할 수 있도록 내측 및 외측 신호 경로들을 각각 형성한다. 도 3의 실시형태에서, 예를 들어, 내측 비아(306)는 신호가 통과할 수 있는 내측 도전성 계층(310)을 포함한다. 외측 비아(308)는, 신호가 통과할 수 있고 내측 도전성 계층(310)을 둘러싸는 외측 도전성 계층(312)을 포함한다. 내측 비아(306) 및 외측 비아(308)는 링 또는 원형 단면을 포함할 수 있거나, 그것은 직사각형, 반원형 또는 다른 형상의 단면을 형성할 수 있다. 내측 도전성 계층(310)은 내측 절연성 또는 유전성 계층(314)에 의해 외측 도전성 계층(312)으로부터 분리된다. 추가적으로, 외측 절연성 또는 유전성 계층(316)은 외측 도전성 계층(312)과 기판(304)을 분리시킨다. 내측 절연성 또는 유전성 계층(314)은 외측 절연성 또는 유전성 계층(316)과는 별개의 계층일 수 있거나, 양자의 계층들은 동일한 계층을 포함할 수 있다. 그로서, 내측 절연성 또는 유전성 계층(314)은 외측 절연성 또는 유전성 계층(316)과 동일한 또는 상이한 재료일 수 있다. 절연성 또는 유전성 계층들은, 예를 들어, 실리콘 다이옥사이드(SiO2)와 같은 옥사이드, 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(Si3N4), 또는 다른 알려진 유전성 재료로 구성될 수 있다. 도전성 계층들은 구리, 알루미늄 또는 다른 알려진 도전성 재료들로 구성될 수 있다.
기판(304)의 전면 표면(330) 근처에서, 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(Si3N4), 이들의 조합, 또는 다른 유전성 재료를 포함하는 유전성 재료의 전면 계층(324)이 존재할 수 있다. 유사하게, 기판(304)의 후면측(332) 상에서, 실리콘 카바이드(SiC), 실리콘 니트라이드(Si3N4) 등과 같은 재료를 포함할 수 있는 확산 장벽(334), 즉, 유전성 막이 존재할 수 있다.
도 3에서, 내측 도전성 계층(310)은 내측 접촉부(326)에 커플링할 수 있고, 외측 도전성 계층(312)은 기판(304)의 전면 표면(330) 근처에서 외측 접촉부(328)에 커플링할 수 있다. 내측 접촉부(326) 및 외측 접촉부(328)는 동일한 금속 계층의 상이한 표면들에 커플링할 수 있다. 대안적으로, 내측 접촉부(326) 및 외측 접촉부(328)는 상이한 금속 계층들의 표면들에 커플링할 수 있다.
전면측 영역(330)(즉, 기판(304)의 전면 표면 근처)은 절연성 또는 유전성 재료(322)를 포함할 수 있다. 절연성 또는 유전성 재료(322)는, 내측 도전성 계층(310) 및 외측 도전성 계층(312)이 서로 그리고 기판(304)으로부터 절연되도록 내측 절연성 계층(314) 및/또는 외측 절연성 계층(316)과 동일한 재료를 포함할 수 있다. 대안적으로, 절연성 또는 유전성 재료(322)는 내측 절연성 계층 및/또는 외측 절연성 계층(316)과는 상이한 재료를 포함할 수 있다. 기판(304)의 후면측(332) 상에서, 유전성 재료(342)는 제 1 후측 금속 계층(336) 및 제 2 후측 금속 계층(338) 주변의 영역을 채운다. 유전성 재료(342)는 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(Si3N4), 이들의 조합 등을 포함할 수 있다.
내측 비아(306)의 내측 도전성 계층(310)은 제 1 후측 금속 계층(336)의 접촉부 또는 표면에 커플링한다. 유사하게, 외측 비아(308)의 외측 도전성 계층(312)은 제 1 후측 금속 계층(336)의 상이한 접촉부 또는 표면에 커플링한다. 따라서, 내측 도전성 계층(310) 및 외측 도전성 계층(312)이 동일한 제 1 후측 금속 계층(336)의 접촉부들에 커플링될 수 있지만, 양자의 도전성 계층들은 상이한 표면들 또는 접촉부들에 커플링한다. 대안적으로, 내측 도전성 계층(310)은 외측 도전성 계층(312)과는 상이한 후측 금속 계층의 접촉부 또는 표면에 커플링할 수 있다. 도 3의 실시형태에서, 후측 비아(340)는 제 1 후측 금속 계층(336)을 제 2 후측 금속 계층(338)에 커플링시킨다.
도 3 및 도 4에 도시된 실시형태를 참조하면, 내측 도전성 계층(310)은 내측 신호 경로를 형성하고, 외측 도전성 계층(312)은 외측 신호 경로를 형성한다. 제 1 신호는 제 1 방향(318)으로 내측 도전성 계층(310)을 통과할 수 있고, 제 2 신호는 제 2 방향(320)으로 외측 도전성 계층(312)을 통과할 수 있다. 기판(304)에서 상호 인덕턴스를 감소 또는 제거하기 위해, 제 1 신호는 제 2 신호와 동일할 수 있지만, 제 1 방향(318)은 제 2 방향(320)과 반대이다. 따라서, 2개의 신호들은 차동 쌍을 포함한다. 대안적으로, 상보성 쌍의 제 1 신호는 내측 도전성 계층(310)을 통과하고, 상보성 쌍의 제 2 신호는 외측 도전성 계층(312)을 통과한다. 제 1 신호 및 제 2 신호는 반대인 극성들을 포함할 수 있다.
동일한 신호를 상이한 도전성 계층들을 통해 통과시킴으로써, 내측 비아(306) 및 외측 비아(308)를 통과하는 어떠한 순수(net) 전류도 실질적으로 존재하지 않는다. 또한, 이것은, 기판(304)에서 전자기 잡음, 인접한 비아들 사이의 상호 인덕턴스, 및 각각의 비아의 총 인덕턴스를 감소시킬 수 있다. 대안적인 실시형태에서, 제 1 신호 및 제 2 신호는 동일한 방향으로 내측 도전성 계층(310) 및 외측 도전성 계층(312)을 통과할 수 있으며, 따라서, 양자의 신호들은 공통 쌍을 포함한다.
이러한 특정한 배열과 연관된 또 다른 이점은, 다수의 비아들을 매우 근접하게 배치시키는 능력이다. 도 4의 실시형태에서, 제 1 듀얼 비아 구조(402)는 내측 도전성 경로(310)를 통해 제 1 방향(318)으로(즉, 기판(304)으로) 통과하는 신호를 갖는 것으로 도시되어 있다. 신호는 외측 도전성 계층(312)을 통해 제 2 방향(320)으로(즉, 기판(304)으로부터) 통과한다. 도 3을 참조하여 설명된 바와 같이, 신호들의 차동 쌍이 양자의 도전성 계층들을 통해 반대 방향들로 통과하므로, 상호 인덕턴스는 감소된다. 유사한 이점은, 예를 들어, 제 1 듀얼 비아 구조(402) 및 제 2 듀얼 비아 구조(404)를 포함하는 듀얼 비아 구조들의 시스템에서 발견될 수 있다. 제 2 듀얼 비아 구조(404)는, 차동 신호가 제 2 방향(320)으로 통과하는 내측 도전성 계층(310) 및 신호가 제 1 방향(318)으로 통과하는 외측 도전성 계층(312)을 포함한다. 도 3 및 도 4에 도시된 바와 같이, 차동 신호는 제 2 방향(320)으로 제 1 듀얼 비아 구조(402)의 외측 도전성 계층(312)을 통과하지만, 차동 신호는 제 1 방향(318)으로 제 2 듀얼 비아 구조(404)의 외측 도전성 계층(312)을 통과한다. 차동 신호들이 반대인 극성들을 포함하므로, 2개의 듀얼 비아 구조들(402 및 404) 사이의 상호 인덕턴스는 감소 또는 제거된다. 부가적으로, 제 1 듀얼 비아 구조(402)의 내측 및 외측 도전성 계층들을 통과하는 차동 신호는, 제 2 듀얼 비아 구조(404)의 도전성 계층들을 통과하는 신호와 크기, 주파수, 방향, 또는 위상에서 상이할 수도 있다. 대안적으로, 양자의 신호들은 실질적으로 동일한 크기, 주파수, 방향, 또는 위상을 포함할 수도 있다.
비-제한적인 예시적인 실시형태에서, 제 1 듀얼 비아 구조(402)는 약 3 내지 20㎛ 만큼 제 2 듀얼 비아 구조(404)로부터 이격될 수 있다. 양자의 내측 비아들(306) 내의 내측 도전성 계층(310)은 약 1 내지 10㎛의 직경 또는 두께를 가질 수 있고, 외측 도전성 계층(312)은 1 내지 5㎛의 두께를 가질 수 있다. 따라서, 듀얼 비아 구조들은 기판에서 더 적은 공간을 점유할 수 있으며, 인접한 듀얼 비아 구조들의 외측 도전성 계층들을 통해 반대 방향들로 신호들의 차동 쌍을 통과시킴으로써, 상호 인덕턴스 영향이 그들 사이에서 줄어든다.
또 다른 실시형태에서, 기판(304)에서 형성되는 전기장들 및 자기장들을 감소 또는 제거하기 위해 외측 도전성 계층(312)은 접지에 커플링될 수 있다. 전기장들이 외측 도전성 계층(312)과 내측 도전성 계층(310) 사이에서 한정되거나 블록킹되도록, 외측 도전성 계층(312)이 기판(304)에 배치된 차폐부로서 작동할 수 있다. 이러한 실시형태에서, 외측 절연성 계층(316)은 외측 도전성 계층(312), 즉, 차폐 계층과 기판(304)을 분리시킨다. 그로서, 내측 도전성 계층(310)은 스루 비아(306)를 형성한다.
외측 도전성 계층(312)은 당업자에게 알려진 임의의 방식으로 접지에 커플링될 수 있다. 예를 들어, 도 3에서, 외측 도전성 계층(312)은 전면 금속 계층에 커플링될 수 있으며, 그 전면 금속 계층은 차례로 접지에 커플링된다. 이러한 특정한 실시형태에서, 내측 도전성 계층(310)은 접지에 커플링되지 않은 전면 금속 계층에 또한 커플링한다.
본 발명의 실시형태에서 접지에 커플링된 외측 도전성 계층(312)은, 비아 내에서 생성된 전기장이 전기 패키지의 주변 컴포넌트들에 영향을 주는 것을 또한 방지할 수 있으며, 자기장의 영향을 감소시킨다. 또 다른 이점은, 전자 기판에서 에디 전류 손실들의 실질적인 또는 완전한 감소이다. 이러한 실시형태에서, 스루 비아는 기판 내의 전자기 잡음을 또한 유리하게 감소시킬 수 있다. 외측 도전성 계층(312)의 접지로의 커플링에 의한 원치않는 부작용들의 이들 감소들 또는 제거들은, 스루 비아들이 함께 더 근접하게 배치되게 할 수 있고, 다른 컴포넌트들이 스루 비아들에 더 근접하게 배치되게 할 수 있다.
도 1에 도시된 구조와 같은 기판 내의 차폐된 스루 비아 구조를 형성하는 일 예시적인 방법은, a) 기판에서 개구를 형성하는 단계; b) 기판과 차폐 계층을 접촉시키도록 기판 내의 개구 내에 차폐 계층을 증착시키는 단계; c) 차폐 계층이 기판과 절연성 계층을 분리시키도록 기판 내의 개구 내에 절연성 계층을 증착시키는 단계; 및 d) 절연성 계층이 차폐 계층과 도전성 계층을 분리시키도록 기판 내의 개구에 도전성 계층을 증착시키는 단계를 포함할 수 있다.
집적 회로를 제조하는 종래의 프로세스는, 예를 들어, 개별 디바이스들(즉, 트랜지스터들, 저항기들 등)이 웨이퍼 또는 다이에서 패터닝되는 FEOL(front-end-of-the-line) 프로세스를 포함할 수 있다. 이러한 프로세스는 기판을 형성하기 위해 살리사이데이션(salicidation) 프로세스 및 재료의 다수의 계층들(예를 들어, 도전성 계층들)을 준비하는 프로세스를 포함할 수 있다. 제조 프로세스는 기판 상에 인터계층(interlayer) 유전성(ILD) 계층을 증착시키는 단계를 더 포함할 수 있다.
기판에서 개구 또는 스루 홀을 형성함으로써 스루 비아가 기판에서 준비될 수 있다. 개구 또는 스루 홀은 펑처링, 드릴링, 또는 레이징(lasing)에 의해 형성될 수 있다. 또 다른 종래의 방법은, 기판의 표면에 마스크를 적용하는 단계, 및 기판에서 개구 또는 스루 홀을 형성하기 위해 에칭 프로세스를 이용하는 단계를 포함한다. 개구 또는 스루 홀을 형성하는 방법은, 접근성 및 편의성과 같은 다른 고려사항들과 함께 개구 또는 홀의 사이즈 및 위치에 의존할 수 있다.
도 5 내지 도 11에 도시된 예시적인 실시형태에서, 차폐된 스루 비아 구조를 준비하는 방법이 도시된다. 도 5에서, 전자 구조(502)가 제공된다. 전자 구조(502)는 그 내에 형성된 복수의 개구들(510)을 갖는 기판(504)을 포함한다. 기판(504)의 전면 또는 상부 표면(512) 근방에는 유전성 재료의 계층(506) 및 살리사이드 막(508)이 존재한다. 도 6에서, 차폐 계층(602)은 기판(504)의 전면 또는 상부 표면(512) 및 복수의 개구들(510)의 내측 벽들을 따라 증착된다. 차폐 계층(602)을 증착시키는 프로세스는, 예를 들어, 도금 또는 다른 적절한 프로세스를 포함할 수 있다. 차폐 계층(602)은 살리사이드 막(508)과 접촉된다. 살리사이드 막(508)이 접지(미도시)에 커플링될 것이므로, 그에 의해, 차폐 계층(602)을 살리사이드 막(508)과 접촉시키는 것은 차폐 계층(602)을 접지에 커플링시킬 것이다. 또한, 다양한 실시형태들에서, 기판은 접지에 커플링될 수 있다. 따라서, 그들 실시형태들에서, 살리사이드 막(508) 및 차폐 계층(602)은 접지로의 낮은 저항 경로를 제공할 수 있다.
도 7에서, 차폐 계층(602)이 기판(504)과 절연성 또는 유전성 계층(702) 사이에 배치되도록 절연성 또는 유전성 계층(702)이 증착된다. 절연성 또는 유전성 계층(702)은 기판(504)의 전면 또는 상부 표면(512) 상에(예를 들어, 도 7의 차폐 계층(602)의 상부 상에) 그리고 복수의 개구들(510)의 내측 벽들을 따라 증착될 수 있다. 도 8에서, 구리와 같은 도전성 재료(802)는 복수의 개구들(510)에서 그리고 기판(504)의 전면 또는 상부 표면(512) 근방의 유전성 재료(702)의 일부들 위에서 도금된다. 또한, 도금 프로세스는, 예를 들어, 전기증착 또는 다른 알려진 증착 프로세스일 수 있다. 그 후, 도전성 재료(802), 절연성 또는 유전성 재료(702), 및 차폐 계층(602)의 상부 부분들은, 도 9에 도시된 바와 같이, 제조 동안 증착된 과도한 재료를 제거하기 위하여, 화학 기계 폴리싱(CMP) 프로세스 또는 다른 알려진 프로세스에 의해 에칭 또는 폴리싱될 수 있다. 또한, 기판(504)의 후면측(1002) 상의 재료는, 복수의 스루 비아들(1004)이 형성되도록 도 10에 도시된 바와 같이, 과도한 재료를 제거하기 위하여 에칭 또는 시닝 프로세스에 의해 제거될 수 있다. 부가적으로, 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(SiN), 또는 다른 알려진 유전성 재료와 같은 확산 장벽 유전성 막(1006)은 기판(504)의 후면측(1002) 상에 증착될 수 있다.
도 11에서, 복수의 차폐된 스루 비아들(1004)을 갖는 전자 구조(502)가 도시되어 있다. 기판(504)의 후면측(1002)은 제 1 금속("후측 금속 1")(1108) 및 제 2 금속("후측 금속 2")(1110)을 포함할 수 있다. 제 1 금속(1108)은, 복수의 스루 비아들(1004)과 커플링하기 위해 도전성 계층(802)의 하부 근처의 개구를 채울 수 있다. 후측 비아(1112)는 제 1 금속(1108)과 제 2 금속(1110) 사이에서 형성될 수 있다. 부가적으로, 유전성 재료(1106)는 제 1 금속(1108), 제 2 금속(1110), 및 후측 비아(1112) 주변에서 채워질 수 있다. 부가적인 로직 BEOL(back-end-of-the-line) 프로세스들이 필요에 따라 발생할 수 있다.
도 5 내지 도 11에 도시된 실시형태에서, 전자 기판(502)이 그 내에 형성된 복수의 스루 비아들(1004)을 갖는다고 설명되지만, 다른 실시형태들에서, 기판(502)에서 형성된 하나 또는 그 초과의 스루 비아들을 개별적으로 또는 어레이들 또는 클러스터들로 갖는 것이 가능하다.
대안적인 실시형태에서, 차폐 계층(602)은 자기 재료로 구성될 수 있다. 차폐 계층(602)의 자기 재료는, 전기 전류가 도전성 계층(802)을 통과할 경우, 스루 비아(1004)의 외부의 자기장들 및 전기장들을 한정 또는 감소시킬 수 있다. 유사하게, 차폐 계층(602)의 자기 재료는 외부 전자기장으로부터 스루 비아(1004)의 내부를 보호할 수 있다.
전자 기판에서 듀얼 비아 구조를 형성하는 예시적인 방법은, a) 기판에서 개구를 형성하는 단계; b) 기판 내의 개구에 외측 절연성 계층을 증착하는 단계; c) 외측 절연성 계층이 외측 도전성 계층과 기판을 분리시키도록 개구 내에 외측 도전성 계층을 증착하는 단계; d) 외측 도전성 계층이 외측 절연성 계층과 내측 절연성 계층을 분리시키도록 개구 내에 내측 절연성 계층을 증착하는 단계; 및 e) 내측 절연성 계층이 외측 도전성 계층과 내측 도전성 계층을 분리시키도록 개구에 내측 도전성 계층을 증착하는 단계를 포함할 수 있다.
집적 회로를 제조하는 종래의 프로세스는, 예를 들어, 개별 디바이스들(즉, 트랜지스터들, 저항기들 등)이 웨이퍼 또는 다이에서 패터닝되는 FEOL(front-end-of-the-line) 프로세스를 포함할 수 있다. 이러한 프로세스는 기판을 형성하기 위해 살리사이데이션 프로세스 및 재료의 다수의 계층들(예를 들어, 도전성 계층들)을 준비하는 프로세스를 포함할 수 있다. 제조 프로세스는 기판 상에 인터계층 유전성(ILD) 계층을 증착시키는 단계를 더 포함할 수 있다.
듀얼 비아 구조는 기판에서 개구 또는 스루 홀을 형성함으로써 기판에서 준비될 수 있다. 개구 또는 스루 홀은 펑처링, 드릴링, 또는 레이징에 의해 형성될 수 있다. 또 다른 종래의 방법은, 기판의 표면에 마스크를 적용하는 단계, 및 기판에서 개구 또는 스루 홀을 형성하기 위해 에칭 프로세스를 이용하는 단계를 포함한다. 개구 또는 스루 홀을 형성하는 방법은, 접근성 및 편의성과 같은 다른 고려사항들과 함께 개구 또는 홀의 사이즈 및 위치에 의존할 수 있다.
도 12 내지 도 20에 도시된 예시적인 실시형태에서, 전자 구조에서 듀얼 스루 비아를 준비하는 방법이 도시된다. 도 12에서, 기판(1204)의 전면 또는 상부 표면(1210) 근처에 형성된 유전성 재료의 계층(1206)을 갖는 기판(1204)을 포함하는 전자 구조(1202)가 제공된다. 그 후, 복수의 개구들(1208)이 그 내에 형성될 수 있다. 도 13에서, 절연성 계층(1302)은 기판(1204)의 전면 또는 상부 표면(1210) 및 복수의 개구들(1208)의 내측 벽들을 따라 증착된다. 외측 절연성 계층(1302)으로서 지칭되는 절연성 계층(1302)은 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(Si3N4), 또는 임의의 다른 알려진 유전성 재료로 구성될 수 있다.
도 14에서, 외측 도전성 계층(1402)은 외측 절연성 계층(1302)의 상부 상에 및 개구들(1208) 내에 증착된다. 외측 도전성 계층(1402)은 당업자에게 알려진 도금 또는 다른 금속 재료 증착 프로세스에 의해 증착될 수 있다. 외측 절연성 계층(1302)은 기판(1204)과 외측 도전성 계층(1402)을 분리시킨다. 도 15에서, 또 다른 절연성 계층(1502)은 외측 도전성 계층(1402)의 상부 상에 및 개구들(1208) 내에 증착된다. 내측 절연성 계층으로서 지칭되는 절연성 계층(1502)은 외측 도전성 계층(1402)에 의해 외측 절연성 계층(1302)으로부터 분리된다. 내측 절연성 계층(1502)은 실리콘 다이옥사이드(SiO2), 실리콘 옥시니트라이드(SiON), 실리콘 니트라이드(Si3N4), 또는 임의의 다른 알려진 유전성 재료로부터 구성될 수 있다.
그 후, 개구들(1208)은 도 16에 도시된 바와 같이 내측 도전성 계층(1602)을 형성하기 위해 도전성 재료로 채워진다. 도 16의 실시형태에서, 내측 도전성 계층(1602)은 개구들(1208)을 채울 뿐만 아니라 기판(1204)의 전면 표면(1210) 근처에서 내측 절연성 계층(1502)의 상부 상에 계층을 형성한다. 구리 또는 다른 적절한 도전성 재료로 구성될 수 있는 내측 도전성 계층(1602)은, 도금될 수 있거나 전기증착 또는 다른 알려진 증착 프로세스에 의해 증착될 수 있다. 그 후, 기판(1204) 및 유전성 재료(1206) 상에 증착된 도 16의 계층들의 상부 부분은, 도 17에 도시된 바와 같이, 제조 동안 증착된 과도한 재료를 제거하기 위해 화학 기계 폴리싱(CMP) 프로세스 또는 다른 알려진 프로세스에 의해 에칭 또는 폴리싱될 수 있다.
도 18을 참조하면, 전자 구조(1202)의 전면측(1808)은 인터-금속 유전성(IMD) 프로세스 및 로직 다마신 프로세스 또는 다른 패터닝 프로세스를 사용하여 형성될 수 있다. 내측 접촉부(1802)는, 내측 도전성 계층(1602)이 내측 접촉부(1802)에 커플링하도록 기판(1202)의 전면측(1808) 근처에서 형성될 수 있다. 또한, 외측 접촉부(1804)는, 외측 도전성 계층(1402)이 외측 접촉부(1804)에 커플링하도록 기판(1202)의 전면측(1808) 근처에서 형성될 수 있다. 내측 접촉부(1802) 및 외측 접촉부(1804)가 전자 구조(1202)의 동일한 계층 또는 상이한 계층들의 상이한 표면들에 커플링하도록 전자 구조(1202)의 전면측(1808)에서 다중계층 상호접속 구조를 형성하는 것이 가능하다.
또한, 유전성 또는 절연성 재료(1806)는 접촉부들(1802 및 1804)을 추가적으로 절연시키기 위해 전자 구조(1202)의 전면측(1808)을 채울 수 있다. 유전성 또는 절연성 재료(1806)는 내측 절연성 계층(1502) 및/또는 외측 절연성 계층(1302)과 동일한 재료를 포함할 수 있다. 도 19에 도시된 바와 같이, 기판(1204)의 후면측(1906) 상의 재료는, 복수의 내측 비아들(1902)이 복수의 외측 비아들(1904)에 의해 둘러싸이도록 과도한 재료를 제거하기 위해 에칭 또는 시닝 프로세스에 의해 제거될 수 있다. 내측 비아들(1902) 및 외측 비아들(1904)은 스루 비아들일 수 있으며, 기판이 실리콘으로부터 형성되는 실시형태에서, 각각의 비아는 스루 실리콘 비아(TSV)일 수 있다. 각각의 내측 비아(1902) 및 외측 비아(1904)는 듀얼 비아 구조 또는 링-타입 비아 쌍을 형성한다.
도 20에서, 복수의 듀얼 비아 구조들을 갖는 전자 구조(1202)가 도시된다. 기판(1204)의 후면측(1906)은, 유전성 장벽 막(2002), 제 1 후측 금속 계층("후측 금속 1")(2004) 및 제 2 후측 금속 계층("후측 금속 2")(2006)을 포함할 수 있다. 후측 비아(2008)는 제 1 후측 금속 계층(2004)과 제 2 후측 금속 계층(2006) 사이에서 형성될 수 있다. 또한, 유전성 재료(2010)는 제 1 후측 금속 계층(2004), 제 2 후측 금속 계층(2006), 및 후측 비아(2008) 주변에 채워질 수 있다. 부가적인 로직 BEOL(back-end-of-the-line) 프로세스들이 필요에 따라 발생할 수 있다.
도 12 내지 도 20에 도시된 실시형태에서, 전자 기판(1202)이 그 내에 형성된 복수의 듀얼 비아 구조들을 갖는 것으로 설명되지만, 다른 실시형태들에서, 하나 또는 그 초과의 듀얼 비아 구조들을 개별적으로 또는 어레이들 또는 클러스터들로 갖는 것이 가능하다.
부가적으로, 외측 도전성 계층들(1402)은 내측 도전성 계층(1602)을 둘러싸는 차폐 계층을 형성하기 위해 접지에 커플링될 수 있다. 그러한 실시형태에서, 신호가 내측 도전성 계층(1602)을 통과할 경우 형성하는 전기장들은, 내측 도전성 계층(1602)과 외측 도전성 계층(1402)(즉, 차폐 계층) 사이에 한정된다. 그로서, 듀얼 비아 구조를 통과하는 신호에 의해 생성된 전자기장들의 강도는 실질적으로 감소될 수 있다. 또한, 에디 전류 손실들이 기판에서 감소될 수 있으며, 비아들 사이의 상호 인덕턴스가 감소될 수 있다.
대안적인 실시형태에서, 제 1 신호 및 제 2 신호가 동일하지만 반대인 극성들을 포함하도록, 외측 비아(1904)를 통해 차동 쌍의 제 1 신호를 통과시키고 내측 비아(1902)를 통해 상보성 쌍의 제 2 신호를 통과시킴으로써 상호 인덕턴스가 전자 구조(1202)에서 감소될 수 있다. 그로서, 듀얼 비아 구조를 통과하는 순수 전류는 약 제로가 되며, 따라서, 상호 인덕턴스는 실질적으로 감소되거나 전부 제거될 수 있다. 더 적은 전자기 잡음이 또한 생성된다. 듀얼 비아 구조의 임피던스는, 내측 도전성 계층(1602), 내측 절연성 계층(1502), 외측 도전성 계층(1402), 또는 및/또는 외측 절연성 계층(1302)의 두께를 조정함으로써 튜닝될 수 있다.
내측 비아 및 외측 비아를 형성하는 부가적인 단계들은, 기판에서 스루 실리콘 비아를 형성하는 종래의 프로세스로 통합될 수 있다. 일단 차폐된 스루 비아 구조 또는 듀얼 비아 구조가 기판에서 준비되면, 기판은 셀 전화기, 컴퓨터, 개인 휴대 정보 단말(PDA) 등과 같은 전자 디바이스에서의 사용을 위해 어셈블리 또는 패키지에 포함될 수 있다.
도 21은, 예를 들어, 비아 구조의 실시형태가 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템(2100)을 도시한다. 예시의 목적들을 위해, 도 21은 3개의 원격 유닛들(2120, 2130, 및 2150) 및 2개의 기지국들(2140)을 도시한다. 통상적인 무선 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수도 있음을 인식해야 한다. 원격 유닛들(2120, 2130, 및 2150) 중 임의의 원격 유닛은 여기에 기재된 바와 같이 기판에 배치된 비아 구조들의 시스템을 포함할 수도 있다. 도 21은 기지국들(2140)로부터 원격 유닛들(2120, 2130, 및 2150)로의 순방향 링크 신호들(1280), 및 원격 유닛들(2120, 2130, 및 2150)로부터 기지국들(2140)로의 역방향 링크 신호들(2190)을 도시한다.
도 21에서, 원격 유닛(2120)은 이동 전화기로서 도시되고, 원격 유닛(2130)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(2150)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 셀 전화기들, 핸드-헬드 개인 통신 시스템들(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, 또는 계측 판독 장비와 같은 고정 위치 데이터 유닛들일 수도 있다. 도 21이 여기에 기재된 바와 같은 비아 구조들의 시스템을 포함할 수도 있는 특정한 예시적인 원격 유닛들을 도시하지만, 비아 구조들의 시스템은 이들 예시적인 도시된 유닛들로 제한되지 않는다. 실시형태들은 비아 구조들의 시스템이 요구되는 임의의 전자 디바이스에서 적절히 이용될 수도 있다.
본 발명의 원리들을 포함하는 예시적인 실시형태들이 상기 기재되었지만, 본 발명은 기재된 실시형태들로 제한되지 않는다. 그 대신에, 본 출원은 그의 일반적인 원리들을 사용한 본 발명의 임의의 변경들, 사용들, 또는 적응들을 커버링하도록 의도된다. 추가적으로, 본 출원은, 본 발명이 속하고, 첨부된 청구항들의 제한들 내에 있는 알려진 또는 통례의 실시 내에 있는 것이므로 본 발명으로부터의 그러한 일탈들을 커버링하도록 의도된다.

Claims (17)

  1. 기판에서의 비아(via) 구조들의 시스템으로서,
    상기 시스템은 제 1 비아 구조를 포함하며,
    상기 제 1 비아 구조는,
    상기 기판에 배치된 외측 도전성 계층;
    상기 기판에 배치된 내측 절연성 계층 － 상기 외측 도전성 계층은 상기 내측 절연성 계층과 상기 기판을 분리시킴 －; 및
    상기 기판에 배치된 내측 도전성 계층 － 상기 내측 절연성 계층은 상기 내측 도전성 계층과 상기 외측 도전성 계층을 분리시킴 －;
    을 포함하며,
    제 1 상보성 쌍의 제 1 신호는 상기 내측 도전성 계층을 통과하고, 상기 제 1 상보성 쌍의 제 2 신호는 상기 외측 도전성 계층을 통과하는, 비아 구조들의 시스템.
  2. 제 1 항에 있어서,
    상기 기판에 배치된 외측 절연성 계층을 더 포함하며,
    상기 외측 절연성 계층은 상기 외측 도전성 계층과 상기 기판을 분리시키는, 비아 구조들의 시스템.
  3. 제 1 항에 있어서,
    상기 외측 도전성 계층에 커플링된 살리사이드(salicide) 막을 더 포함하는, 비아 구조들의 시스템.
  4. 제 3 항에 있어서,
    상기 살리사이드 막은 금속 계층에 커플링되도록 적응된 링-형 구조를 포함하는, 비아 구조들의 시스템.
  5. 제 1 항에 있어서,
    상기 제 1 신호 및 상기 제 2 신호는 실질적으로 반대인 극성들을 포함하는, 비아 구조들의 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 비아 구조에 인접하게 배치된 제 2 비아 구조를 더 포함하며,
    상기 제 2 비아 구조는,
    상기 기판에 배치된 내측 도전성 계층 및 외측 도전성 계층 － 상기 외측 도전성 계층은 상기 내측 도전성 계층을 둘러쌈 －; 및
    상기 외측 도전성 계층과 상기 내측 도전성 계층 사이에 배치된 내측 절연성 계층을 포함하며,
    제 2 상보성 쌍의 제 1 신호는 상기 내측 도전성 계층을 통과하고, 상기 제 2 상보성 쌍의 제 2 신호는 상기 외측 도전성 계층을 통과하는, 비아 구조들의 시스템.
  7. 제 6 항에 있어서,
    상기 제 1 상보성 쌍의 제 2 신호 및 상기 제 2 상보성 쌍의 제 2 신호는 실질적으로 반대인 극성들을 포함하는, 비아 구조들의 시스템.
  8. 제 1 항에 있어서,
    상기 외측 도전성 계층은 티타늄, 티타늄 니트라이드, 탄탈륨, 탄탈륨 니트라이드, 또는 이들의 조합을 포함하는, 비아 구조들의 시스템.
  9. 전자 기판에서 비아 구조를 형성하는 방법으로서,
    상기 기판에서 개구를 형성하는 단계;
    상기 개구에 외측 도전성 계층을 증착하는 단계;
    상기 개구에 내측 절연성 계층을 증착하는 단계 － 상기 외측 도전성 계층은 상기 내측 절연성 계층과 상기 기판을 분리시킴 －;
    상기 개구에 내측 도전성 계층을 증착하는 단계 － 상기 내측 절연성 계층은 상기 외측 도전성 계층과 상기 내측 도전성 계층을 분리시킴 －; 및
    상기 외측 도전성 계층을 살리사이드 재료에 접촉시키는 단계를 포함하는, 비아 구조를 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 개구에 외측 절연성 계층을 증착하는 단계를 더 포함하며,
    상기 외측 절연성 계층은 상기 외측 도전성 계층과 상기 기판을 분리시키는, 비아 구조를 형성하는 방법.
  11. 제 9 항에 있어서,
    상기 살리사이드 재료를 접지에 커플링시키는 단계를 더 포함하는, 비아 구조를 형성하는 방법.
  12. 제 9 항에 있어서,
    링-형 구조로서 상기 살리사이드 재료를 형성하는 단계를 더 포함하는, 비아 구조를 형성하는 방법.
  13. 전자 디바이스에서 전기장 또는 자기장을 감소시키는 방법으로서,
    기판에서 제 1 도전성 계층을 형성하는 단계;
    절연성 계층으로 상기 제 1 도전성 계층을 둘러싸는 단계;
    제 2 도전성 계층으로 상기 절연성 계층을 둘러싸는 단계; 및
    상보성 쌍의 제 1 신호를 상기 제 1 도전성 계층을 통해 통과시키고, 상기 상보성 쌍의 제 2 신호를 상기 제 2 도전성 계층을 통해 통과시키는 단계를 포함하며,
    상기 제 2 도전성 계층은 상기 제 1 도전성 계층을 통과하는 제 1 신호에 의해 생성된 전기장 또는 자기장을 감소시키도록 적응되는, 전자 디바이스에서 전기장 또는 자기장을 감소시키는 방법.
  14. 제 16 항에 있어서,
    상기 제 2 도전성 계층을 제 1 전위에 커플링시키는 단계를 더 포함하는, 전자 디바이스에서 전기장 또는 자기장을 감소시키는 방법.
  15. 제 16 항에 있어서,
    상기 제 2 도전성 계층을 살리사이드 재료에 커플링시키는 단계를 더 포함하는, 전자 디바이스에서 전기장 또는 자기장을 감소시키는 방법.
  16. 제 16 항에 있어서,
    상기 제 2 도전성 계층을 둘러싸는 또 다른 절연성 계층을 형성하는 단계를 더 포함하는, 전자 디바이스에서 전기장 또는 자기장을 감소시키는 방법.
  17. 전자 디바이스에서 전기장 또는 자기장을 감소시키기 위한 비아 구조로서,
    기판에서 상보성 쌍의 제 1 신호를 도통시키기 위한 제 1 도전성 수단;
    상기 기판에서 상기 상보성 쌍의 제 2 신호를 도통시키기 위한 제 2 도전성 수단 － 상기 제 1 도전성 수단은 상기 제 2 도전성 수단을 둘러쌈 －; 및
    상기 제 2 도전성 수단으로부터 상기 제 1 도전성 수단을 절연시키기 위한 절연 수단을 포함하며,
    상기 제 1 신호 및 상기 제 2 신호는 실질적으로 반대인 극성들을 포함하는, 전자 디바이스에서 전기장 또는 자기장을 감소시키기 위한 비아 구조.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8791015B2 (en) * 2011-04-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over active surface of semiconductor die
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8809995B2 (en) 2012-02-29 2014-08-19 International Business Machines Corporation Through silicon via noise suppression using buried interface contacts
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
KR101975541B1 (ko) * 2012-09-03 2019-05-07 에스케이하이닉스 주식회사 반도체 메모리 소자의 ｔｓｖ 구조 및 그 테스트 방법
CN103311141B (zh) * 2013-07-05 2016-01-20 北京理工大学 一种同轴垂直互连导电体的制作方法
CN103633045B (zh) * 2013-11-04 2016-08-17 中国航天科技集团公司第九研究院第七七一研究所 基于soi的tsv高频立体集成互连结构
KR102214798B1 (ko) * 2014-02-05 2021-02-10 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US9899378B2 (en) 2015-12-14 2018-02-20 International Business Machines Corporation Simultaneously fabricating a high voltage transistor and a finFET
US10490483B2 (en) 2016-03-07 2019-11-26 Micron Technology, Inc. Low capacitance through substrate via structures
US10170432B2 (en) * 2017-04-20 2019-01-01 Nanya Technology Corporation Semiconductor structure
CN109449138B (zh) * 2018-09-28 2022-09-02 杭州电子科技大学 一种差分多比特硅通孔结构及其制备方法
CN109411433B (zh) * 2018-09-28 2022-09-13 杭州电子科技大学 一种屏蔽差分多比特硅通孔结构及其制备方法
CN109461699B (zh) * 2018-10-22 2020-08-14 中国电子科技集团公司第三十八研究所 一种同轴tsv结构转接板及其制作方法
KR20230013136A (ko) 2020-09-11 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐 구조를 구비한 반도체 디바이스
CN112490610B (zh) * 2020-11-27 2021-09-28 浙江集迈科微电子有限公司 用于硅基射频收发微系统的三维多通道功分器及制备方法
US11973057B2 (en) 2020-12-15 2024-04-30 Analog Devices, Inc. Through-silicon transmission lines and other structures enabled by same
US11515204B2 (en) * 2020-12-29 2022-11-29 Micron Technology, Inc. Methods for forming conductive vias, and associated devices and systems
US11574842B2 (en) 2021-04-14 2023-02-07 Micron Technology, Inc. Methods for forming conductive vias, and associated devices and systems
CN117810205A (zh) * 2022-09-23 2024-04-02 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275715A (en) * 1992-01-23 1994-01-04 Micron Technology Inc. Electroplating process for enhancing the conformality of titanium and titanium nitride films in the manufacture of integrated circuits and structures produced thereby
JPH06216477A (ja) * 1993-01-18 1994-08-05 Hitachi Ltd 配線基板及びこれを用いた電子回路装置
KR100320364B1 (ko) * 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
US5604158A (en) * 1993-03-31 1997-02-18 Intel Corporation Integrated tungsten/tungsten silicide plug process
JPH0778522A (ja) * 1993-09-07 1995-03-20 Hitachi Ltd マルチストランド超電導導体
JPH08176823A (ja) * 1994-12-26 1996-07-09 Sony Corp 高融点金属薄膜の成膜方法
JPH08293523A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置およびその製造方法
US5994220A (en) * 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
US5930671A (en) * 1997-10-20 1999-07-27 Industrial Technology Research Institute CVD titanium silicide for contract hole plugs
US5949030A (en) * 1997-11-14 1999-09-07 International Business Machines Corporation Vias and method for making the same in organic board and chip carriers
JP3447941B2 (ja) * 1998-01-05 2003-09-16 株式会社東芝 半導体装置及びその製造方法
US6284316B1 (en) * 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6518176B2 (en) * 1998-06-05 2003-02-11 Ted Guo Method of selective formation of a barrier layer for a contact level via
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
CN100339990C (zh) * 2002-03-20 2007-09-26 皇家飞利浦电子股份有限公司 有源矩阵电致发光显示装置及其制造方法
US7169704B2 (en) * 2002-06-21 2007-01-30 Samsung Electronics Co., Ltd. Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device
US7081650B2 (en) * 2003-03-31 2006-07-25 Intel Corporation Interposer with signal and power supply through vias
US6897548B2 (en) * 2003-07-02 2005-05-24 Hewlett-Packard Development Company, L.P. Semiconductor differential interconnect
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7330709B2 (en) * 2004-06-18 2008-02-12 Nantero, Inc. Receiver circuit using nanotube-based switches and logic
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
SG135065A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
US8288828B2 (en) * 2004-09-09 2012-10-16 International Business Machines Corporation Via contact structure having dual silicide layers
TWI248330B (en) * 2005-01-14 2006-01-21 Ind Tech Res Inst High frequency and wide band impedance matching via
JP5117791B2 (ja) * 2007-08-22 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP5656341B2 (ja) * 2007-10-29 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
US7898063B2 (en) * 2008-02-16 2011-03-01 International Business Machines Corporation Through substrate annular via including plug filler
KR20090096174A (ko) * 2008-03-07 2009-09-10 주식회사 하이닉스반도체 회로 기판 및 이를 이용한 반도체 패키지
KR101052870B1 (ko) * 2008-04-21 2011-07-29 주식회사 하이닉스반도체 관통 전극, 이를 갖는 회로 기판, 이를 갖는 반도체 패키지및 반도체 패키지를 갖는 적층 반도체 패키지
US8343806B2 (en) * 2009-03-05 2013-01-01 Raytheon Company Hermetic packaging of integrated circuit components
US8362356B2 (en) * 2009-08-13 2013-01-29 Gtat Corporation Intermetal stack for use in a photovoltaic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014209330A1 (en) * 2013-06-27 2014-12-31 Intel IP Corporation High conductivity high frequency via for electronic systems

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