CN117810205A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN117810205A
CN117810205A CN202211170382.3A CN202211170382A CN117810205A CN 117810205 A CN117810205 A CN 117810205A CN 202211170382 A CN202211170382 A CN 202211170382A CN 117810205 A CN117810205 A CN 117810205A
Authority
CN
China
Prior art keywords
substrate
forming
layer
metal
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211170382.3A
Other languages
English (en)
Inventor
刘莹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202211170382.3A priority Critical patent/CN117810205A/zh
Priority to PCT/CN2023/087996 priority patent/WO2024060595A1/zh
Publication of CN117810205A publication Critical patent/CN117810205A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，所述形成方法包括：在提供基底，所述基底包括正面和所述正面相对的背面，沿所述正面刻蚀所述基底，在所述基底中形成至少一个初始刻蚀孔，所述初始刻蚀孔具有第一深度；在所述初始刻蚀孔的四周侧壁表面上以及所述基底的正面上形成与地电连接的金属屏蔽层，继续刻蚀所述初始刻蚀孔至第二深度，形成刻蚀孔；在所述刻蚀孔表面形成电介质层；在形成所述电介质层后，在所述刻蚀孔中形成通孔互连结构。本申请节省空间的同时，达到较高的电磁屏蔽效果。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着存储器产品信号传输速度越来越高，承担着存储器之间传输任务的TSV(Through-Silicon-Via)上通过的信号频率也越来越高，导致信号的辐射损耗增加，同时易受到外界电磁场耦合干扰。现在常用的手段是在传输高速信号的TSV周围布置接地的TSV，形成类同轴的结构，可布置成方形或六边形，但是受限于TSV的密度，类同轴结构无法形成完整的地平面将信号包围，效果会有一定折扣，同时一根信号TSV需要配置多根接地TSV的设计会浪费芯片面积。
发明内容
本申请一些实施例提供了一种半导体结构的形成方法，包括：
提供基底，所述基底包括正面和所述正面相对的背面；
沿所述正面刻蚀所述基底，在所述基底中形成至少一个初始刻蚀孔，所述初始刻蚀孔具有第一深度；
在所述初始刻蚀孔的四周侧壁表面上以及所述基底的正面上形成与地电连接的金属屏蔽层；
继续刻蚀所述初始刻蚀孔至第二深度，形成刻蚀孔；
在所述刻蚀孔表面形成电介质层；
在形成所述电介质层后，在所述刻蚀孔中形成通孔互连结构。
在一些实施例中，还包括：在形成所述通孔互连结构后，在所述通孔互连结构的上表面形成第一焊盘。
在一些实施例中，还包括：在形成所述金属屏蔽层之前，在所述初始刻蚀孔的四周侧壁表面以及所述基底的正面形成隔离介质层。
在一些实施例中，还包括：沿所述基底的背面去除部分厚度的基底，所述通孔互连结构的下表面未暴露；继续去除部分厚度的所述基底，直至暴露出所述通孔互连结构的下表面和部分侧壁表面，且未暴露所述金属屏蔽层；形成覆盖所述剩余的基底表面以及所述通孔互连结构的下表面和部分侧壁表面的底部绝缘层；采用平坦化工艺处理所述底部绝缘层和通孔互连结构，直至剩余的所述底部绝缘层和所述通孔互连结构的表面齐平。
在一些实施例中，还包括：形成与所述通孔互连结构的下表面连接的第二焊盘。
在一些实施例中，所述金属屏蔽层与地电连接包括：在形成金属屏蔽层时，将所述基底正面上金属屏蔽层直接与接地线路连接；或者，在形成金属屏蔽层后，将所述基底正面上的金属屏蔽层通过位于所述基底正面上的再布线金属层与地电连接。
在一些实施例中，在形成金属屏蔽层后，将所述基底正面上的金属屏蔽层通过位于所述基底正面上的再布线金属层与地电连接的过程包括：在所述基底的正面上形成覆盖所述电介质层和通孔互连结构上表面的顶部绝缘层；在所述顶部绝缘层和电介质层中形成暴露出所述金属屏蔽层的部分表面的第一开口；在所述第一开口和部分顶部绝缘层表面形成再布线金属层，所述再布线金属层与地电连接。
在一些实施例中，还包括：在形成所述第一开口的同时，在所述顶部绝缘层中形成暴露出所述通孔互连结构上表面的第二开口；在形成所述再布线金属层的同时，在所述第二开口中形成第一焊盘。
在一些实施例中，所述金属屏蔽层的形成过程为：在所述刻蚀孔的四周侧壁和底部表面以及所述基底的正面上形成金属屏蔽材料层；刻蚀去除所述刻蚀孔底部表面上的金属屏蔽材料层，保留所述刻蚀孔的四周侧壁和所述基底的正面上的金属屏蔽材料层，在所述刻蚀孔的四周侧壁表面以及所述基底的正面形成金属屏蔽层。
在一些实施例中，所述第二深度深于所述第一深度的范围为5-15微米。
在一些实施例中，在形成所述通孔互连结构之前，在所述刻蚀孔的四周侧壁和底部表面以及所述电介质层的表面形成阻挡层和种子层；采用电镀工艺在所述种子层表面形成填充满所述刻蚀孔的通孔互连结构；形成通孔互连结构后，去除所述基底正面上的所述阻挡层和种子层。
本申请一些实施例还提供了一种半导体结构，包括：
基底，所述基底包括正面和所述正面相对的背面；
贯穿所述基底的至少一个通孔互连结构；
位于所述通孔互连结构的四周侧壁表面上以及所述基底的正面上的金属屏蔽层，所述金属屏蔽层与地电连接，且所述通孔互连结构四周侧壁表面的金属屏蔽层的长度小于所述通孔互连结构的深度；
位于所述金属屏蔽层与所述通孔互连结构之间的电介质层，所述电介质层还部分位于所述基底的正面上的所述金属屏蔽层表面上。在一些实施例中，还包括第一焊盘和第二焊盘，所述第一焊盘位于所述基底的正面，所述第二焊盘位于所述基底的背面，所述第一焊盘与所述第二焊盘通过所述通孔互连结构连接。
在一些实施例中，还包括再布线金属层，所述再布线金属层位于所述基底的正面上，所述再布线金属层与所述金属屏蔽层连接，所述再布线金属层与地电连接。
在一些实施例中，所述金属屏蔽层与所述基底之间还具有隔离介质层。
本申请前述一些实施例中的半导体结构的形成方法，在提供基底，所述基底包括正面和所述正面相对的背面后，沿所述正面刻蚀所述基底，在所述基底中形成至少一个初始刻蚀孔，所述初始刻蚀孔具有第一深度；在所述初始刻蚀孔的四周侧壁表面上以及所述基底的正面上形成与地电连接的金属屏蔽层；继续刻蚀所述初始刻蚀孔至第二深度，形成刻蚀孔；在所述刻蚀孔的表面形成电介质层；在形成所述电介质层后，在所述刻蚀孔中形成通孔互连结构。由于本申请形成的金属屏蔽层位于初始刻蚀孔的侧壁表面上和所述基底正面上并且金属屏蔽层接地，即所述金属屏蔽层会环绕每一个刻蚀孔中形成的通孔互连结构，所述金属屏蔽层能较好的吸收和反射电磁信号，不仅可以抑制通孔互连结构传输的高频信号的辐射损耗，同时还可以抑制外界电磁场或电磁信号带来的耦合干扰。此外，金属屏蔽层位于初始刻蚀孔侧壁表面节省了空间。此外，由于所述金属屏蔽层不仅位于至少一个初始刻蚀孔的侧壁表面上，还位于所述基底的正面上，因而只需要通过一个位置或者很少的位置就可以将所述基底的正面上金属屏蔽层与地电连接。
附图说明
图1-图12为本申请一些实施例中半导体结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本申请的具体实施方式做详细的说明。在详述本申请实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明一些实施例首先提供了一种半导体结构的形成方法，下面结合附图进行详细的说明。
参考图1，提供基底200，所述基底200包括正面21和所述正面21相对的背面22。
所述基底200中形成有集成电路，所述集成电路与后续形成的通孔互连结构。在一些实施例中，所述集成电路可以为传感器电路、电源电路、信号处理电路、逻辑控制电路、存储电路或其他功能的电路。
在一些实施例中，所述基底200包括半导体衬底，所述半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底的材料为硅。所述半导体衬底中根据后续形成的半导体器件的类型需要掺杂一定的杂质离子，所述杂质离子可以为N型杂质离子或P型杂质离子，所述P型的杂质离子为硼离子、镓离子或铟离子一种或几种，所述N型的杂质离子为磷离子、砷离子或锑离子一种或几种。
所述半导体衬底中具有若干有源区和将相邻的有源区隔离的隔离结构。所述有源区中(和/或上)用于形成构成集成电路的半导体器件，所述半导体器件可以包括有源器件和/或无源器件，所述有源器件包括晶体管，所述无源器件包括电阻、电容、电感中的一种或几种。所述隔离结构的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的一种或几种。
在一些实施例中，所述基底200还可以包括位于所述半导体衬底上的层间介质层，所述层间介质层中形成有互连结构，所述互连结构用于将所述半导体器件互连。所述互连结构可以包括插塞和与插塞连接的金属线。所述插塞和金属线的材料均为金属，所述金属包括Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。
所述层间介质层可以为单层或多层堆叠结构。在一实施例中，所述层间介质层的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)或低K介电常数(K小于2.8)材料中的一种或几种。
参考图2，沿所述正面21刻蚀所述基底200，在所述基底200中形成至少一个初始刻蚀孔201，所述初始刻蚀孔201具有第一深度。
所述初始刻蚀孔201的侧壁表面以及基底的正面上后续用于形成隔离介质层和位于隔离介质层上的金属屏蔽层。
在刻蚀所述基底200之前，在所述基底200的正面上形成图形化的掩膜层，所述图形化的掩膜层中具有暴露出所述基底的正面需要刻蚀区域的至少一个开口；以所述图形化的掩膜层为掩膜，沿所述至少一个开口刻蚀所述基底200，在所述基底200中形成至少一个初始刻蚀孔201。
刻蚀所述基底200的刻蚀工艺包括各向异性的干法刻蚀工艺，具体的包括各向异性的等离子刻蚀工艺。
在一实施例中，所述形成的初始刻蚀孔201的侧壁具有平坦的表面或者侧壁表面的粗糙度(Ra小于5nm)较小。
在一些实施例中，刻蚀所述基底200的刻蚀工艺可以采用博世(Bosch)刻蚀工艺，以使得形成初始刻蚀孔201具有凹凸不平的侧壁，后续在初始刻蚀孔201侧壁表面形成隔离介质层时，使得隔离介质层的两个表面凹凸不平，在所述隔离介质层的表面形成金属屏蔽层时，使得形成的金属屏蔽层的外表面(外表面为金属屏蔽层的与隔离介质层接触的表面)凹凸不平(所述金属屏蔽层的内表面可以相对平坦或粗糙度较小，后续在所述金属屏蔽层内表面表面形成电介质层时，所述电介质层具有平坦的表面)，所述金属屏蔽层的外表面面积增大并具有凸起的情况下可以更多的和更好的接收外部的电磁信号，从容更好的屏蔽(或抑制)外部的电磁信号(或电磁场)对后续形成的通孔互连结构的电磁耦合干扰。在一实施例中，所述初始刻蚀孔201的侧壁的表面粗糙度Ra为5nm-20nm或8-20nm。
所述基底200中形成的初始刻蚀孔201的数量为一个或多个(≥2个)。所述基底200中形成的初始刻蚀孔201中为多个时，后续在所述基底200中相应也会形成多个通孔互连结构，而后续本申请只需要在多个初始刻蚀孔的侧壁表面以及基底的正面上形成一层金属屏蔽层，就可以对位于基底200中的多个通孔互连结构进行电磁屏蔽。
参考图3和图4，所述图3为图4沿切割线AB方向的剖面结构示意图，在所述初始刻蚀孔201的四周侧壁表面以及所述基底200的正面形成隔离介质层212；在所述初始刻蚀孔201的四周侧壁表面以及所述基底的正面的隔离介质层212表面形成与地电连接的金属屏蔽层202。
所述形成的隔离介质层212用于电学隔离形成的金属屏蔽层202与所述基底200，并防止所述金属屏蔽层202中金属原子扩散到基底200中。
所述隔离介质层212可以为单层或多层堆叠结构。在一些实施例中，所述隔离介质层212的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的一种或几种。
后续在将初始刻蚀孔201继续刻蚀至第二深度，形成刻蚀孔，在刻蚀孔中形成通孔互连结构后，由于本申请形成的金属屏蔽层202位于初始刻蚀孔201的侧壁表面上和所述基底200的正面上并且金属屏蔽层202接地，即所述金属屏蔽层202会环绕后续每一个刻蚀孔中形成的通孔互连结构，所述金属屏蔽层202能较好的吸收和反射电磁信号，因此，可以抑制通孔互连结构传输的高频信号的辐射损耗，同时还可以抑制外界电磁场或电磁信号带来的耦合干扰。此外，由于所述金属屏蔽层202不仅位于至少一个初始刻蚀孔201的侧壁表面上还位于所述基底200的正面上因而只需要通过一个位置或者很少的位置就可以将所述基底200的正面上的金属屏蔽层202与地电连接。
在一些实施例中，在形成金属屏蔽层202时，将所述基底200正面21表面上金属屏蔽层202直接与接地线路连接，所述接地线路与地电连接，所述基底200的正面设置有接地线路。在其他一些实施例中，在形成金属屏蔽层202后，将所述基底200正面21表面上的金属屏蔽层202通过位于所述基底200正面上的再布线金属层与地电连接(后续对这种方式进行详细介绍)。
在一些实施例中，所述金属屏蔽层202的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。所述金属屏蔽层202的材料还可以为其他合适的电磁屏蔽的材料。
在一些实施例中，所述隔离介质层212和所述金属屏蔽层202的形成过程包括：在所述初始刻蚀孔201的侧壁和底部表面以及所述基底200的正面形成隔离介质薄膜，所述隔离介质薄膜的形成工艺包括化学气相沉积工艺或氧化工艺，所述化学气相沉积工艺包括原子层沉积工艺；在所述隔离介质薄膜表面上形成金属屏蔽薄膜，所述金属屏蔽薄膜的形成工艺包括溅射；在所述基底200正面上的金属屏蔽薄膜表面形成掩膜层，所述掩膜层暴露出所述初始刻蚀孔201的底部表面上的金属屏蔽薄膜；以所述掩膜层为掩膜，刻蚀去除所述初始刻蚀孔201的底部表面上的隔离介质薄膜和金属屏蔽薄膜，保留所述初始刻蚀孔201的侧壁表面上以及基底200正面上的隔离介质薄膜和金属屏蔽薄膜，在所述初始刻蚀孔201的侧壁表面上以及基底200正面上形成隔离介质层212，在所述隔离介质层212的表面形成金属屏蔽层202；去除所述掩膜层。
在其他有些实施例中，可以先在所述初始刻蚀孔201的侧壁表面上以及基底200正面上形成隔离介质层212，然后在所述隔离介质层212的表面形成金属屏蔽层202。在一具体的实施例中，所述隔离介质层212和所述金属屏蔽层202的形成过程包括：在所述初始刻蚀孔201的侧壁和底部表面以及所述基底200的正面形成隔离介质薄膜，所述隔离介质薄膜的形成工艺包括化学气相沉积工艺或氧化工艺，所述化学气相沉积工艺包括原子层沉积工艺；在所述基底200正面上的隔离介质薄膜表面形成第一掩膜层，所述第一掩膜层暴露出所述初始刻蚀孔201的底部表面上的隔离介质薄膜；以所述第一掩膜层为掩膜，刻蚀去除所述初始刻蚀孔201的底部表面上的隔离介质薄膜，保留所述初始刻蚀孔201的侧壁表面上以及基底200正面上的隔离介质薄膜，在所述初始刻蚀孔201的侧壁表面上以及基底200正面上形成隔离介质层212；去除所述第一掩膜层；在所述隔离介质层212的表面以及初始刻蚀孔201的底部表面形成金属屏蔽薄膜；在所述基底200正面上的金属屏蔽薄膜表面上形成第二掩膜层，所述第二掩膜层暴露出所述初始刻蚀孔201底部表面上的金属屏蔽薄膜；以所述第二掩膜层为掩膜，刻蚀去除所述初始刻蚀孔201的底部表面上的金属屏蔽薄膜，保留所述初始刻蚀孔201的侧壁表面上以及基底200正面上的金属屏蔽薄膜，在所述初始刻蚀孔201的侧壁表面上以及基底200正面上形金属屏蔽层202，所述金属屏蔽层202位于所述隔离介质层212的表面。
参考图5，继续刻蚀所述初始刻蚀孔201(参考图4)至第二深度，形成刻蚀孔211。
继续刻蚀所述初始刻蚀孔201(参考图4)至第二深度的目的是，后续在刻蚀孔211中形成通孔互连结构后，使得通孔互连结构的下表面会远离所述金属屏蔽层202的底部表面，便于在所述基底200的背面形成用于隔离的底部绝缘层，并有利于防止形成通孔互连结构的过程中，通孔互连结构中的金属原子向外扩散基底200中。
继续刻蚀所述初始刻蚀孔201(参考图4)至第二深度采用各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺包括各向异性的等离子刻蚀工艺。
在一些实施例中，所述第二深度深于所述第一深度的范围为5-15微米。
参考图6，在所述刻蚀孔211的表面形成电介质层203。
本实施例中，所述形成的电介质层203不仅位于所述控制孔211的底部和底部表面，还位于所述金属屏蔽层202的表面。所述电介质层203的形成工艺包括溅射。
所述电介质层203用于金属屏蔽层202和基底200与后续形成的通孔互连结构的电学隔离，并能防止通孔互连结构中的金属原子扩散到基底200中。
所述电介质层203可以为单层或多层堆叠结构。
在一些实施例中，所述电介质层203的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的一种或几种。
参考图7，在所述刻蚀孔211中形成通孔互连结构204。
所述通孔互连结构204的材料可以为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种
在一些实施例中，所述通孔互连结构204的形成工艺为电镀。
在一些实施例中，在形成所述通孔互连结构204之前，在所述刻蚀孔的四周侧壁和底部表面以及所述电介质层的表面形成阻挡层和种子层；采用电镀工艺在所述种子层表面形成填充满所述刻蚀孔的通孔互连结构；形成通孔互连结构后，去除所述基底正面上的所述阻挡层和种子层。
在一些实施例中，所述阻挡层的材料为钛、氮化钛、钽、氮化钽中的一种或几种。在一些实施例中，所述阻挡层可以为钛层、氮化钛层的双层堆叠结构，或者钽层、氮化钽层的双层堆叠结构。所述阻挡层的形成工艺为溅射。
在一些实施例中，所述种子层为铬金属层、钛金属层、钽金属层的单层结构，或者铬金属层、钛金属层、钽金属层、铜金属层、金金属层、银金属层的多层的堆叠结构，所述种子层通过溅射工艺形成。
在一些实施例中，参考图8和图9，还包括：在形成所述通孔互连结构204后，在所述通孔互连结构204的上表面形成第一焊盘209。
所述第一焊盘209用于与外部的电路或芯片连接的接口。
所述第一焊盘209的材料为金属，所述金属可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。
在一些实施例中，在形成第一焊盘209时，还可以在所述基底200的正面上形成与基底200正面上的金属屏蔽层202连接的再布线金属层208，所述再布线金属层208与地23连接。
在一些实施例中，在形成金属屏蔽层202后，将所述基底200正面上的金属屏蔽层202通过位于所述基底200正面上的再布线金属层208与地23电连接的过程包括：在所述基底200的正面上形成覆盖所述电介质层203和通孔互连结构204上表面的顶部绝缘层205；在所述顶部绝缘层205和电介质层203中形成暴露出所述金属屏蔽层202的部分表面的第一开口206(参考图8)；在所述第一开口和部分顶部绝缘层205表面形成再布线金属层208(参考图9)，所述再布线金属层208与地电连接。
在一些实施例中，还包括：在形成所述第一开口206的同时，在所述顶部绝缘层205中形成暴露出所述通孔互连结构204上表面的第二开口20(参考图8)；在形成所述再布线金属层206的同时，在所述第二开口207中形成第一焊盘209(参考图8)。
在一些实施例中，参考图10，还包括：采用化学机械研磨工艺沿所述基底200的背面22去除部分厚度的基底200，在这个过程中，所述通孔互连结构204的下表面未暴露；接着采用刻蚀工艺继续去除部分厚度的所述基底200以及刻蚀孔底部表面的电介质层203，直至暴露出所述通孔互连结构204的下表面和部分侧壁表面，且未暴露所述金属屏蔽层202。需要说明的是，在其他实施例中，所述刻蚀孔底部表面的电介质层203也可以在后续采用化学机械研磨工艺平坦化所述底部绝缘层和通孔互连结构时去除。
参考图11，形成覆盖所述剩余的基底200表面以及所述通孔互连结构204的下表面和部分侧壁表面的底部绝缘层；采用化学机械研磨工艺平坦化所述底部绝缘层和通孔互连结构，直至剩余的所述底部绝缘层210和所述通孔互连结构204的表面齐平。
所述底部绝缘层210用于相邻通孔互连结构204以及基底200背面的隔离。
通过前述方法形成底部绝缘层210和通孔互连结构204时，平坦化所述通孔互连结构204之前，由于所述通孔互连结构204时凸出与所述基底200的背面，平坦化通孔互连结构204时，由于通孔互连结构204的周围为底部绝缘层210材料，因而可以防止通孔互连结构204中的金属原子扩散到基底200中。
参考图12，还包括：形成与所述通孔互连结构204的下表面连接的第二焊盘211。
所述第二焊盘211用于与外部的电路或芯片连接。
所述第二焊盘211的材料为金属，所述金属可以为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。
本申请一些实施例还提供了一种半导体结构，参考图12，包括：
基底200，所述基底200包括正面21和所述正面21相对的背面22；
贯穿所述基底200的至少一个通孔互连结构204；
位于所述通孔互连结构204的四周侧壁表面上以及所述基底200的正面上的金属屏蔽层202，所述金属屏蔽层202与地23电连接，且所述通孔互连结构204四周侧壁表面上的金属屏蔽层202的长度小于所述通孔互连结构204的深度；
位于所述金属屏蔽层202与所述通孔互连结构204之间的电介质层203，所述电介质层203还部分位于所述基底200的正面21上的所述金属屏蔽层202表面上。
在一些实施例中，还包括第一焊盘209和第二焊盘211，所述第一焊盘209位于所述基底200的正面21，所述第二焊盘211位于所述基底200的背面22，所述第一焊盘209与所述第二焊盘211通过所述通孔互连结构204连接。
在一些实施例中，还包括再布线金属层208，所述再布线金属层208位于所述基底200的正面21上，所述再布线金属层208与所述基底200正面上的金属屏蔽层202连接，所述再布线金属层208与地23电连接。
在一些实施例中，所述金属屏蔽层202与所述基底200之间还具有隔离介质层212。
在一些实施例中，所述金属屏蔽层202的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。
在一些实施例中，所述电介质层203的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的一种或几种。
需要说明的是，本实施例(半导体结构)与前述实施例(半导体结构的形成过程)中相同或相似结构的限定或描述，在本实施例中不再赘述，具体请参考前述实施例中相应部分的限定或描述。
综上所述，本申请的半导体结构及其形成方法，由于形成的金属屏蔽层位于初始刻蚀孔的侧壁表面上和所述基底正面上并且金属屏蔽层接地，即所述金属屏蔽层会环绕每一个刻蚀孔中形成的通孔互连结构，所述金属屏蔽层能较好的吸收和反射电磁信号，不仅可以抑制通孔互连结构传输的高频信号的辐射损耗，同时还可以抑制外界电磁场或电磁信号带来的耦合干扰。此外，金属屏蔽层位于初始刻蚀孔侧壁表面节省了空间。此外，由于所述金属屏蔽层不仅位于至少一个初始刻蚀孔的侧壁表面上还位于所述基底的正面上因而只需要通过一个位置或者很少的位置就可以将所述基底的正面上金属屏蔽层与地电连接。
本申请虽然已以较佳实施例公开如上，但其并不是用来限定本申请，任何本领域技术人员在不脱离本申请的精神和范围内，都可以利用上述揭示的方法和技术内容对本申请技术方案做出可能的变动和修改，因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本申请技术方案的保护范围。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括正面和所述正面相对的背面；
沿所述正面刻蚀所述基底，在所述基底中形成至少一个初始刻蚀孔，所述初始刻蚀孔具有第一深度；
在所述初始刻蚀孔的四周侧壁表面上以及所述基底的正面上形成与地电连接的金属屏蔽层；
继续刻蚀所述初始刻蚀孔至第二深度，形成刻蚀孔；
在所述刻蚀孔表面形成电介质层；
在形成所述电介质层后，在所述刻蚀孔中形成通孔互连结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述通孔互连结构后，在所述通孔互连结构的上表面形成第一焊盘。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述金属屏蔽层之前，在所述初始刻蚀孔的四周侧壁表面以及所述基底的正面形成隔离介质层。
4.如权利要求1或3所述的半导体结构的形成方法，其特征在于，还包括：沿所述基底的背面去除部分厚度的基底，所述通孔互连结构的下表面未暴露；继续去除部分厚度的所述基底，直至暴露出所述通孔互连结构的下表面和部分侧壁表面，且未暴露所述金属屏蔽层；形成覆盖所述剩余的基底表面以及所述通孔互连结构的下表面和部分侧壁表面的底部绝缘层；采用平坦化工艺处理所述底部绝缘层和通孔互连结构，直至剩余的所述底部绝缘层和所述通孔互连结构的表面齐平。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，还包括：形成与所述通孔互连结构的下表面连接的第二焊盘。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属屏蔽层与地电连接包括：在形成金属屏蔽层时，将所述基底正面上金属屏蔽层直接与接地线路连接；或者，在形成金属屏蔽层后，将所述基底正面上的金属屏蔽层通过位于所述基底正面上的再布线金属层与地电连接。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在形成金属屏蔽层后，将所述基底正面上的金属屏蔽层通过位于所述基底正面上的再布线金属层与地电连接的过程包括：在所述基底的正面上形成覆盖所述电介质层和通孔互连结构上表面的顶部绝缘层；在所述顶部绝缘层和电介质层中形成暴露出所述金属屏蔽层的部分表面的第一开口；在所述第一开口和部分顶部绝缘层表面形成再布线金属层，所述再布线金属层与地电连接。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一开口的同时，在所述顶部绝缘层中形成暴露出所述通孔互连结构上表面的第二开口；在形成所述再布线金属层的同时，在所述第二开口中形成第一焊盘。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属屏蔽层的形成过程为：在所述刻蚀孔的四周侧壁和底部表面以及所述基底的正面上形成金属屏蔽材料层；刻蚀去除所述刻蚀孔底部表面上的金属屏蔽材料层，保留所述刻蚀孔的四周侧壁和所述基底的正面上的金属屏蔽材料层，在所述刻蚀孔的四周侧壁表面以及所述基底的正面形成金属屏蔽层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二深度深于所述第一深度的范围为5-15微米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述通孔互连结构之前，在所述刻蚀孔的四周侧壁和底部表面以及所述电介质层的表面形成阻挡层和种子层；采用电镀工艺在所述种子层表面形成填充满所述刻蚀孔的通孔互连结构；形成通孔互连结构后，去除所述基底正面上的所述阻挡层和种子层。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括正面和所述正面相对的背面；
贯穿所述基底的至少一个通孔互连结构；
位于所述通孔互连结构的四周侧壁表面上以及所述基底的正面上的金属屏蔽层，所述金属屏蔽层与地电连接，且所述通孔互连结构四周侧壁表面的金属屏蔽层的长度小于所述通孔互连结构的深度；
位于所述金属屏蔽层与所述通孔互连结构之间的电介质层，所述电介质层还部分位于所述基底的正面上的所述金属屏蔽层表面上。
13.如权利要求12所述的半导体结构，其特征在于，还包括第一焊盘和第二焊盘，所述第一焊盘位于所述基底的正面，所述第二焊盘位于所述基底的背面，所述第一焊盘与所述第二焊盘通过所述通孔互连结构连接。
14.如权利要求13所述的半导体结构，其特征在于，还包括再布线金属层，所述再布线金属层位于所述基底的正面上，所述再布线金属层与所述金属屏蔽层连接，所述再布线金属层与地电连接。
15.如权利要求12所述的半导体结构，其特征在于，所述金属屏蔽层与所述基底之间还具有隔离介质层。
CN202211170382.3A 2022-09-23 2022-09-23 半导体结构及其形成方法 Pending CN117810205A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211170382.3A CN117810205A (zh) 2022-09-23 2022-09-23 半导体结构及其形成方法
PCT/CN2023/087996 WO2024060595A1 (zh) 2022-09-23 2023-04-13 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211170382.3A CN117810205A (zh) 2022-09-23 2022-09-23 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN117810205A true CN117810205A (zh) 2024-04-02

Family

ID=90418671

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211170382.3A Pending CN117810205A (zh) 2022-09-23 2022-09-23 半导体结构及其形成方法

Country Status (2)

Country Link
CN (1) CN117810205A (zh)
WO (1) WO2024060595A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US8227708B2 (en) * 2009-12-14 2012-07-24 Qualcomm Incorporated Via structure integrated in electronic substrate
CN102130042B (zh) * 2010-12-14 2013-06-26 北京大学 一种通孔互连结构的制作方法
JP5722814B2 (ja) * 2012-03-06 2015-05-27 日本電信電話株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2024060595A1 (zh) 2024-03-28

Similar Documents

Publication Publication Date Title
US10199273B2 (en) Method for forming semiconductor device with through silicon via
US20230378139A1 (en) 3DIC Interconnect Apparatus and Method
TWI541939B (zh) 半導體元件及其製造方法
US10840287B2 (en) 3DIC interconnect apparatus and method
US9263382B2 (en) Through substrate via structures and methods of forming the same
US8169059B2 (en) On-chip RF shields with through substrate conductors
US10978386B2 (en) Microelectronic devices with through-silicon vias and associated methods of manufacturing
US9214390B2 (en) Method for forming through-silicon via (TSV) with diffused isolation well
TWI550797B (zh) 半導體封裝結構及其形成方法
US9666507B2 (en) Through-substrate structure and method for fabricating the same
US20150303108A1 (en) Method for forming semiconductor device
CN110648976B (zh) 半导体器件和制造其的方法
WO2024060595A1 (zh) 半导体结构及其形成方法
CN112530899A (zh) 半导体器件及其制造方法
TWI546866B (zh) 半導體元件與製作方法
US11804459B2 (en) Semiconductor device and method of fabricating the same
US20230377885A1 (en) Semiconductor device and manufacturing method thereof
TW201401507A (zh) 半導體元件與其製作方法
EP4379795A1 (en) Semiconductor device having through-via structure
US20220165618A1 (en) 3d bonded semiconductor device and method of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination