KR20120098376A - 반도체 패키지 구조를 가공하는 방법 - Google Patents

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Abstract

활성 표면 및 상기 활성 표면 위에 형성된 복수의 도전 범프를 갖는 칩과, 언더필층이 상부에 형성된 베이스 기판을 제공하는 단계; 상기 언더필층에 상기 칩의 활성 표면을 부착하여, 상기 도전 범프가 상기 언더필층에 매립되는 단계; 상기 베이스 기판을 제거하여 상기 언더필층을 노출하는 단계; 및 상기 언더필층을 통하여 상기 칩을 패키지 기판에 접착하여, 상기 칩이 상기 도전 범프에 의해서 상기 패키지 기판에 전기적으로 연결되도록 하는 단계를 포함하는 반도체 패키지 구조를 가공하는 방법이 제공된다. 상기 언더필층이 상기 칩의 활성 표면에 먼저 부착되고, 언더필층이 상기 패키지 기판 위에 제공되기 때문에, 납땜 공정을 수행하는 단계가 필요하지 않고, 재료 비용이 절감되고, 가공 공정이 단순화되는 효과를 갖는다.

Description

반도체 패키지 구조를 가공하는 방법 {Method of Fabricating a semiconductor package structure}
본 발명은 반도체 디바이스를 가공하는 방법에 관한 것이다. 보다 구체적으로는 패키지 기판에 칩을 부착하는 반도체 패키지 구조를 가공하는 방법에 관한 것이다.
전자 산업의 눈 부신 발전에 따라서, 전자 제품은 저 프로파일, 작은 사이즈, 고 집적도, 다기능의 요구 사항을 만족하도록 디자인되고 있다. 고 집적화 및 소형화 등의 패키지 구조의 조립 요구를 만족하기 위해서, 볼 그리드 배열(Ball Grid Array: BGA)을 패키지 기판에 설치하는 것에 추가하여 패키지 형상은 와이어 본딩 패키지에서 플립-칩(Flip-Chip: FC) 패키지로 발전하고 있다. 이러한 종류의 패키지 구성에 의해서 금 도선이 공간을 점유하는 것을 방지하고, 전기적 동작을 향상시키면서 전체적으로 반도체 디바이스의 사이즈를 효과적으로 감소시킬 수 있게 되었다.
도 1a - 1c는 종래의 기술에 따른 플립-칩 패키지 구조를 가공하는 방법의 도식도이다. 도 1a에 설명되어 있는 바와 같이, 패드(120)를 표면에 갖는 패키지 기판(12)이 제공된다. 도 1b에 도시된 바와 같이, 활성 표면(10a) 및 활성 표면 (10a)의 반대편에 비활성 표면(10b)을 갖는 칩(10)이 제공된다. 활성 표면(10a)은 활성 표면(10a)상에 형성된 복수의 도전 범프(100)를 갖는다. 도전 범프(100)가 납땜 범프(11)에 의해서 패드(120)에 전기적으로 연결될 수 있도록 납땜 공정이 수행되어, 칩(10)이 패키지 기판(12) 위에 배치된다. 도 1c에 도시되어 있는 바와 같이, 언더필층(110)이 칩(10)의 활성 표면(10a)과 패키지 기판(12) 사이에 형성되어, 언더필층(110)이 납땜 범프(11)를 봉지하여 플립 칩 공정을 완료하게 한다.
그러나, 종래 기술에 따라서 플립 칩 패키지 구조를 가공하는 방법에 있어서는 납땜 공정 및 언더 필을 채우는 공정이 연속하여 수행되어야 한다. 그 결과 납땜 재료의 사용으로 재료 비용이 증가하게 되어 공정이 복잡하게 되는 문제점을 갖는다.
따라서, 이러한 문제점은 본 기술 분야에서 즉시 해결하지 않으면 안 되는 문제로 대두 되었다.
상기의 종래 기술의 문제점을 해결하기 위해서, 본 발명은, 활성 표면 및 상기 활성 표면 위에 형성된 복수의 도전 범프를 갖는 칩과, 언더필층이 상부에 형성된 베이스 기판을 제공하는 단계; 상기 언더필층에 상기 칩의 활성 표면을 부착하여, 상기 도전 범프가 상기 언더필층에 매립되는 단계; 상기 베이스 기판을 제거하여 상기 언더필층을 노출하는 단계; 및 상기 언더필층을 통하여 상기 칩을 패키지 기판에 접착하여, 상기 칩이 상기 도전 범프에 의해서 상기 패키지 기판에 전기적으로 연결되도록 하는 단계를 포함하는 반도체 패키지 구조를 가공하는 방법을 제공한다.
본 발명의 하나의 실시예에 있어서, 상기 베이스 구조는 필링(peeling) 공정에 의해서 제거된다. 상기 기판을 용이하게 필링하기 위해서, 상기 기판 및 상기 언더필층 사이의 결합력은 상기 칩의 활성 표면 및 상기 언더필층 사이의 결합력보다 작다.
본 발명의 하나의 실시예에 있어서, 상기 베이스 기판 및 상기 언더필층 사이에 이형층이 더 형성되어, 기판이 상기 언더필층으로부터 이형층을 필링함으로써 제거된다.
본 발명에 따른 방법에 있어서, 상기 언더필층이 상기 칩의 상기 활성 표면을 보호하고, 기판이 안정적인 지지 성능를 제공할 수 있으므로, 상기 칩의 상기 비활성 표면은 상기 베이스 기판을 제거하여 상기 언더필층을 노출하는 단계 전에,도 연마될 수 있다.
또한, 상기 칩이 상기 도전 범프에 의해서 상기 패키지 기판에 전기적으로 연결되도록 하는 단계는, 상기 도전성 범프가 상기 패키지 기판에 전기적으로 연결되도록 상기 언터필층을 가열하여 용해하는 단계; 및 상기 언더필층을 경화하는 단계를 포함한다. 아울러, 패키징 봉지체가 상기 칩을 봉지하도록 상기 패키지 기판 상에 더 형성될 수 있다.
본 발명의 반도체 패키지 구조를 가공하는 방법은 언더필층을 칩의 활성 표면에 먼저 부착하고 나서, 언더필층을 통하여 패키지 기판상에 칩을 부착한다. 선행기술과 대비하여, 본 발명은 납땜 공정을 수행하거나, 납땜 후에 언더필 층을 형성할 필요가 없을 뿐만 아니라, 공정 단계가 단순화되어 원료 비용이 감소하는 장점이 있다.
도 1a - 1c는 종래 기술에 따른 플립 칩 구조 기판 구조를 가공하는 방법을 설명하는 단면도이다; 그리고,
도 2a - 2e는 본 발명에 따른 반도체 패키지 구조를 가공하는 방법을 설명하는 단면도이다; 도 2ba 및 2da는 도 2b 및 도 2d의 다른 실시예이다.
본 발명에 개시되는 실시예는 본 발명의 구현하는 방법을 설명하기 위한 것이다. 본 발명의 상세한 설명의 개시에 의해서 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에 의해서 본 발명의 장점 및 효과는 용이하게 이해될 수 있다.
본 발명의 상세한 설명의 도면에 도시된 구조, 특성, 사이즈는 본 발명의 기술 분야의 당업자가 본 발명을 용이하게 이해할 수 있도록 작성되었으며, 본 발명의 상세한 설명의 개시와 연동하여 해석되어야 하며, 본 발명의 도면이 본 발명의 기술적 범위를 제한하기 위한 것으로 해석되어서는 안된다. 본 발명의 구조, 비례 관계, 또는 사이즈에 대한 변경은 본 발명에 의해서 얻어지는 효과 및 목적에 영향을 주지 않고 본 발명이 개시 내에 포함되는 것으로 해석된다.
도 2a - 2e 를 참조하여, 본 발명에 따른 반도체 패키지 구조를 가공하는 방법이 개시된다.
도 2a에 도시된 바와 같이, 활성 표면(20a) 및 상기 활성 표면(20a)의 반대편에 비활성 표면(20b)을 갖는 칩(20)이 제공되고, 활성 표면(20a)은 그 위에 복수의 도전 범프(200, conductive bumps)를 갖는다.
도 2b에 도시된 바와 같이, 표면 위에 형성된 언더필층(210)을 갖는 베이스 기판(21)이 제공된다. 칩(20)의 활성 표면(20a)은 도전 범프(200)가 언더필층(210)에 매립되도록 언더필층(210)에 부착된다. 본 발명의 하나의 실시예에 있어서는, 언더필층(210)은 비 도전성 필름(NCF, NAMICS CORPORATION)으로 형성될 수 있어, 연마 공정동안 도전 범프(200)가 연마되지 않도록 보호할 수 있다. 본 발명의 하나의 실시예에서, 베이스 기판(21) 및 언더필층(210) 사이의 결합력은 활성 표면(20a) 및 언더 필 층(210) 사이의 결합력보다 더 작다.
본 발명의 다른 실시예에 있어서는, 도 2ba에 도시된 바와 같이, 베이스 기판(21) 및 언더필층(210) 사이에 이형층(211, release layer)이 추가로 형성된다.
도 2c에 도시된 바와 같이, 칩(20)의 두께를 줄이기 위하여, 칩(20)의 비활성 표면(20b)이 점선 L-L까지 더 연마될 수 있다.
도 2d에 도시된 바와 같이, 베이스 구조(21) 및 언더필층(210) 사이의 결합력은 칩(20)의 활성 표면(20a) 및 언더필층(210) 사이의 결합력보다 더 작기 때문에, 기판(21)은 필링(peeling) 공정에서 제거되어, 언더필층(210)이 활성 표면(20a) 위에 부착되게 된다.
도 2da에 도시된 바와 같이, 제거 공정이 도 2ba에 도시된 구조로 수행되면, 베이스 기판(21)은 이형층(211)을 필링하는 것에 따라 제거된다.
도 2e에 도시된 바와 같이, 칩(20)은 언더필층(210)을 통하여 패키지 기판(22) 상에 탑재된다. 언더필층(210)이 가열되어 용해된 후에, 도전 범프(200)는 패키지 기판(22)과 접촉하고, 따라서, 패키지 기판(22)의 패드(220)에 전기적으로 연결된다. 그리고, 언더필층(22)이 경화되어, 언더필층(210)은 패키지 기판(22)에 접착되고, 칩(20)이 패키지 기판(22)에 고정된다. 본 발명의 실시예에 있어서, 패키징 봉지재(encapsulant)가 패키지 기판(22) 상에 추가로 형성되어 칩(20)을 봉지하게 된다.
본 발명에 따른 반도체 패키지 구조를 가공하는 방법은 칩(20)의 활성 표면(20a) 상에 언더필층(210)을 결합하고, 패키지 기판(22) 상에 언더필층(210)을 제공한다. 종래 기술과 대비하여, 본 발명은 납땜 공정을 수행하거나, 납땜 후에 언더필층을 형성할 필요가 없을 뿐만 아니라, 공정 단계가 단순화되어 원료 비용이 감소하는 장점이 있다.
본 발명의 실시예는 본 발명을 한정하기 위한 것이 아니고, 본 발명의 구성 및 효과를 예시적으로 설명하기 위한 것이다. 본 발명의 기술 분야의 당업자는 본 발명의 기술적 특징 및 범위를 벗어나지 않는 범위에서 본 발명의 상세한 설명에 기재된 실시예를 변형할 수 있다. 본 발명의 보호 범위는 본 발명의 청구 범위에 의해서 확정된다.
20 칩
20a 활성 표면
20B 비활성 표면
200 도전 범프
210 언더필층
211 이형층

Claims (7)

  1. 활성 표면 및 상기 활성 표면 위에 형성된 복수의 도전 범프를 갖는 칩과, 언더필층이 상부에 형성된 베이스 기판을 제공하는 단계;
    상기 언더필층에 상기 칩의 활성 표면을 부착하여, 상기 도전 범프가 상기 언더필층에 매립되는 단계;
    상기 베이스 기판을 제거하여 상기 언더필층을 노출하는 단계; 및
    상기 언더필층을 통하여 상기 칩을 패키지 기판에 접착하여, 상기 칩이 상기 도전 범프에 의해서 상기 패키지 기판에 전기적으로 연결되도록 하는 단계
    를 포함하는,
    반도체 패키지 구조를 가공하는 방법.
  2. 제1항에 있어서,
    상기 베이스 구조는 필링(peeling) 공정에 의해서 제거되는,
    반도체 패키지 구조를 가공하는 방법.
  3. 제2항에 있어서,
    상기 기판 및 상기 언더필층 사이의 결합력은 상기 칩의 활성 표면 및 상기 언더필층 사이의 결합력보다 작은,
    반도체 패키지 구조를 가공하는 방법.
  4. 제1항에 있어서,
    상기 베이스 기판 및 상기 언더필층 사이에 이형층을 형성하여 상기 언더필층으로부터 이형층을 필링하여 상기 베이스 기판을 제거하는 단계
    를 더 포함하는,
    반도체 패키지 구조를 가공하는 방법.
  5. 제1항에 있어서,
    상기 베이스 기판을 제거하여 상기 언더필층을 노출하는 단계 전에, 상기 활성층의 반대편에 있는 상기 칩의 비활성 표면을 연마하는 단계
    를 더 포함하는,
    반도체 패키지 구조를 가공하는 방법.
  6. 제1항에 있어서,
    상기 칩이 상기 도전 범프에 의해서 상기 패키지 기판에 전기적으로 연결되도록 하는 단계는,
    상기 도전성 범프가 상기 패키지 기판에 전기적으로 연결되도록 상기 언터필층을 가열하여 용해하는 단계; 및
    상기 언더필층을 경화하는 단계
    를 포함하는,
    반도체 패키지 구조를 가공하는 방법.
  7. 제1항에 있어서,
    상기 칩을 봉지하도록 상기 패키지 기판 상에 패키징 봉지재를 형성하는 단계
    를 포함하는,
    반도체 패키지 구조를 가공하는 방법.
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