KR20120090845A - 비휘발성 ｃｍｏｓ-호환 논리 회로 및 관련된 동작 방법 - Google Patents

비휘발성 ｃｍｏｓ-호환 논리 회로 및 관련된 동작 방법 Download PDF

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Abstract

강자성 소자들을 포함하는 논리 회로를 위한 장치 그리고 관련된 제조 및 동작 방법들이 제공된다. 예시적인 논리 회로는 제1 강자성 층을 구비한 제1 강자성 소자, 제2 강자성 층을 구비한 제2 강자성 소자, 상기 제1 강자성 소자에 결합된 트랜지스터를 포함한다. 제1 트랜지스터는 제1 강자성 소자를 통해 전류가 흐를 수 있게 하도록 구성된다. 상기 전류는 제1 강자성 층의 자화 방향에 영향을 주며, 상기 제1 강자성 층의 자화 방향은 다시 제2 강자성 층의 자화 방향에 영향을 준다.

Description

비휘발성 ＣＭＯＳ-호환 논리 회로 및 관련된 동작 방법{NONVOLATILE CMOS-COMPATIBLE LOGIC CIRCUITS AND RELATED OPERATING METHODS}
본 발명의 실시예들은 일반적으로 논리 연산들(logical operations)을 수행하기 위한 소자들에 관한 것이며, 보다 구체적으로는, 강자성 소자들(ferromagnetic elements)을 사용하여 논리 연산들을 수행하는 회로, 및 이러한 회로를 제조하고 동작시키는 관련된 방법들에 관한 것이다.
금속 산화 반도체 전계 효과 트랜지스터들(MOSFETs)과 같은 트랜지스터들은 대다수의 전자 디바이스들의 핵심 빌딩 블록이다. 예를 들어, NAND 게이트, NOR 게이트 등과 같은 논리 게이트들은 요구되는 논리 연산을 수행하도록된 다수의 트랜지스터들을 사용하여 구현될 수 있다. 그러나, 종래의 트랜지스터-기반 로직 게이트들은 휘발성이므로, 추가적인 메모리 소자들의 사용을 필요로 하거나 또는 논리 연산의 출력을 유지하기 위하여 트랜지스터들이 계속적으로 구동되는 것이 요구된다.
논리 회로를 위한 장치가 제공된다. 논리 회로는 제1 강자성 층을 구비한 제1 강자성 소자, 제2 강자성 층을 구비한 제2 강자성 소자, 및 상기 제1 강자성 소자에 결합된 트랜지스터를 포함한다. 제1 트랜지스터는 상기 제1 강자성 소자를 통해 전류가 흐를 수 있게 하도록 구성된다. 전류는 제1 강자성 층의 자화 방향에 영향을 주며, 상기 제1 강자성 층의 자화 방향은 다시 제2 강자성 층의 자화 방향에 영향을 준다.
또 다른 실시예에서, 입력 강자성 소자 및 출력 강자성 소자를 포함하는 논리 회로를 동작시키기 위한 방법이 제공된다. 본 방법은 입력 전류를 입력 강자성 소자를 통해 흐를 수 있게 하기 위하여 입력 강자성 소자에 결합된 입력 트랜지스터를 활성화함으로써 개시된다. 입력 전류는 입력 강자성 소자의 자화 방향에 영향을 주며, 이는 다시 출력 강자성 소자의 자화 방향에 영향을 준다. 본 방법은 출력 전류를 출력 강자성 소자를 통해 흐를 수 있게 하도록 출력 강자성 소자에 연결된 출력 트랜지스터를 활성화함으써 계속되며, 여기서 상기 출력 전류의 크기(magnitude)는 출력 강자성 소자의 자화 방향에 영향을 받는다. 본 방법은 출력 전류에 응답하여 출력 강자성 소자의 자화 방향을 결정하고, 그리고 출력 강자성 소자의 자화 방향에 근거하여 논리 회로에 대한 디지털 출력 값을 결정함으로써 계속된다.
또 다른 실시예에서, 논리 회로를 제조하기 위한 방법이 제공된다. 본 방법은 제1 강자성 층을 구비한 제1 강자성 소자를 형성하는 단계, 제2 강자성 층을 구비한 제2 강자성 소자를 형성하는 단계, 그리고 제1 강자성 소자에 결합된 트랜지스터를 형성하는 단계를 포함한다. 상기 트랜지스터는 상기 제1 강자성 소자를 통해 전류가 흐를 수 있게 하도록 구성된다. 제1 강자성 층의 자화 방향은 상기 전류에 의해 영향을 받으며, 여기서 제2 강자성 소자는 제1 강자성 층의 자화 방향이 제2 강자성 층의 자화 방향에 영향을 주게끔 제1 강자성 소자에 대해 정렬된다.
본 개요는 하기에서 더 자세히 설명되는 일군의 개념들을 간략화된 형태로 소개하기 위하여 제공되는 것이다. 본 요약은 본 발명의 키 피쳐 또는 핵심적인 피쳐들을 식별하기 위한 것이 아니며, 본 발명의 범주를 결정하는데 있어서 보조적인 수단으로서 사용되도록 의도된 것이다.
하기의 도면을 함께 고려하여 상세한 설명 및 특허청구범위를 참조함으로써 본 발명이 보다 완전히 이해될 것이다. 하기의 도면에서, 유사한 도면부호들은 도면들 전체에 걸쳐 유사한 구성요소들을 나타낸다.
도 1은 전자 시스템(electronic system)의 예시적인 실시예의 개략도이다.
도 2는 도 1의 전자 시스템과 함께 사용하기에 적합한 예시적인 제어 프로세스의 흐름도이다.
도 3은 하나 이상의 실시예들에 따라 도 1의 전자 시스템에서, 그리고/또는 도 2의 제어 프로세스에서 사용하기에 적합한 논리 회로의 예시적인 실시예의 개략도이다.
도 4는 하나 이상의 실시예들에 따라, 도 3의 논리 회로의 디지털 입력 값들의 가능한 조합들 및 입력 강자성 소자들의 자유층들에 대한 상기 조합들의 대응 자화 방향들, 그리고 출력 강자성 소자의 자유층에 대한 결과적인 자화 방향들을 도시하는 표(400)이다.
도 5는 도 1의 전자 시스템과 사용하기에 적합한 논리 회로 구조 및 예시적인 실시예들에서 상기 논리 회로 구조를 제조하기 위한 관련 방법들의 단면도이다.
하기의 상세한 설명은 그 특성상 단지 예시적인 것이며, 본 발명의 실시예들 또는 그러한 실시예들의 응용 및 사용을 제한하려 의도된 것이 아니다. 본 명세서에서, 표현 "예시적인"은 "예, 예시, 또는 설명으로서 기능하는"의 의미이다. 본 명세서에서 예시적인 것으로서 기술된 임의의 실시예가 반드시 다른 실시예들에 비해 선호되거나 유리한 것으로서 해석되어야하는 것은 아니다. 또한, 전술한 기술 분야, 배경 기술, 개요 또는 하기의 상세한 설명에서 제시되는 임의의 명시되거나 내재된 이론에 의해 본 발명을 제한하려하는 것은 아니다.
본 명세서에서 설명된 기법들 및 기술들은 강자성 소자들을 사용하여 논리 연산들(logical operations)을 수행하기 위하여 사용될 수 있다. 하기에서 더 자세히 설명될 바와 같이, 하나 이상의 입력 강자성 소자들이, 상기 입력 강자성 소자들의 자화 상태들이 출력 강자성 소자의 자화 상태에 영향을 주는 방식으로, 출력 강자성 소자에 대해 배열(arrange)된다. 각각의 입력 강자성 소자는, 입력 전류가 각각의 강자성 소자를 통해 흐를 수 있게 하도록 동작되는 트랜지스터에 결합되어, 그 강자성 소자를 논리 연산을 위한 특정 디지털 입력 값에 대응하는 자화 상태에 대해 구성하며, 여기서 출력 강자성 소자의 결과적인 자화 상태가 논리 연산의 디지털 출력 값을 표시한다. 출력 강자성 소자에 결합된 트랜지스터는, 전류가 출력 강자성 소자를 통해 흐를 수 있게 하도록 동작되며, 여기서 상기 전류의 크기(magnitude)는 출력 강자성 소자의 자화 상태에 의해 영향을 받고, 그리고 따라서, 논리 연산을 위한 디지털 출력값을 나타낸다. 강자성 소자들은 전력(electrical power)(또는 전류)이 없을 시에 그 자화 상태를 유지하므로, 본 명세서에서 설명된 강자성 논리 회로는 비휘발성이며, 전력을 소비함이 없이 논리 연산을 위한 디지털 출력 값을 유지할 수 있다.
도 1은, 논리 회로(102), 입력 전류 장치(input current arrangement)(104), 감지 장치(sensing arrangement)(106), 및 제어 모듈(108)을 포함(그러나, 이것들에 국한된 것은 아님)하는 논리 회로(102)를 동작시키기 위한 전자 시스템(100)의 예시적인 실시예를 도시한다. 도 1은 설명 및 묘사의 편이를 위한 전자 시스템(100)의 간략화된 표현으로 이해되어야 하며, 이해될 바와 같이, 실제의 실시예들은 추가의 기능 및 피쳐들을 제공하기 위하여 다른 디바이스들 및 컴포넌트들을 포함할 수 있고, 그리고/또는 전자 시스템(100)은 훨씬 더 큰 시스템의 일부 일 수 있다. 따라서, 비록 도 1이 회로 소자들 및/또는 단자들 사이의 직접적인 전기적 연결을 도시하나, 대안적인 실시예들은, 실질적으로 유사한 방식으로 기능하는 한편, 개재(intervening) 회로 소자들 및/또는 컴포넌트들을 사용할 수 있다.
예시적인 실시예에서, 논리 회로(102)는 입력 강자성 소자(110), 입력 트랜지스터(112), 출력 강자성 소자(114), 및 출력 트랜지스터(116)를 포함한다. 입력 강자성 소자(110)는 자기 터널 접합을 생성하기 위하여 절연층(124)에 의해 분리되는 강자성 층들(120, 122)의 쌍을 포함한다. 강자성 층들(120, 122)은 철, 코발트, 니켈, 등과 같은 강자성 금속 물질의 층으로서 실현되는 것이 바람직하며, 실시예에 따라, 강자성 층들(120, 122)은 동일한 또는 서로 다른 타입의 물질로된 것일 수 있다. 본 명세서에서 강자성 층들(120, 122)이 강자성 물질의 개별 층으로서 기술되나, 구체적인 실시예들에서, 각각의 강자성 층(120, 122)은, 특정 애플리케이션에서 요구되는 바와 같이 입력 강자성 소자(110)의 성능 및/또는 자기 특성들(magnetic properties)을 최적화하도록 선택된 서로 다른 강자성 금속 물질들의 서브층들로 구성될 수 있음을 알아야 한다. 입력 강자성 소자(110)의 제1 강자성 층(120)(본 명세서에서는 대안적으로 핀 층(pinned layer)으로 지칭됨)은 제2 강자성 층(122)보다 상대적으로 두껍고, 그리고 제1 강자성 층(120)이 입력 강자성 소자(110)의 세로 축(128)과 정렬되는 영구적인(permanent)(또는 고정된(fixed)) 자화 방향(126)을 가지게끔 자화된다. 절연층(124)은 강자성 층들(120, 122) 사이에 배치되는 산화 물질(예를 들어, 마그네슘 산화물, 알루미늄 산화물, 등)과 같은 유전체 물질로서 실현되며, 여기서 절연층(124)은 상대적으로 얇아서(예를 들어, 약 1 내지 2 나노미터 두께 범위 내의), 전자들(즉, 전류)이 절연층(124)을 통해 강자성 층들(120, 122) 사이에서 터널링할 수 있게 된다. 이와 관련하여, 제2 강자성 층(122)(여기에서 대안적으로 자유층으로 칭해짐)의 자화 방향은 강자성 층들(120, 122) 사이를 흐르는 터널 전류의 방향에 의해 영향을 받거나 또는 상기 방향에 의해 제어된다.
마찬가지로, 위에서 기술된 바와 같이, 출력 강자성 소자(114)는, 자기 터널 정션을 생성하기 위하여, 절연층(134)에 의해 분리된 강자성 층들(130, 132)의 쌍을 포함한다. 출력 강자성 소자(114)는 상기 출력 강자성 소자(114)의 자유층(132)의 자화 방향이 입력 강자성 소자(110)의 자유층(122)의 자화 방향에 의해 영향을 받게끔 입력 강자성 소자(110)에 관하여 배열된다. 이와 관련하여, 자유 층들(122, 132) 사이의 자기 결합(magnetic coupling)을 최대화하기 위하여 자유 층들(122, 132)이 동일 평면상에 있게끔(coplanar) 출력 강자성 소자(114)와 입력 강자성 소자(110)가 배열된다. 도시된 실시예에서, 강자성 소자들(110, 114)은 출력 강자성 소자(114)의 측면 축(lateral axis)(예를 들어, 세로 축(138)에 직교(orthogonal)인 출력 강자성 소자(114)의 기하학적 중심(geometric center)을 통한 선)이 입력 강자성 소자(110)의 측면축(예를 들어, 세로 축(128)에 직교인 입력 강자성 소자(110)의 기하학적 중심을 통한 선)과 동일선상에 있게끔 서로에 대해 배열된다. 출력 강자성 소자(114)는 입력 강자성 소자로부터 이격되어 있으며 출력 강자성 소자(114)의 세로 축(138)이 입력 강자성 소자(110)의 세로 축(128)에 실질적으로 평행으로 정렬되게끔 입력 강자성 소자에 관하여 배향(oriented)되어 있다. 하기에서 더 자세히 설명될 바와 같이, 자유층들(122, 132) 사이의 물리적 관계에 의해, 출력 강자성 소자(114)의 자유층(132)의 자화 방향이 입력 강자성 소자(110)의 자유층(122)의 자화 방향의 대향(opposite)(또는 자기적으로 역평행(magnetically antiparallel)) 방향이므로, 논리 회로(102)는 논리적 NOT 연산(또는 논리역(logical inversion)을 수행한다. 위에서 설명된 바와 같이, 입력 강자성 소자(110)의 핀 층(120)은, 상기 핀 층(120)이 입력 강자성 소자(110)의 세로 축(128)과 정렬되는 영구적인(또는 고정된) 자화 방향(128)을 가지게끔 자화되고, 출력 강자성 소자(114)의 핀 층(130)은 상기 핀 층(130)이 출력 강자성 소자(114)의 세로 축(138)과 정렬된 영구적인(또는 고정된) 자화 방향(136)을 가지게끔 자화된다. 도시된 실시예에서, 논리적 NOT(또는 논리역) 구현에 대해서, 출력 강자성 소자(114)의 핀 층(130)의 자화 방향(136)은 입력 강자성 소자(110)의 핀 층(120)의 자화 방향(126)과 동일하다(예를 들어, 자기적으로 평행 또는 동일하다).
예시적인 실시예에서, 출력 강자성 소자(114)는 핀 층(130)의 자화 방향(136)에 관한 자유층(132)의 자화 방향의 배향에 근거하여 고 임피던스 상태 또는 저 임피던스 상태를 보일 수 있는 쌍안정 저항성 스위칭 소자(bistable resistive switching element)로서 효과적으로 기능한다. 예를 들어, 자유층(132)의 자화 방향이 핀 층(130)의 자화 방향(136)에 대해 대향 방향(예를 들어, 자화 방향(136)에 자기적으로 역평행)에 있을 때, 출력 강자성 소자(114)의 임피던스는, 자유층(132)의 자화 방향이 핀 층(130)의 자화 방향(136)과 같은 방향(예를 들어, 자화 방향(136)에 자기적으로 평행)일 때의 출력 강자성 소자(114)의 임피던스 보다 크다. 하기에서 더 자세히 설명될 바와 같이, 논리 회로(102)의 동작 중에, 출력 강자성 소자(114)의 임피던스 상태는 논리 회로(102)의 디지털 출력값에 대응한다. 예를 들어, 고 임피던스 자화 상태는 논리 '0'에 대응할 수 있고 저 임피던스 자화 상태는 논리 '1'에 대응할 수 있으며, 여기서 출력 강자성 소자(114)의 임피던스 상태는, 자유층(122)의 자화 방향을 역전(inversion)시키거나 그렇지 않으면 변경하도록 입력 강자성 소자(110)를 통해 적절한 방향으로 입력 전류를 제공함으로써 변경될 수 있고, 그럼으로써 핀 층(130)의 자화 방향(136)과 관련하여 자유층(132)의 자화 방향을 역전 또는 변경시킨다.
예시적인 실시예에서, 입력 트랜지스터(112)는 입력 강자성 소자(110)에 결합되고, 입력 트랜지스터(112) 및 입력 강자성 소자(110)는 제1 기준 전압 노드(118) 및 제2 기준 전압 노드(119) 사이에 전기적으로 직렬로 구성되어 입력 트랜지스터(112)와 입력 강자성 소자(110)를 통해 전류가 직렬로 흐른다. 도 1에 도시된 실시예에서, 입력 강자성 소자(110)의 자유층(122)은 제1 기준 전압 노드(118)에 전기적으로 연결되고, 입력 강자성 소자(110)의 핀 층(120)은 입력 트랜지스터(112)의 드레인/소스 단자에 전기적으로 연결되며, 그리고 입력 트랜지스터(112)의 소스/드레인 단자는 논리 회로(102)에 대한 입력 노드(160)에 연결된다. 입력 노드(160)는 입력 전류 장치(104)를 통해 제2 기준 전압 노드(119)에 연결되고, 상기 입력 전류 장치(104)는 입력 노드(160)로/로부터 적절한 방향으로 흐르는 입력 전류를 제공하도록 동작하여, 논리 회로(102)에 의해 수행되는 논리 연산을 위한 요구되는 입력값에 대응하는 자화 상태에 대해 입력 강자성 소자(110)를 구성한다. 입력 트랜지스터(112)의 게이트 단자는 제어 모듈(108)에 연결되며, 여기서 상기 제어 모듈(108)은 입력 트랜지스터(112)를 통해 적절한 방향으로 입력 전류를 제공하도록 입력 트랜지스터(112) 및 입력 전류 장치(104)를 동작시키고, 이는, 다시, 입력 강자성 소자(110)를 통해 대응하는 터널 전류를 생성하여 자유층(122)의 자화 방향을 제어하거나 영향을 주고, 그리고 그럼으로써 출력 강자성 소자(114)의 자유층(132)의 자화 방향에 영향을 준다. 도시된 실시예에서, 제1 기준 전압 노드(118)는 전자 시스템(100)을 위한 양의(또는 공급) 기준 전압을 수신하도록 되어 있고 제2 기준 전압 노드(119)는 전자 시스템(100)을 위한 음의(또는 접지) 기준 전압을 수신하도록 되어 있으며, 입력 트랜지스터(112)는 N-타입 전계 효과 트랜지스터(예를 들어, NMOSFET)로서 실현되는바, 상기 N-타입 전계 효과 트랜지스터는 핀 층(120)에 전기적으로 연결된 드레인 단자 및 입력 전류 장치(104)를 통해 접지 기준 전압 노드(119)에 결합된 소스 단자를 가진다. 본 발명이 비록 여기에서 트랜지스터들(112)을 위한 N-타입(또는 N-채널) 디바이스 구현과 관련하여 기술되나, 본 발명은 N-타입 디바이스들로 제한되도록 의도된 것이 아니고 트랜지스터들(112, 116)을 위한 P-타입(또는 P-채널) 디바이스들을 사용하여 등가의 방식으로 구현될 수 있음이 이해되어야 한다.
유사한 방식으로, 출력 트랜지스터(116)가 출력 강자성 소자(114)에 결합되고, 출력 트랜지스터(116) 및 출력 강자성 소자(114)가 기준 전압 노드들(118, 119) 사이에 전기적으로 직렬로 구성되어, 출력 전류가 출력 트랜지스터(116)와 출력 강자성 소자(114)를 통해 직렬로 흐른다. 도 1에 도시된 실시예에서, 출력 강자성 소자(114)의 자유층(132)은 논리 회로(102)에 대한 출력 노드(140)에 전기적으로 연결되고, 출력 강자성 소자(114)의 핀 층(130)은 출력 트랜지스터(116)의 드레인/소스 단자에 전기적으로 연결되며, 그리고 출력 트랜지스터(116)의 소스/드레인 단자는 제2 기준 전압 노드(119)에 전기적으로 연결된다. 도시된 실시예에서, 출력 트랜지스터(116)는 핀 층(130)에 전기적으로 연결된 드레인 단자 및 접지 기준 전압 노드(119)에 전기적으로 연결된 소스 단자를 구비한 N-타입 전계 효과 트랜지스터로서 실현된다. 하기에서 더 자세히 기술될 바와 같이, 논리 회로(102)의 출력 노드(140)는 저항성 소자(142)를 통해 공급 기준 전압 노드(118)에 연결되고 출력 트랜지스터(116)의 게이트 단자는 제어 모듈(108)에 연결되며, 여기서 제어 모듈(108)은, 논리 회로(102)에 대한 출력 디지털 값을 식별하거나 그렇지 않다면 결정하기 위하여, 출력 트랜지스터(116)를 동작시켜, 출력 전류를 출력 트랜지스터(116), 출력 강자성 소자(114), 및 저항성 소자(142)를 통해 흐를 수 있게 한다. 강자성 소자들(110, 114)과 인터페이스하는 트랜지스터들(112, 116)로 인하여, 논리 회로(102)는 다른 CMOS 회로들 및/또는 CMOS 논리 게이트들과 호환된다. 추가적으로, 하기에서 더 자세히 설명될 바와 같이, 논리 회로(102)는 CMOS 제조 기법들을 사용하여 제조될 수 있다.
도시된 실시예에서, 입력 전류 장치(104)는 제1 방향으로 입력 전류를 제공하도록된 제1 전류 소스(150), 대향 방향으로 입력 전류를 제공하도록된 제2 전류 소스(152), 그리고 입력 전류 소스들(150, 152)과 논리 회로(102)의 입력 노드(160)에 있는 입력 트랜지스터(112) 사이에 결합된 스위칭 소자(154)를 포함한다. 예시적인 실시예에서, 각각의 전류 소스(150, 152)는 다른 입력 전류 소스(150, 152)에 의해 제공된 입력 전류와 실질적으로 동일한 크기를 가지지만 대향의 방향으로된 입력 전류를 제공하도록 되어있다. 입력 전류 소스들(150, 152)에 의해 제공된 입력 전류의 크기는 자유층(122)의 자화를 반전시키기에 필요한 최소 터널 전류(또는 스위칭 임계 전류)보다 크도록 선택된다. 스위칭 소자(154)는 입력 전류 소스들(150, 152) 중 하나를 입력 트랜지스터(112) 및/또는 입력 노드(160)에 선택적으로 결합하기 위하여 두 상태들 사이에서 토글 또는 스위칭될 수 있다. 하기에서 자세히 설명되는 바와 같이, 예시적인 실시예에서, 제어 모듈(108)이 입력 전류 장치(104)의 스위칭 소자(154)에 연결되고 스위칭 소자(154)를 동작시켜 요구되는 디지털 입력 값에 대응하는 적절한 방향으로 논리 회로(102)의 입력 노드(160)에 입력 전류를 제공하며, 그럼으로써 요구되는 디지털 입력 값에 대응하는 자화 상태에 대해 입력 강자성 소자(110)를 구성한다.
스위칭 소자(154)가 제1 상태에 있을 때, 제1 전류 소스(150)는 접지 기준 전압 노드(119)와 입력 노드(160) 사이에서 전기적으로 직렬로 구성되어 접지 기준 전압 노드(119)로부터 공급 기준 전압 노드(118)로의 방향으로 흐르는 입력 전류를 입력 트랜지스터(112)의 소스 단자에 제공한다. 이와 관련하여, 스위칭 소자(154)가 제1 상태에 있는 동안 입력 트랜지스터(112)가 턴 온되거나 활성화될 때, 입력 전류 소스(150)로부터의 입력 전류가 입력 트랜지스터(112)를 통해 흐르고 결과적으로 핀 층(120)으로부터 자유층(122)으로 입력 강자성 소자(110)를 통해 터널 전류가 흐르게 된다. 터널 전류가 핀 층(120)으로부터 자유층(122)으로 흐를 때, 핀 층(120) 내에 흐르는 전자들은 핀 층(120)의 고정된 자화 방향(126)에 의해 스핀 편극(spin polarized)되고, 자유층(122)에 흐르는 전자들에 스핀 토크를 가하여 자유층(122)의 자화 방향을 핀 층(120)의 자화 방향(126)과 같은 방향으로(또는 핀 층(120)의 자화 방향(126)에 자기적으로 평행으로) 정렬되게 한다. 역으로, 스위칭 소자(154)가 제2 상태에 있을 때, 제2 전류 소스(152)는 접지 기준 전압 노드(119)와 입력 노드(160) 사이에서 전기적으로 직렬로 구성되어, 입력 전류 소스(150)에 의해 제공되는 전류의 대향 방향으로 입력 전류(즉, 입력 노드(160)로부터 접지 기준 전압 노드(119)로의 입력 전류)를 제공한다. 스위칭 소자(154)가 제2 상태에 있는 동안 입력 트랜지스터(112)가 턴온되거나 활성화될 때, 입력 전류 소스(152)로부터의 입력 전류는 공급 기준 전압 노드(118)로부터 접지 기준 전압 노드(119)로의 방향으로 입력 트랜지스터(112)를 통해 흐르고, 결과적으로 입력 강자성 소자(110)를 통해 자유층(122)으로부터 핀 층(120)으로 터널 전류가 흐르게 한다. 터널 전류가 자유층(122)으로부터 핀 층(120)으로 흐를 때, 핀 층(120) 내의 스핀 편극된 전자들이 인터페이스에서 자유층(122)으로 다시 반사(reflect back)되고 자유층(122) 내에 흐르는 전자들에 스핀 토크를 가하여 자유 층(122)의 자화 방향을 핀 층(120)의 자화 방향(126)의 대향 방향으로(또는 핀 층(120)의 자화 방향(126)에 자기적으로 역평행하도록) 정렬되게 한다.
위에서 기술한 바와 같이, 출력 강자성 소자(114)의 실효 임피던스(effective impedance)는 그것의 자화 상태(예를 들어, 핀 층(130)의 자화 방향(136)에 관한 자유층(132)의 자화 방향의 배향)에 의해 영향을 받고, 감지 장치(106)는 출력 노드(140)에 연결되며, 출력 강자성 소자(114)의 임피던스 상태에 근거하여 논리 회로(102)에 의해 수행되는 논리 연산을 위한 디지털 출력값을 결정 또는 식별하도록 구성된다. 하기에서 더 자세히 설명될 바와 같이, 논리 회로(102)의 디지털 출력값은 저항성 소자(142), 출력 강자성 소자(114), 및 출력 트랜지스터(116)를 통해 전류가 흐를수 있도록 출력 트랜지스터(116)를 턴온 또는 활성화함으로써 식별되며, 여기서 출력 노드(140)에서의 전압의 크기는 출력 강자성 소자(114)의 임피던스 상태에 의해 영향을 받는다. 이와 관련하여, 감지 장치(106)는출력 노드에서 전압의 크기에 근거하여 출력 강자성 소자(114)의 임피던스 상태를 식별하도록 되어있으며, 그리고 그럼으로써 자유층(132)의 자화 방향을 결정하고 논리 회로(102)의 디지털 출력값으로서 출력 강자성 소자(114)의 자화 상태에 대응하는 디지털 값을 식별한다. 예를 들어, 감지 장치(106)는 출력 노드(140)에서의 전압을 선택된 임계 전압과 비교하도록 되어있는 비교기 또는 다른 적절한 비교 회로를 포함할 수 있으며, 여기서 상기 임계 전압은 출력 노드에서의 전압이 출력 강자성 소자(114)가 고 임피던스 자화 상태 때 임계 전압보다 크고 출력 강자성 소자(14)가 저 임피던스 자화 상태에 있을 때 임계 전압보다 작게끔 선택된 것이다. 예시적인 실시예에서, 저항성 소자(142)의 저항은, 저항성 소자(142), 출력 강자성 소자(114), 및 (출력 트랜지스터(116)이 턴온 상태일때) 출력 트랜지스터(116)를 통해 흐르는 출력 전류의 크기가 자유층(132)의 자화를 역전시키기에 필요한 최소 전류에 도달하지 못하거나 상기 최소 전류를 초과하지 않아 자유 층(132)의 자화 방향이 변경되지 않게끔 선택된다.
예시적인 실시예에서, 제어 모듈(108)은 일반적으로 하드웨어, 프로세싱 로직, 회로; 및/또는 트랜지스터들(112, 116) 및 입력 전류 장치(104)의 스위칭 소자(154)를 동작시켜 적절한 디지털 입력 값들을 논리 회로(102)에 제공하고 그리고/또는 논리 회로(102) 및/또는 감지 장치(106)로부터 디지털 출력 값들을 획득하고 그리고 하기에서 더 자세히 설명된 전지 시스템(100)의 동작과 관련된 추가적인 태스크들 및/또는 기능들을 수행하도록 되어 있는 전자 시스템(100)의 다른 컴포넌트들을 나타낸다. 실시예에 따라, 제어 모듈(108)은, 본 명세서에 기술된 기능들을 수행하도록 설계된 범용 프로세서, 마이크로프로세서, 마이크로제어기, 컨텐츠 어드레스가능 메모리, 디지털 신호 처리기, 필드 프로그램가능 게이트 어레이, 임의의 적절한 프로그램가능 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 이것들의 임의의 조합으로 구현 또는 실현될 수 있다. 이와 관련하여, 여기에 개시된 실시예들에 관해 기술된 임의의 방법 또는 알고리즘의 단계들이 하드웨어, 펌웨어, 제어 모듈(108)에 의해 실행되는 소프트웨어 모듈, 또는 임의의 실질적인 조합에서 직접 구현될 수 있다.
도 1은 설명 및 묘사의 편이를 위한 단지 하나의 논리 회로(102)를 포함하는 전자 시스템(100)의 개략적인 대표도이나, 실제로는, 요구되는 기능을 구현하기 위하여 많은 논리 회로들이 상호연결될 수 있음을 알아야 한다. 이와 관련하여, 실제 실시예들에서, 전자 시스템의 주변 컴포넌트들(예를 들어, 입력 전류 장치(104), 감지 장치, 및/또는 제어 모듈(108))은, 오버헤드를 줄이기 위하여 복수의 논리 회로들에 걸쳐 수정 및 공유될 수 있다.
이제 도 2를 참조하면, 예시적인 실시예에서, 전자 시스템은 제어 프로세스(200) 및 추가적인 태스크들, 기능들, 및 하기에서 설명된 동작들을 수행하도록 구성될 수 있다. 다양한 태스크들이 소프트웨어, 하드웨어, 펌웨어, 또는 이것들의 임의의 조합에 의해 수행될 수 있다. 예시적인 목적을 위하여, 하기의 설명은 도 1과 관련하여 위에서 언급된 요소들을 참조로 한다. 실제로, 태스크들, 기능들, 및 연산들은, 논리 회로(102), 입력 전류 장치(104), 감지 장치(106), 제어 모듈(108), 입력 트랜지스터(112), 출력 트랜지스터(116), 및/또는 스위칭 소자(154)와 같은 설명된 시스템의 다른 요소들에 의해 수행될 수 있다. 추가적인 또는 대안적인 임의의 수의 태스크들이 포함될 수 있고, 여기에서 설명되지 않은 추가적인 기능을 가지는 더 종합적인 절차 또는 과정에 통합될 수 있음이 이해되어야 한다.
도 1을 계속 참조하면서 도 2를 참조하면, 제어 프로세스(200)는 요구되는 디지털 입력 값에 대해 입력 전류 장치를 구성함으로써 초기화되거나 시작된다(태스크(202)). 이와 관련하여, 제어 모듈(108)은 논리 회로(102)에 제공될 디지털 입력 값을 식별 또는 결정하고 요구되는 디지털 입력 값에 대응하는 방향으로 논리 회로(102)의 입력 노드(160)에 입력 전류를 제공하도록 입력 전류 장치(104)의 스위칭 소자를 구성한다. 예를 들어, 출력 강자성 소자(114)의 고 임피던스 자화 상태가 논리 '0'에 대응하고 출력 강자성 소자(114)의 저 임피던스 자화 상태가 논리 '1'에 대응할 때, 제1 입력 전류 소스로부터의, 핀 층(120)으로부터 자유층(122)으로의 방향인 입력 전류는 논리 '1' 입력 값에 대응하고, 제2 입력 전류 소스(152)로부터의, 자유층(122)으로부터 핀 층(120)으로의 방향의 입력 전류는 논리 '0' 입력 값에 대응한다. 이와 관련하여, 논리 '1'의 요구되는 디지털 입력 값을 식별함에 응답하여, 제어 모듈(108)은 제1 입력 전류 소스(150)을 입력 노드(160)에 결합하도록 스위칭 소자(154)를 동작시키고, 그리고 역으로, 논리 '0'의 요구되는 디지털 입력 값을 식별함에 응답하여, 제어 모듈(108)은 제2 입력 전류 소스(152)를 입력 노드(160)에 결합하도록 스위칭 소자(154)를 동작시킨다.
예시적인 실시예에서, 입력 강자성 소자를 통해 선택된 입력 전류가 흐를 수 있도록 입력 트랜지스터를 활성화하거나 턴온함으로써 제어 프로세스(200)가 계속된다(태스크 (204)). 이와 관련하여, 적절한 입력 전류 소스(150, 512)를 입력 노드(160)에 결합하도록 스위칭 소자(154)를 동작시킨 후, 제어 모듈(108)은 입력 트랜지스터(112)의 게이트 단자에 전압을 가하거나 또는 공급하여 입력 트랜지스터(112)를 턴온 또는 활성화하고 입력 전류가 선택된 입력 전류 소스(150, 152)로부터 입력 트랜지스터(112) 및 입력 강자성 소자(110)를 통해 흐를 수 있게 한다.예시적인 실시예에서, 제어 모듈(108)은 입력 노드(160)에 제공되는 선택된 입력 전류에 응답하여 자유층(122)의 자화 방향을 특정 방향(예를 들어, 자화 방향(126)과 자기적으로 평행하거나 자기적으로 역평행인 방향)으로 안정(settle)시키는데 요구되는 최소 시간양보다 크거나 상기 최소 시간양과 동일한 시간양 동안 전압을 제공한다. 입력 트랜지스터(112)가 요구되는 시간양 동안 턴온된 후, 전류가 입력 트랜지스터(112)를 통해 흐르는 것을 방지하기 위하여, 제어 모듈(108)은 입력 트랜지스터(112)의 게이트 단자로부터의 전압을 제거(또는 입력 트랜지스터(112)의 게이트 단자에 다른 전압을 인가)하여 입력 트랜지스터(112)를 턴오프 또는 비활성화(deactivate)한다.
위에서 기술된 바와 같이, 제1 입력 전류 소스(150)로부터의 논리 '1' 입력 값을 나타내는(inticative) 입력 전류가 입력 노드(160)에 제공될 때, 입력 전류는 핀 층(120)으로부터 자유층(122)으로 입력 강자성 소자(110)를 통해 흐르며, 그럼으로써 자유층(122)의 자화 방향이 핀 층(120)의 자화 방향(126)에 자기적으로 평행(또는 동일)하게 정렬되게 하여, 결과적으로 입력 강자성 소자(110)가 저 임피던스 자화 상태가 되게 한다. 자유 층들(122, 132) 사이의 물리적 관계로 인하여, 입력 강자성 소자(110)가 자화 방향(126)과 동일한 방향의 자유 층(122)의 자화 방향으로 저 임피던스 자화 상태에 있을 때, 입력 강자성 소자(110)의 자유층(122)으로부터의 가장자리 자기장(fringing magnetic fields)이 출력 강자성 소자(114)의 자유층(132)과 상호작용하여, 자유층(132)의 자화 방향이 대향 방향, 즉, 자화 방향(126, 136)에 대향인 방향(또는 자기적으로 역평행)으로 정렬되게 하여, 결과적으로 출력 강자성 소자(114)가 고 임피던스 자화 상태(또는 논리 '0')로 스위칭되게 한다. 역으로, 제2 입력 전류 소스(152)로부터 논리 '0' 입력 값을 나타내는 입력 전류가 입력 노드(160)에 제공될 때, 입력 전류는 자유층(122)으로부터 핀 층(120)으로 입력 강자성 소자(110)를 통해 흐르고, 그럼으로써 자유층(122)의 자화 방향이 핀 층(120)의 자화 방향(126)에 자기적으로 역평행으로 정렬되게 하여, 결과적으로 입력 강자성 소자(110)가 고 임피던스 자화 상태에 있게 한다. 입력 강자성 소자(110)가 자화 방향(126)에 대향인 방향으로 자유층(122)의 자화 방향으로 고 임피던스 자화 상태에 있을 때, 자유층(122)으로부터의 가장자리 자기장이 자유층(132)과 상호작용하여 자유층(132)의 자화 방향을 자유층(122)의 자화 방향에 대향인 방향(즉, 자화 방향(126, 136)과 동일 방향(또는 자기적으로 평행))으로 정렬되게 하며, 결과적으로 출력 강자성 소자(114)가 저 임피던스 자화 상태(또는 논리 '1')로 스위칭된다.
예시적인 실시예에서, 요구되는 디지털 입력 값에 대해 입력 강자성 소자를 구성하도록 입력 트랜지스터를 동작시킨 후, 출력 강자성 소자를 통해 출력 전류가 흐를 수 있도록 출력 트랜지스터를 활성화 또는 턴온하고 논리 회로로부터의 디지털 출력 값을 얻음(태스크 206, 208)으로써 제어 프로세스(200)가 계속된다. 이와 관련하여, 논리 회로(102)에 의해 수행되는 논리 연산의 결과를 얻기 위하여, 입력 트랜지스터(112)가 턴오프 또는 비활성화된 후 임의의 시점에, 제어 모듈(108)이 출력 트랜지스터(116)의 게이트 단자에 전압을 인가 또는 제공하여 출력 트랜지스터(116)를 턴온 또는 활성화하고 저항성 소자(142) 및 출력 강자성 소자(114)를 통해 기준 전압 노드들(118, 119) 사이에 전류가 흐를 수 있게 한다. 출력 노드(140)에서의 전압은 기준 전압 노드들(118, 119) 사이를 흐르는 전류에 응답하여 변경되며, 여기서 출력 노드(140)에서의 전압의 크기는 자유층(132)의 자화 방향에 의해 지시되는 출력 강자성 소자(114)의 실효 임피던스에 의해 영향 받는다. 위에서 기술한 바와 같이, 감지 장치(106)는 출력 노드(140)에 연결되고 출력 노드(140)의 전압에 근거하여 자화 상태(또는 자유층(132)의 자화 방향)을 결정 또는 식별하며, 그럼으로써 논리 회로(102)를 통해 디지털 출력값을 식별한다. 이와 관련하여, 출력 노드(140)에서의 전압이 임계 전압보다 크면, 감지 장치(106)가, 출력 강자성 소자(114)가 고 임피던스 자화 상태에 있음을 식별 또는 결정하고 그럼으로써 논리 회로(102)에 대한 디지털 출력 값으로서 논리 '0'을 식별한다. 대안적으로, 출력 노드(140)에서의 전압이 임계 전압보다 작을 때, 감지 장치(106)는 출력 강자성 소자(114)가 저 임피던스 자화 상태에 있음을 식별 또는 결정하고 그럼으로써 논리 회로(102)를 위한 디지털 출력 값으로서 논리 '1'을 식별한다. 출력 트랜지스터(116)를 활성화시킨 후, 제어 모듈(108)은 감지 장치(106)로부터의 논리 회로(102)에 대한 디지털 출력 값을 획득하고, 후속적으로 출력 트랜지스터(116)를 비활성화 또는 턴오프하여 기준 전압 노드들(118, 119) 사이의 출력 트랜지스터(116)를 통해 전류가 흐르는 것을 방지한다.
도 3은 다수결 함수 논리 연산(majority function logical operation)을 수행하도록 된 논리 회로(300)의 예시적인 실시예를 도시한다. 논리 회로(300)의 도시된 실시예는, 복수의 입력 강자성 소자들(302, 304, 306), 출력 강자성 소자(308), 복수의 입력 트랜지스터들(312, 314, 316), 및 출력 트랜지스터(318)를 포함한다(그러나, 이것들로 제한되는 것은 아님). 도 3의 구성요소는 도 1과 관련하여 위에서 기술된 대응 구성요소들과 동일하며, 이 공통 구성요소들에 대한 설명은 도 3과 관련해서는 여기에서 불필요하게 중복되지 않을 것이다. 설명과 묘사의 편이를 위하여 도 3은 다수결 함수(majarity function) 논리 회로(300)의 간략화된 표현임이 이해되어야 하며, 실제적인 실시예들은 추가적인 기능들 및 피쳐들을 제공하기 위하여 다른 디바이스들 및 컴포넌트들을 포함할 수 있고, 그리고/또는 이해될 바와 같이, 논리 회로(300)은 훨씬 더 큰 전자 시스템의 부분일 수 있다. 따라서, 도 3이 회로 소자들 및/또는 단자들 사이의 직접적인 전기적 연결들을 도시한다하더라도, 대안적인 실시예들은 실질적으로 유사한 방식으로 기능하면서 개재 회로 소자들 및/또는 컴포넌트들을 사용할 수 있다. 이와 관련하여, 도 3의 논리 회로(300)는 세개의 입력들에 근거하여 다수결 함수를 수행하도록 되어있으나, 본 발명은 임의의 특정 수의 입력들로 제한되도록 의도된 것이 아니고, 논리 회로(300)는 임의의 개수의 입력들에 근거하여 다수결 함수를 수행하도록 수정될 수 있다.
도시된 실시예에서, 강자성 소자들(302, 304, 306, 308)은, 입력 강자성 소자들(302, 304, 306)의 자유 층들(322, 332, 342)과 출력 강자성 소자(308)의 자유 층(352) 사이에서 자기 결합을 최대화하기 위하여 상기 강자성 소자들의 자유 층들(322, 332, 342, 352)이 동일 평면상에 있게끔 배열된다. 이와 관련하여, 하기에서 더 자세히 설명될 바와 같이, 출력 강자성 소자(308)의 자유층(352)의 자화 방향은, 상기 출력 강자성 소자(308)의 자유층(352)의 자화 방향이 논리 회로(300)에 제공되는 디지털 입력 값들의 과반수에 해당하는 값(majority)을 반영하게끔, 입력 강자성 소자들(302, 304, 306)의 자유층들(322, 332, 342)의 자화 방향들에 영향을 받는다. 도시된 바와 같이, 출력 강자성 소자(308)는 입력 강자성 소자들(304, 306)의 쌍 사이에 배치되며, 여기서 강자성 소자들(304, 306, 308)은 입력 강자성 소자들(304, 306)의 세로 축들이 출력 강자성 소자(308)의 세로 축과 동일 선상에 있게끔 서로에 대해 이격되어 있고 정렬되어 있다. 도 1의 강자성 소자들(110, 114)과 관련하여 기술된것과 유사한 방식으로, 다른 입력 강자성 소자(302)는, 출력 강자성 소자(308)에 관하여, 상기 출력 강자성 소자(308)로부터 이격되어 있고 입력 강자성 소자(302)의 세로 축이 출력 강자성 소자(308)의 세로 축에 실질적으로 평행이고 입력 강자성 소자(302)의 측면 축이 출력 강자성 소자(308)의 측면 축과 동일선상에 있게끔 배열된다. 도시된 실시예에서, 입력 강자성 소자(302)는 그것의 핀 층(320)이 나머지 강자성 소자들(304, 306, 308)의 자화 방향(336, 346, 356)에 대향(역평행)인 방향으로 세로 축이 정렬된 영구적인 자화 방향(326)을 가지게끔 자화된다.
예시적인 실시예에서, 각각의 입력 강자성 소자(302, 304, 306)는 도 1과 관련하여 위에서 설명된 것과 유사한 방식으로 각각의 입력 트랜지스터(312, 314, 316)를 통해 대응 입력 노드(362, 364, 366)에 연결된다. 이와 관련하여, 제1 소자(302)의 핀 층(320)은 제1 입력 트랜지스터(312)의 드레인(또는 소스) 단자에 연결되고 제1 입력 트랜지스터(312)의 소스(또는 드레인 단자)는 제1 입력 노드(362)에 연결되며, 제2 강자성 소자(304)의 핀 층(330)은 제2 입력 트랜지스터(314)의 드레인(또는 소스) 단자에 연결되고 제2 입력 트랜지스터(314)의 소스(또는 드레인 단자)는 제2 입력 노드(364)에 연결되고, 그리고 제3 강자성 소자(306)의 핀 층(340)은 제3 입력 트랜지스터(316)의 드레인(또는 소스) 단자에 연결되며 제3 입력 트랜지스터(316)의 소스(또는 드레인 단자)는 제3 입력 노드(366)에 연결된다. 각각의 입력 노드(362, 364, 366)는 각각의 입력 전류 장치에 연결되며, 여기서 각각의 입력 전류 장치는 논리 회로(300)를 위한 각각의 디지털 입력 값에 대응하는 자화 상태를 반영하도록 각각의 입력 강자성 소자(302, 304, 306)를 구성하기 위하여 각각의 입력 강자성 소자(302, 304, 306)의 강자성 층들에 관하여 적절한 방향으로 흐르는 입력전류를 각각의 입력 노드(362, 364, 366)에 제공하도록 동작한다.
도 1-2와 관련하여 위에서 기술된 것과 유사한 방식으로, 출력 강자성 소자(308)는 입력 강자성 소자들(302, 304, 306)에 제공된 디지털 입력 값들의 과반수에 해당하는 값(majority)에 근거하여 저 임피던스 자화 상태 또는 고 임피던스 자화 상태를 보일 수 있는 쌍안정 저항성 스위칭 소자로서 효과적으로 기능한다. 예를 들어, 입력 트랜지스터(312)가 턴온인 동안 제1 입력 노드(362)에 제공되는 논리 '1' 디지털 입력 값(예를 들어, 핀 층(320)으로부터 자유층(322)으로 흐르는 전류)은 결과적으로 자유층(322)의 자화방향을 핀 층(320)의 자화 방향(326)과 동일한 방향이 되게 한다. 자유층(322)으로부터의 가장자리 자기장은 출력 강자성 소자(308)의 자유층(352)와 상호작용하여, 자유층(352)의 자화 방향이 대향 방향(즉, 자화 방향(356)과 동일한 방향(또는 자기적으로 평행)이고 자화 방향(326)에 대향(또는 역평행)인 방향)으로 흐르는 경향이 되게 한다. 동시에, 제2 입력 트랜지스터(314)가 턴온인 동안 제2 입력 노드(364)에 제공된 논리 '1' 디지털 입력 값(예를 들어, 핀 층(330)으로부터 자유층(332)로 흐르는 전류)은 결과적으로 자유층(332)의 자화 방향을 핀 층(330)의 자화 방향(336)과 동일한 방향이 되게 한다. 자유층(332)으로부터의 가장자리 자기장은 출력 강자성 소자(308)의 자유층(352)과 상호작용하여 자유층(352)의 자화 방향이 동일 방향(즉, 자화 방향(336, 356)과 동일한 방향(또는 자기적으로 평행)이고 자화 방향(326)의 대향 방향(또는 자기적으로 역평행)로 흐르는 경향이 되게 한다. 역으로, 제2 입력 노드(364)에 제공된 논리 '0' 디지털 입력 값(예를 들어, 자유층(332)으로부터 핀 층(330)으로 흐르는 전류)은 결과적으로 자유층(332)의 자화 방향이 자화 방향(336)의 대향 방향(또는 자기적으로 역평행)이 되게 하고, 이는 다시, 자유층(352)의 자화 방향이 자화 방향들(336, 356)의 대향 방향(또는 자기적으로 역평행)으로 흐르는 경향이 되게 한다. 이러한 방식으로, 입력 강자성 소자들(302, 304)가 동일한 자화 상태를 가질 때(예를 들어, 입력 노드들(362, 364)에 제공된 디지털 입력 값들이 동일할 때), 자유층(332)으로부터의 가장자리 전자기장(fringing fields)이 자유층(322)으로부터의 가장자리 전자기장을 강화(reinforce)하고, 입력 강자성 소자들(302, 304)이 반대의 자화 상태(opposite magnetization state)를 가질 때(예를 들어, 입력 노드들(362, 364)에 제공된 디지털 입력 값들이 서로 다를 때) 자유층(332)으로부터의 가장자리 전자기장은 자유층(322)으로부터의 가장자리 전자기장을 저지(oppose)한다. 마찬가지로, 제3 입력 노드(366)에 제공된 디지털 입력 값이 제1 입력 노드(362) 및/또는 제2 입력 노드(364)에 제공된 디지털 입력 값과 동일할 때, 제3 강자성 소자(306)의 자유 층(342)으로부터의 가장자리 전자기장은 제1 소자(302)의 자유 층(322) 및/또는 제2 강자성 소자(304)의 자유층(332)의 가장자리 전자기장을 강화하며, 제3 입력 노드(366)에 제공된 디지털 입력 값이 제1 입력 노드(362) 및/또는 제2 입력 노드(364)에 제공된 디지털 입력 값과 다를 때 자유 층(342)으로부터의 가장자리 전자기장은 자유층(322) 및/또는 자유층(332)의 가장자리 전자기장을 저지한다.
따라서, 입력 강자성 소자들(302, 304, 306)의 물리적 배열 및 그것들 각각의 핀 층 자화 방향(322, 336, 346)에 의해, 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 다수(majority)가 논리 '1'에 대응할 때, 자유층(352)의 자화 방향은 출력 강자성 소자(308)의 핀 층(350)의 자화 방향(356)과 동일한 방향(또는 자기적으로 평행)으로 흐르는 경향이 있다. 자유층(352)의 자화 방향이 핀 층(350)의 자화 방향(356)과 동일한 방향일 때, 출력 강자성 소자(308)는 저 임피던스 자화 상태에 있고, 그럼으로써 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수가 논리 '1'이었음을 반영하는 논리 '1'이 표시된다. 역으로, 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수가 논리 '0'에 대응될 때, 자유층(352)의 자화 방향은 자화 방향(356)에 대향인 방향(또는 자기적으로 역평행)으로흐르는 경향이 있다. 자유층(352)의 자화 방향이 핀 층(350)의 자화 방향(356)과 대향인 방향에 있을 때, 출력 강자성 소자(308)는 고 임피던스 자화 상태에 있고, 그럼으로써 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수가 논리 '0'이었음을 반영하는 논리'0'이 표시된다.
도 4는 입력 강자성 소자 자유 층들(322, 332, 342)의 자화 방향들 및 논리 회로(300)에 제공되는 디지털 입력 값들의 가능한 조합들에 대한 출력 강자성 소자(308)의 자유층(352)의 결과적인 자화 방향을 보여주는 표(400)를 도시한다. 입력 조합 A에 의해 도시된 바와 같이, 논리 '0' 디지털 입력 값들이 입력 노드들(362, 364, 366)에 제공될 때, 자유층(322)의 자화 방향은 핀 층(350)의 자화 방향(356)과 동일한 방향(또는 자기적으로 평행)이고 자유층들(332, 342)의 자화 방향은 핀 층(350)의 자화 방향(356)과 대향의 방향(opposite direction)(또는 자기적으로 평행)이다. 자유층들(322, 332, 342)로부터의 가장자리 자기장은 출력 강자성 소자(308)의 자유층(352)과 상호작용하여 자유층(352)의 자화 방향이 핀 층(350)의 자화 방향(356)에 대향하는 방향(또는 자기적으로 역평행)이 되게 하고, 결과적으로 출력 강자성 소자(308)가 고 임피던스 자화 상태에 있게하며, 그럼으로써 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수(majority)가 논리 '0'이었음을 반영하는 논리 '0'을 표시한다. B 내지 D의 입력 조합에 의해 도시된 바와 같이, 논리 '0' 디지털 입력 값들이 입력 노드들(362, 364, 366) 중 두개에 제공될 때, 자유층들(322, 332, 342)의 자화 방향들은 출력 강자성 소자(308)의 자유층(362)와 상호작용하여 자유층(352)의 자화 방향이 핀 층(350)의 자화 방향(356)에 대향인 방향(또는 자기적으로 역평행)이 되게 하며, 그럼으로써 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수가 논리 '0'이었음을 표시한다. 입력 조합 E 내지 H에 의해 도시된 바와 같이, 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수(majority)가 논리 '1'에 대응하면, 자유층들(322, 332, 342)의 자화 방향은 출력 강자성 소자(308)의 자유 층(352)과 상호작용하여, 자유 층(352)의 자화 방향이 핀 층(350)의 자화 방향(356)과 동일한 방향(또는 자기적으로 평행)으로 정렬되게 하고, 결과적으로 출력 강자성 소자(308)가 저 임피던스 자화 상태에 있게하며, 그럼으로써 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수가 논리 '1'이었음을 반영하는 논리 '1'을 표시한다. 이와 관련하여, 자유층(352)의 자화 방향 및/또는 출력 강자성 소자(308)의 임피던스 상태는 입력 노드들(362, 364, 366)에 제공된 디지털 입력 값들의 과반수에 대응한다.
이제 도 1-3을 참조로, 위에서 기술된 바와 같이, 도 3의 논리 회로(300)가 도 1의 제어 모듈(108)과 유사한 제어 모듈 및/또는 도 2의 제어 프로세스(200)와 유사한 제어 프로세스를 사용하여 활용되어, 상기 논리 회로(300)의 동작을 인에이블할 수 있다. 이와 관련하여, 제어 모듈은 요구되는 디지털 입력 값들에 대응하는 적절한 방향으로 입력 전류를 제공하기 위하여 입력 노드들(362, 364, 366)에 결합된 전류 장치들을 동작시킬 수 있고, 그리고 입력 트랜지스터들(312, 314, 316)의 게이트 단자들에 전압을 제공하여 입력 트랜지스터들(312, 314, 316)를 턴온하여, 상기 입력 전류가 입력 강자성 소자들(302, 304, 306)를 통해 터널 전류를 제공할 수 있게 하며, 이는 결과적으로 입력 강자성 소자들(302, 304, 306)의 자화 상태가 디지털 입력 값들에 대응되게 한다. 제어 모듈은 후속적으로 출력 트랜지스터(318)의 게이트 단자에 전압을 제공하여 출력 트랜지스터(318)를 턴온시키고 전류를 출력 강자성 소자(308)를 통해 흐를 수 있게 한다. 위에서 언급된 바와 같이, 감지 장치는 출력 강자성 소자(308)를 통해 흐르는 전류에 응답하여 출력 강자성 소자(308)에 걸친 전압에 근거하여 출력 강자성 소자(308)의 자화 상태를 결정하는데 사용될 수 있고, 그럼으로써 논리 회로(300)에 의해 수행되는 다수결 함수 논리 연산을 위한 디지털 출력 값을 식별한다.
도 1 및 3을 계속 참조하면서, 이제 도 5를 참조하면, 여기에 기술된 논리 회로들(102, 130)의 제조는, 입/출력 트랜지스터들 위에 놓인 입/출력 강자성 소자들을 형성하기 위하여 하나 이상의 BEOL 공정 단계들을 수행하기 전에, 반도체 기판 위의 입/출력 트랜지스터들을 형성하기 위하여 하나 이상의 FEOL 공정 단계들을 수행함으로써 달성될 수 있다. 이와 관련하여, 여기에 기술된 내용에 대한 물리적 실시예들은, 디바이스, 장치, 및 위에서 기술된 시스템을 실제로 제조하기 위하여,파운드리(foundray) 또는 반도체 제조 플랜트(또는 팹(fab))와 같은 제조 설비에 의해 사용되는 마스크들을 위한 레이아웃 디자인을 생성하도록 기존의 반도체 제조 기법들 및 컴퓨터 구현 설계 툴들을 사용하여 실현될 수 있다. 실제로, 이와 관련하여 사용된 레이아웃 다자인 파일들은 컴퓨터, 프로세서 등에 의해 실행될 때 여기에 기술된 장치, 시스템, 디바이스 및/또는 회로의 제조를 돕는 컴퓨터 실행가능 명령들 또는 데이터가 저장된 임의의 적절한 비-활성(non-transitory) 컴퓨터 판독가능 매체상에 저장되거나 상기 매체에서 엔코딩되거나, 또는 상기 매체에 의해 구현될 수 있다.
예를 들어, 도 5를 참조하면, 입력 트랜지스터 구조(502)(예를 들어, 입력 트랜지스터(112)) 및 출력 트랜지스터 구조(504)(예를 들어, 출력 트랜지스터(116))는 잘 알려진 상보형 금속-산화 반도체(CMOS) FEOL 공정 단계들을 수행함으로써 종래의 방식으로 반도체 기판(506) 상에 형성될 수 있다. 트랜지스터 구조들(502, 504)을 형성한 후, 논리 회로 구조(500)의 제조는 트랜지스터 구조들(502, 504) 위에 놓인 유전체 물질(508)(예를 들어, 층간 유전체층)의 층을 형성하고, 그리고 트랜지스터 구조들(502, 504)의 드레인 및 소스 단자 영역들에 전기적 연결들(예를 들어, 비아들)을 제공하기 위하여 층간 유전체층(508) 내의 적절한 위치들에 전도성 물질(510)을 형성함으로써 계속된다. 도시된 실시예에서, 논리 회로 구조(500)의 제조는 층간 유전체 층(508) 위에 놓이는 전도성 물질(512)을 형성함으로써 계속된다. 이와 관련하여, 전도성 물질(512)은 비아들(510) 위에 놓이고 상기 비아들(510)과 접촉하여, 전도성 물질(512)이 트랜지스터 구조들(502, 504)의 단자들(terminals)에 대응하는 트랜지스터 구조들(502, 504)의 단자 영역(terminal regions)에 전기적으로 연결되어 후속적으로 전도성 물질(512) 위에 형성되는 강자성 소자들(520, 522)(예를 들어, 강자성 소자들(110, 114)에 연결된다. 예를 들어, 전도성 금속 물질의 층이 층간 유전체 층(508) 위에 등방성(conformably)으로 증착될 수 있고, 트랜지스터 구조들(502, 504)의 적절한 단자 영역들에 연결된 비아들(510) 위에 놓이는 전도성 물질(512)이 온전히 보존되는 한편, 상기 전도성 금속 물질의 층의 부분들이 제거될 수 있다. 예를 들어, 전도성 금속 물질(512)의 제1 부분(513)은 입력 트랜지스터 구조(502)(예를 들어, 입력 트랜지스터(112)의 드레인 단자)의 드레인 영역(509)에 전기적 연결을 제공하는 비아(510) 위에 놓이며, 전도성 금속 물질(512)의 제2 부분(515)은 출력 트랜지스터 구조(504)의 드레인 영역(511)(예를 들어, 출력 트랜지스터(116)의 드레인 단자)에 전기적 연결을 제공한다. 전도성 물질(512)의 나머지 부분들(513, 515)은, 논리 회로 구조(500)의 영역 풋프린트(area footprint)를 증가시키는 것을 방지하기 위하여, 강자성 소자들(520, 522)이 관련된 트랜지스터 구조들(502, 504) 위에 형성되어 상기 트랜지스터 구조들(502, 504)에 전기적으로 연결될 수 있게 함과 아울러 후속적으로 형성되는 강자성 소자들(520, 522)이 최소 비아-비아 스페이싱보다 작은 거리로 이격될 수 있도록 설계될 수 있다. 도 5에 도시된 바와 같이, 강자성 소자들(520, 522) 사이의 거리는 단말 영역들(509, 511)과 강자성 소자들(520, 522) 사이의 전기적 연결들을 제공하는 인접 비아들(510) 사이의 거리보다 작다.
전도성 물질(512)을 형성한 후, 제조 공정은 논리 회로 구조(500) 위에 놓이는 제1 강자성 금속 물질(514)의 층을 형성함으로써 계속된다. 예를 들어, 철, 코발트, 니켈 등과 같은 강자성 금속 물질(514)은 전도성 물질(512) 위에 등방성으로 증착될 수 있다. 제1 강자성 금속 물질(514)은 강자성 소자들(520, 522)의 핀 층으로서 기능한다(예를 들어, 강자성 소자들(110, 114)의 핀 층들(120, 130)). 제1 강자성 금속 물질(514)의 층을 형성한 후, 제1 강자성 물질(514) 위에 놓이는 유전체 물질(516)의 층을 형성하고, 유전체 물질(516) 위에 놓이는 제2 강자성 금속 물질(518)의 층을 형성함으로써 강자성 소자들(520, 522)의 제조가 계속된다. 이와 관련하여, 유전체 물질(516)은 강자성 소자들(520, 522)의 절연 층(예를 들어, 절연 층들(124, 134)으로서 기능하며 제2 강자성 금속 물질(518)은 자유층(예를 들어, 자유층들(122, 132))로서 기능한다. 유전체 물질(516)은 제1 강자성 금속 물질(514) 위에 놓이는 마그네슘 산화물과 같은 산화 물질을 등방성으로 증착함으로써 형성될 수 있고, 제2 강자성 금속 물질(518)은 산화 물질(516)의 층 위에 또 다른 강자성 금속 물질을 등방성으로 증착함으로써 형성될 수 있다. 위에서 설명된 바와 같이, 제2 강자성 금속 물질(518)은 바람직하게는 제1 강자성 금속 물질(514)보다 얇고, 유전체 물질(516)의 두께는 터널 전류가 강자성 금속 물질들(514, 518) 사이를 흐를 수 있게끔 선택된다.
제2 강자성 금속 물질(518)을 형성한 후, 강자성 소자들(520, 522)의 제조는 강자성 소자들(520, 522)을 정의하는 제2 강자성 금속 물질(518) 위에 식각 마스크를 형성하기 위하여 종래의 포토리쏘그래피 단계들을 수행하고, 그리고 도 1과 관련하여 위에서 기술된 방식으로 서로 배열된 강자성 소자들(520, 522)(예를 들어, 강자성 소자들(110, 114)을 형성하기 위하여 식각 마스크를 사용하여 층간 유전체 층(508) 및/또는 전도성 물질(512)에 도달할 때까지 강자성 금속 물질들(514, 518) 및 유전체 물질(516)의 층들을 식각함으로써 완료될 수 있다. 이와 관련하여, 입력 강장성 소자(520)의 제2 강자성 금속 물질(518)(예를 들어, 입력 강자성 소자(110)의 자유층(122))의 자화 방향은 출력 강자성 소자(522)의 제2 강자성 금속 물질(518)(예를 들어, 출력 강자성 소자(114)의 자유층(132))의 자화 방향에 영향을 준다. 위에서 기술된 바와 같이, 강자성 소자들(520, 522)(예를 들어, 제1 강자성 물질(514))의 핀 층들이 비아들(510) 및 전도성 물질(512)에 의해 트랜지스터 구조들(502, 504)의 적절한 단말 영역들(509, 511)에 전기적으로 연결되어, 입력 트랜지스터 구조(502)를 통해 흐르는 전류가 입력 강자성 소자(520)의 제2 강자성 물질(518)의 자화 방향에 영향을 주는 터널 전류를(상기 터널 전류는 출력 강자성 소자(522)의 제2 강자성 물질(518)의 자화 방향에 영향을 줌)생성하며, 출력 트랜지스터 구조(504)를 통해 흐르는 전류의 크기가 출력 강자성 소자(522)의 제2 강자성 물질(518)의 자화 방향에 영향을 받는다. 강자성 소자들(520, 522)을 형성하기 위하여 강자성 금속 물질들의 층들을 식각한 후, 강자성 소자들(520, 522) 사이의 스페이스들을 채우고 강자성 소자들(520, 522) 사이의 바람직하지 않은 전기적 연결들 및/또는 물리적 컨택을 방지하기 위하여 유전체 물질이 등각으로(conformably) 증착될 수 있고 잘 알려진 공정 단계들을 사용하여 논리 회로(102, 300, 500) 및/또는 전자 시스템(100)의 나머지 소자들의 제조가 완료될 수 있다.
간략히 요약하면, 여기에 기술된 논리 회로들의 한가지 이점은 이것들이 비휘발성이라는 것이다. 즉, 출력 강자성 소자의 자유층이 전력 없이 그것의 자화 방향을 유지할 수 있으므로, 논리 회로에 의해 수행되는 논리 연산에 대한 디지털 출력 값이 논리 회로에 가해지는 전력의 부재시 조차도 출력 강자성 소자에 의해 유지된다. 따라서, 여기에 기술된 논리 회로들은 정 전력(constant electrical power)(또는 전류)이 제공될 필요가 없으므로, 상기 논리 회로는 (예를 들어, 데이터를 유지하기 위한 대기 전력의 필요를 없앰으로써) 감소된 전력(또는 전류) 소비, 및 그에 의한 개선된 비용 및/또는 효율성이 달성하기 위하여 사용될 수 있다. 추가적으로, 비휘발성 데이터 저장 장치와 논리 회로들을 통합함으로써, 일부 애플리케이션들에서는 더 빠른 시스템 속도가 달성될 수 있는바, 이는 필요한 데이터를 검색 및 계산하는 프로세스들을 반복해야 하는 것이 아니라 전에 계산된 데이터가 유지 및 재사용될 수 있기 때문이다. 동시에, 논리 회로들은 기존의 CMOS 디바이스들과 호환가능하며, 논리 회로들의 제조가 기존의 CMOS 제조 프로세스들과 통합될 수 있다. 이러한 방식으로, 비휘발성 논리 게이트들이 CMOS 구조들에 구현될 수 있으며, 논리 및 메모리 기능들의 최적의 통합을 통해 전력 소비가 감소되고 시스템 속도가 더 빨라질 수 있다. 추가적으로, 위에서 기술된 바와 같이, 입/출력 강자성 소자들에 대한 영역 풋프린트(area footprint)는 입/출력 트랜지스터들에 대한 영역 풋프린트보다 작을 수 있고, 그럼으로써 CMOS 논리 회로 대안들에 관련된 영역상의 불이익(area penalty)없이 논리 회로들이 구현될 수 있다. 이와 관련하여, 입/출력 트랜지스터들의 영역 풋프린트 내에 비휘발성 논리 회로들을 위한 강자성 소자들을 제조하기 위한 통합된 제조 공정을 사용하여 디바이스 밀도(또는 정보 밀도)가 개선될 수 있다.
간결성을 위하여, 강자성, 자기 터널 정션, CMOS 트랜지스터 제조 공정 및 본 발명의 다른 기능적 양상들에 관련된 종래의 기법들은 본 명세서에서 자세히 기술되지 않을 수 있다. 또한, 여기에 포함된 다양한 도면들에 도시된 연결 선들은 다양한 소자들 사이의 예시적인 기능적 관계들 및/또는 물리적 연결을 나타내도록 의도된 것이며, 본 발명의 실제의 실시예에서, 많은 대안적인 또는 추가적인 기능적 관계들 또는 물리적연결들이 존재할 수 있음을 알아야 한다. 따라서, 비록 도면들이 소자들의 일 예시적인 구성을 보여주나, 추가적인 개재 소자들, 디바이스들, 피쳐들, 또는 컴포넌트들이 존재할 수 있다.
여기에서, "노드"는 주어진 신호, 논리 레벨, 전압, 데이터 패턴, 전류, 또는 양이 존재하는 임의의 내부 또는 외부 기준점, 연결 점, 접합, 신호 라인, 전도성 소자 등을 의미한다. 추가적으로, 특정한 용어는 또한 여기에서 단지 참조의 목적으로 사용될 수 있고, 따라서 제한적인 것으로 의도된 것이 아니며, 용어 "제1", "제2" 및 구조들을 참조하는 다른 그러한 번호 표현들은 내용에서 명확하게 표시되지 않는한 순서 또는 차례를 의미하지 않는다. 위의 내용은 또한 서로 "연결" 또는 "결합"되는 소자들 노드들 또는 피쳐들을 나타낸다. 여기에서 사용되는 바와 같이, 다르게 명시적으로 언급되지 않는한, "연결된"은 한 소자가 또 다른 소자에 직접 연결된(또는 직접 통신하는) 것을 의미하며, 반드시 기계적으로 연결된 것일 필요는 없다. 마찬가지로, 다르게 명시적으로 언급되지 않는한, "결합"은 일 소자가 또 다른 소자에 직접 또는 간접적으로 연결(또는 직접 또는 간접적으로 통신)하는 것을 의미하며, 반드시 기계적인 것일 필요는 없다.
적어도 하나의 예시적인 실시예가 위의 상세한 설명에 제시되었지만, 다양한 변경이 존재할 수 있음이 이해되어야 한다. 여기에서 기술된 예시적인 실시예 또는 실시예들은 본 발명의 범주, 적용성, 또는 구성을 어떠한 식으로 제한하려 의도된 것이 아님을 이해하여야 한다. 또한, 위의 상세한 설명은 당업자들에게 기술된 실시예 또는 실시예들을 구현하기 위한 편리한 로드 맵을 제공할 것이다. 오히려, 위의 상세한 설명은 본 기술분야의 당업자들에게 기술된 실시예 또는 실시예들을 구현하기 위한 편리한 로드맵을 제공할 것이다. 청구항들에 의해 정의된 범주로부터 벗어남 없이 구성요소들의 기능 및 배열에 있어서 본 특허 명세서의 출원시에 알려져 있던 등가 및 예측가능한 등가를 포함하는 다양한 변경들이 이루어질 수 있다.

Claims (20)

  1. 논리 회로로서,
    제1 강자성 층(ferromagnetic layer)을 구비한 제1 강자성 소자와;
    제2 강자성 층을 구비한 제2 강자성 소자와; 그리고
    상기 제1 강자성 소자에 결합된 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터는 제1 전류가 상기 제1 강자성 소자를 통해 흐를 수 있게 하도록 되어있고, 상기 제1 전류는 상기 제1 강자성 층의 자화 방향(magnetization direction)에 영향을 주고, 상기 제1 강자성 층의 자화 방향은 상기 제2 강자성 층의 자화 방향에 영향을 주는 것을 특징으로 하는 논리 회로.
  2. 제1 항에 있어서, 상기 제2 강자성 소자에 결합된 제2 트랜지스터를 더 포함하며, 여기서 상기 제2 트랜지스터는 제2 전류가 상기 제2 강자성 소자를 통해 흐를 수 있게 하도록 되어 있는 것을 특징으로 하는 논리 회로.
  3. 제2 항에 있어서, 상기 제2 전류의 크기(magnitude)는 상기 제2 강자성 층의 자화 방향에 영향을 받는 것을 특징으로 하는 논리 회로.
  4. 제1 항에 있어서,
    상기 제1 강자성 소자는,
    제1 고정 자화 방향을 가진 제1 핀 층(pinned layer)과; 그리고
    상기 제1 핀 층과 상기 제1 강자성 층 사이에 배치된 제1 절연층을 포함하며; 그리고
    상기 제2 강자성 소자는,
    제2 고정 자화 방향을 가진 제2 핀 층과; 그리고
    상기 제2 핀 층과 상기 제2 강자성 층 사이에 배치된 제2 절연층을 포함하는 것을 특징으로 하는 논리 회로.
  5. 제4 항에 있어서,
    상기 제1 고정 자화 방향은 상기 제1 강자성 소자의 세로 축(longitudinal)과 정렬(aligned)되고;
    상기 제2 고정 자화 방향은 상기 제2 강자성 소자의 세로 축과 정렬되며; 그리고
    상기 제1 강자성 소자의 세로 축 및 상기 제2 강자성 소자의 세로 축은 실질적으로 평행인것을 특징으로 하는 논리 회로.
  6. 제5 항에 있어서, 상기 제1 전류의 방향이 결과적으로 상기 제1 전류를 상기 제1 강자성 층으로부터 상기 제1 핀 층으로 흐르게할 때,
    상기 제1 강자성 층의 자화 방향은 상기 제1 고정 자화 방향의 대향 방향(opposite direction)이며; 그리고
    상기 제1 강자성 층의 자화 방향이 상기 제1 고정 자화 방향의 대향 방향인 것에 응답하여 상기 제2 강자성 층의 자화 방향은 상기 제2 고정 자화 방향과 동일한 것을 특징으로 하는 논리 회로.
  7. 제5 항에 있어서, 상기 제1 전류의 방향이 결과적으로 상기 제1 전류를 상기 제1 핀 층으로부터 상기 제1 강자성 층으로 흐르게 할 때,
    상기 제1 강자성 층의 자화 방향은 상기 제1 고정 자화 방향과 동일하며; 그리고
    상기 제1 강자성 층의 자화 방향이 상기 제1 고정 자화 방향과 동일한 것에 응답하여 상기 제2 강자성 층의 자화 방향은 상기 제2 고정 자화 방향의 대향 방향인 것을 특징으로 하는 논리 회로.
  8. 제4 항에 있어서,
    상기 제1 전류가 상기 제1 강자성 층으로부터 상기 제1 핀 층으로 흐르는 것에 응답하여 상기 제1 강자성 층의 자화 방향은 상기 제1 고정 자화 방향의 대향 방향이며, 그리고
    상기 제1 전류가 상기 제1 핀 층으로부터 상기 제1 강자성 층으로 흐름에 응답하여 상기 제1 강자성 층의 자화 방향은 상기 제1 고정 자화 방향과 동일한 것을 특징으로 하는 논리 회로.
  9. 제8 항에 있어서, 상기 제2 강자성 소자에 결합된 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 제2 전류가 상기 제2 강자성 소자를 통해 흐를 수 있게 하도록 되어있고, 여기서 상기 제2 전류의 크기는 상기 제2 강자성 층의 자화 방향에 영향을 받는 것을 특징으로 하는 논리 회로.
  10. 제1 항에 있어서,
    제3 강자성 층을 구비한 제3 강자성 소자와; 그리고
    상기 제3 강자성 소자에 결합된 제2 트랜지스터를 더 포함하며,
    상기 제2 트랜지스터는 상기 제3 강자성 소자를 통해 제2 전류가 흐를 수 있게 하도록 되어있고, 상기 제2 전류는 상기 제3 강자성 층의 자화 방향에 영향을 주며; 그리고
    상기 제2 강자성 층의 자화 방향은 상기 제1 강자성 층 및 상기 제3 강자성 층의 자화 방향에 영향을 받는 것을 특징으로 하는 논리 회로.
  11. 제10 항에 있어서,
    제4 강자성 층을 구비한 제4 강자성 소자와; 그리고
    상기 제4 강자성 소자에 결합된 제3 트랜지스터를 더 포함하며,
    상기 제1 전류는 제1 디지털 입력 값을 나타내고;
    상기 제2 전류는 제2 디지털 입력 값을 나타내고;
    상기 제3 트랜지스터는 제3 전류가 상기 제4 강자성 소자를 통해 흐를 수 있게 하도록 되어있고, 상기 제3 전류는 제3 디지털 입력 값을 나타냄과 아울러 상기 제4 강자성 층의 자화 방향에 영향을 주며; 그리고
    상기 제2 강자성 층의 자화 방향은 상기 제1 디지털 입력 값, 상기 제2 디지털 입력 값, 그리고 상기 제3 디지털 입력 값 중에서 과반수(majority) 값을 나타내는 것을 특징으로 하는 논리 회로.
  12. 제1 항에 있어서, 상기 제2 강자성 층의 자화 방향에 근거하여 디지털 출력 값을 식별하도록 된 감지 장치(sensing arrangement)를 더 포함하는 것을 특징으로 하는 논리 회로.
  13. 입력 강자성 소자 및 상기 입력 강자성 소자의 자화 방향에 영향을 받는 자화 방향을 가진 출력 강자성 소자를 포함하는 논리 회로를 동작시키는 방법으로서,
    입력 전류를 상기 입력 강자성 소자를 통해 흐를 수 있게 하도록 상기 입력 강자성 소자에 결합된 입력 트랜지스터를 활성화(activate)시키는 단계와, 상기 입력 전류는 상기 입력 강자성 소자의 자화 방향에 영향을 주며;
    출력 전류를 상기 출력 강자성 소자를 통해 흐를 수 있게 하도록 상기 출력 강자성 소자에 결합된 출력 트랜지스터를 활성화시키는 단계와, 상기 출력 전류의 크기는 상기 출력 강자성 소자의 자화 방향에 영향을 받으며; 그리고
    상기 출력 전류에 응답하여 상기 출력 강자성 소자의 자화 방향을 결정하는 단계와; 그리고
    상기 출력 강자성 소자의 자화 방향에 근거하여 상기 논리 회로를 위한 디지털 출력 값을 결정하는 단계를 포함하는 것을 특징으로 하는 논리 회로를 동작시키는 방법.
  14. 제13 항에 있어서, 디지털 입력 값에 대응하는 방향으로 입력 전류를 제공하도록 상기 입력 트랜지스터에 결합된 입력 전류 장치(input current arrangement)를 동작시키는 단계를 더 포함하는 것을 특징으로 하는 논리 회로를 동작시키는 방법.
  15. 제14 항에 있어서, 상기 입력 강자성 소자는 제1 핀 층(pinned layer) 및 제1 자유층(free layer)을 포함하고, 상기 출력 강자성 소자는 제2 핀 층 및 제2 자유층을 포함하며, 상기 제2 자유층의 자화 방향은 상기 제1 자유층의 자화 방향에 영향을 받고, 여기서 상기 입력 전류 장치를 동작시키는 단계는,
    제1 디지털 값에 대응하는 디지털 입력 값에 응답하여 상기 제1 자유층으로부터 상기 제1 핀 층으로 흐르는 입력 전류를 제공하도록 상기 입력 전류 장치를 동작시키는 단계와, 상기 입력 전류는 상기 제1 자유층으로부터 상기 제1 핀 층으로 흘러 결과적으로 상기 제1 자유층의 자화 방향을 상기 제1 핀 층의 자화 방향의 대향 방향이 되게 하며; 그리고
    제2 디지털 값에 대응하는 디지털 입력 값에 응답하여 상기 제1 핀 층으로부터 상기 제1 자유 층으로 흐르는 입력 전류를 제공하도록 상기 입력 전류 장치를 동작시키는 단계를 포함하며, 상기 제1 핀 층으로부터 상기 제1 자유 층으로 흐르는 입력 전류는 결과적으로 상기 제1 자유 층의 자화 방향이 상기 제1 핀 층의 자화 방향과 동일하게 되게 하는 것을 특징으로 하는 논리 회로를 동작시키는 방법.
  16. 제13 항에 있어서, 상기 자화 방향을 결정하는 단계는,
    상기 출력 전류에 응답하여 상기 출력 강자성 소자에 걸친 전압을 획득하는 단계와; 그리고
    상기 출력 강자성 소자에 걸친 상기 전압에 근거하여 상기 자화 방향을 결정하는 단계를 포함하는 것을 특징으로 하는 논리 회로를 동작시키는 방법.
  17. 제16 항에 있어서, 상기 출력 강자성 소자에 걸친 상기 전압에 근거하여 상기 자화 방향을 결정하는 단계는,
    상기 출력 강자성 소자에 걸친 전압이 임계 전압보다 클 때 상기 디지털 출력 값으로서 제1 디지털 값을 식별하는 단계와; 그리고
    상기 출력 강자성 소자에 걸친 상기 전압이 상기 임계 전압보다 작을 때 상기 디지털 출력 값으로서 제2 디지털 값을 식별하는 단계를 포함하는 것을 특징으로 하는 논리 회로를 동작시키는 방법.
  18. 논리 회로를 제조하는 방법으로서,
    제1 강자성 층을 구비한 제1 강자성 소자를 형성하는 단계와;
    제2 강자성 층을 구비한 제2 강자성 소자를 형성하는 단계와, 여기서 상기 제2 강자성 소자는, 상기 제1 강자성 층의 자화 방향이 상기 제2 강자성 층의 자화 방향에 영향을 주게끔 상기 제1 강자성 소자에 대해 정렬되고; 그리고
    상기 제1 강자성 소자에 결합되는 제1 트랜지스터를 형성하는 단계와, 여기서 상기 제1 트랜지스터는 제1 전류가 상기 제1 강자성 소자를 통해 흐를 수 있게 하도록 되어있고, 상기 제1 전류는 상기 제1 강자성 층의 자화 방향에 영향을 주고; 그리고
    상기 제2 강자성 소자에 결합되는 제2 트랜지스터를 형성하는 단계와, 여기서 상기 제2 트랜지스터는 제2 전류가 상기 제2 강자성 소자를 통해 흐를 수 있게 하도록 된 것을 특징으로 하는 논리 회로를 제조하는 방법.
  19. 제18 항에 있어서, 상기 제1 강자성 소자를 형성하는 단계는 상기 제1 트랜지스터 위에 제1 강자성 소자를 형성하는 것을 포함하는 것을 특징으로 하는 논리 회로를 제조하는 방법.
  20. 제19 항에 있어서,
    상기 제1 트랜지스터 위에 유전체 물질층을 형성하는 단계와; 그리고
    상기 유전체 물질 층 내에 비아를 형성하는 단계를 더 포함하며, 상기 비아는 상기 제1 트랜지스터의 단자 영역(terminal region) 위에 놓이고, 상기 제1 강자성 소자를 형성하는 단계는,
    상기 유전체 물질층 위에 제3 강자성 층을 형성하는 단계와, 상기 제3 강자성 층은 상기 비아에 전기적으로 연결되고;
    상기 제3 강자성 층 위에 절연 층을 형성하는 단계와; 그리고
    상기 절연 층 위에 상기 제1 강자성 층을 형성하는 단계를 포함하며, 상기 제1 전류는 상기 제3 강자성 층과 상기 제1 강자성 층 사이에서 흐르는 것을 특징으로 하는 논리 회로를 제조하는 방법.
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