KR20120080858A - 네거티브 커패시턴스 회로를 포함하는 감지 증폭기와, 이를 포함하는 장치들 - Google Patents

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Abstract

데이터 리드아웃 속도를 증가시킬 수 있는 감지 증폭기가 개시된다. 상기 감지 증폭기는 데이터 라인 쌍과, 상기 데이터 라인 쌍 사이에 접속된 네거티브 커패시턴스 회로와, 상기 네거티브 커패시턴스 회로로 바이어스 전류를 공급하기 위한 전류 바이어스 회로와, 상기 데이터 라인 쌍으로 바이어스 전압을 공급하기 위한 전압 바이어스 회로와, 상기 데이터 라인 쌍 사이에 접속된 비교기를 포함한다.

Description

네거티브 커패시턴스 회로를 포함하는 감지 증폭기와, 이를 포함하는 장치들 {SENSE AMPLIFIER WITH NEGATIVE CAPACITANCE CIRCUIT AND APPARATUSES INCLUDING THE SAME}
본 발명의 개념에 따른 실시예는 반도체 장치에 관한 것으로, 특히 데이터 리드아웃(readout) 속도를 증가시키기 위하여 네거티브 커패시턴스 회로가 구현된 감지 증폭기와 이를 포함하는 장치들에 관한 것이다.
CMOS 이미지 센서의 데이터 리드아웃 속도를 증가시키기 위하여, 데이터 버스의 채널 수를 증가시키는 방법이 사용되고 있으나, 이러한 방법은 증가하는 채널 수에 비례하여 상기 CMOS 이미지 센서에서 소모하는 전력을 증가시킬 뿐만 아니라 상기 채널의 레이아웃 면적을 증가시킨다.
본 발명이 이루고자 하는 기술적인 과제는 채널 수를 증가시키지 않고도 데이터 리드아웃 속도를 증가시키기 위해 네거티브 커패시턴스 회로를 포함하는 감지 증폭기와 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 감지 증폭기는 데이터 라인 쌍과, 상기 데이터 라인 쌍 사이에 접속된 네거티브 커패시턴스 회로와, 상기 네거티브 커패시턴스 회로로 바이어스 전류를 공급하기 위한 전류 바이어스 회로와, 상기 데이터 라인 쌍으로 바이어스 전압을 공급하기 위한 전압 바이어스 회로와, 상기 데이터 라인 쌍 사이에 접속된 비교기를 포함한다.
상기 비교기는 차동-싱글-엔디드 증폭기로 구현될 수 있다.
상기 네거티브 커패시턴스 회로는 외부로부터 입력된 제어 코드에 따라 결정되는 커패시턴스를 갖는 커패시터 뱅크와, 상기 커패시터 뱅크와 상기 데이터 라인 쌍 사이에 접속되고 상기 데이터 라인 쌍에 크로스-접속된 트랜지스터 쌍을 포함한다. 상기 네거티브 커패시턴스 회로의 커패시턴스는 외부로부터 입력된 제어코드에 따라 결정된다.
상기 전류 바이어스 회로는 외부로부터 입력된 제어 코드에 따라 결정된 기준 전류를 생성하기 위한 전류원과, 상기 기준 전류를 미러링하여 상기 바이어스 전류를 생성하기 위한 전류 미러를 포함한다. 상기 바이어스 전류의 양은 외부로부터 입력된 제어코드에 따라 결정된다.
본 발명의 실시 예에 따른 이미지 센서는 픽셀과, 상기 픽셀로부터 출력된 픽셀 신호를 디지털 차동 신호들로 변환하기 위한 아날로그-디지털 변환 회로와, 상기 디지털 차동 신호들을 감지 증폭하기 위한 감지 증폭기를 포함한다.
상기 감지 증폭기는 상기 디지털 차동 신호들을 전송하기 위한 데이터 라인 쌍과, 상기 데이터 라인 쌍 사이에 접속된 제1네거티브 커패시턴스 회로와, 상기 제1네거티브 커패시턴스 회로로 바이어스 전류를 공급하기 위한 제1전류 바이어스 회로와, 상기 데이터 라인 쌍으로 바이어스 전압을 공급하기 위한 제1전압 바이어스 회로와, 상기 데이터 라인 쌍 사이에 접속된 비교기를 포함한다.
상기 이미지 센서는 상기 제1네거티브 커패시턴스 회로의 커패스턴스를 설정하기 위한 제1제어코드와 상기 바이어스 전류를 설정하기 위한 제2제어코드를 생성하기 위한 타이밍 컨트롤러를 더 포함한다.
상기 이미지 센서는 레플리커 감지 증폭기를 더 포함하며, 상기 레플리커 감지 증폭기는 상기 제1네거티브 커패시턴스 회로와 동일한 구조와 접속 관계를 갖는 제2네거티브 커패시턴스 회로와, 상기 제1전류 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전류 바이어스 회로와, 상기 제1전압 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전압 바이어스 회로를 포함한다.
상기 레플리커 감지 증폭기는 상기 감지 증폭기의 반대쪽에 구현된다.
상기 이미지 센서는 상기 제2네거티브 커패시턴스 회로의 커패스턴스를 설정하기 위한 제1제어코드와 상기 제2전류 바이어스 회로에 의하여 생성되는 바이어스 전류를 설정하기 위한 제2제어코드를 생성하기 위한 타이밍 컨트롤러를 더 포함한다.
상기 제1네거티브 커패시턴스 회로는 상기 제1제어코드에 따라 결정되는 상기 커패시턴스를 갖는 커패시터 뱅크와, 상기 커패시터 뱅크와 상기 데이터 라인 쌍 사이에 접속되고 상기 데이터 라인 쌍에 크로스-접속된 트랜지스터 쌍을 포함한다.
상기 제1전류 바이어스 회로는 상기 제2제어코드에 따라 설정되는 기준 전류를 생성하기 위한 전류원과, 상기 기준 전류를 미러링하여 상기 바이어스 전류를 생성하기 위한 전류 미러를 포함한다.
본 발명의 실시 예에 따른 이미지 처리 장치는 렌즈와, 상기 렌즈를 통하여 입력된 피사체의 광학 신호를 전기적인 이미지 데이터로 변환하기 위한 이미지 센서와, 상기 이미지 센서의 동작을 제어하는 프로세서를 포함한다.
상기 이미지 센서는 픽셀과, 상기 픽셀로부터 출력된 픽셀 신호를 디지털 차동 신호들로 변환하기 위한 아날로그-디지털 변환 회로와, 상기 디지털 차동 신호들을 감지 증폭하기 위한 감지 증폭기를 포함한다.
상기 감지 증폭기는 상기 디지털 차동 신호들을 전송하기 위한 데이터 라인 쌍과, 상기 데이터 라인 쌍 사이에 접속된 제1네거티브 커패시턴스 회로와, 상기 제1네거티브 커패시턴스 회로로 바이어스 전류를 공급하기 위한 제1전류 바이어스 회로와, 상기 데이터 라인 쌍으로 바이어스 전압을 공급하기 위한 제1전압 바이어스 회로와, 상기 데이터 라인 쌍 사이에 접속된 비교기를 포함한다.
상기 이미지 센서는 레플리커 감지 증폭기를 더 포함하며, 상기 레플리커 감지 증폭기는 상기 제1네거티브 커패시턴스 회로와 동일한 구조와 접속 관계를 갖는 제2네거티브 커패시턴스 회로와, 상기 제1전류 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전류 바이어스 회로와, 상기 제1전압 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전압 바이어스 회로를 포함한다.
상기 이미지 센서는 상기 제1네거티브 커패시턴스 회로의 커패스턴스와 상기 제2네거티브 커패시턴스 회로의 커패스턴스를 설정하기 위한 제1제어코드와, 상기 제1바이어스 전류와 상기 제2전류 바이어스 회로의 바이어스 전류를 설정하기 위한 제2제어코드를 생성하기 위한 타이밍 컨트롤러를 더 포함한다.
상기 레플리커 감지 증폭기는 상기 감지 증폭기의 반대쪽에 구현된다.
상기 이미지 처리 장치는 DSLR(digital single-lens reflex) 카메라이다.
본 발명의 실시 예에 따른 감지 증폭기의 동작 방법은 네거티브 컨덕턴스 회로가 접속된 데이터 라인 쌍을 통하여 차동 신호들을 수신하는 단계와, 상기 네거티브 컨덕턴스 회로로부터 출력된 차동 출력 전압들을 차동-싱글-엔디드 증폭기를 이용하여 증폭하는 단계를 포함한다.
상기 감지 증폭기의 동작 방법은 전압 바이어스 회로를 이용하여 상기 데이터 라인 쌍으로 바이어스 전압을 공급하는 단계와, 전류 바이어스 회로를 이용하여 상기 네거티브 컨덕턴스 회로로 바이어스 전류를 공급하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 네가티브 커패시턴스 회로를 이용하는 감지 증폭기는 높은 동작 고속에서도 입력 데이터를 정확하게 감지 증폭할 수 있는 효과가 있다.
따라서, 상기 감지 증폭기를 포함하는 장치의 데이터 리드아웃 속도는 증가하는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 감지 증폭기의 회로도를 나타낸다.
도 2는 도 1에 도시된 커패시터 뱅크의 일 실시예를 나타낸다.
도 3은 도 1에 도시된 전류원의 일 실시예를 나타낸다.
도 4는 도 1에 도시된 감지 증폭기를 포함하는 이미지 센서의 블록도를 나타낸다.
도 5는 도 4에 도시된 레플리커 감지 증폭기의 회로도를 나타낸다.
도 6은 도 1에 도시된 감지 증폭기의 입출력 신호 파형들과 네거티브 커패시턴스 회로를 포함하지 않는 감지 증폭기의 입출력 신호 파형들을 나타낸다.
도 7은 도 4에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 블록도를 나타내다.
도 8은 도 1에 도시된 감지 증폭기의 동작을 설명하기 위한 플로우차트이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 감지 증폭기의 회로도를 나타낸다.
도 1에서는 설명의 편의를 위하여, 감지 증폭기(10)와 메모리, 예컨대 SRAM (static random access memory; 50-1)을 함께 도시한다.
도 1을 참조하면, 감지 증폭기(10)는 SRAM(50-1)으로부터 출력된 차동 신호들(또는 데이터)을 전송하기 위한 데이터 라인 쌍(11-1과 11-2), 데이터 라인 쌍 (11-1과 11-2) 사이에 접속된 네거티브 커패시턴스 회로(13), 네거티브 커패시턴스 회로(13)로 바이어스 전류를 공급하기 위한 전류 바이어스 회로(15), 데이터 라인 쌍(11-1과 11-2)으로 바이어스 전압을 공급하기 위한 전압 바이어스 회로(17), 및 데이터 라인 쌍(11-1과 11-2)을 통하여 전송되는 신호들의 차이를 증폭하기 위한 비교기(19)를 포함한다.
데이터 라인 쌍(11-1과 11-2)은 1-비트 데이터 버스의 기능을 수행한다.
네거티브 커패시턴스 회로(13)의 총 커패시턴스는 외부로부터 입력된 제1제어코드에 따라 조절(또는 설정)될 수 있다. 상기 제1제어코드는 1-비트 또는 그 이상의 비트로 구현될 수 있다. 네거티브 커패시턴스 회로(13)는 네거티브 임피던스 회로(negative impedance circuit)의 일 예이다.
네거티브 커패시턴스 회로(13)는 커패시터 뱅크(13-1)와, 크로스-접속된 트랜지스터 쌍(13-2와 13-3)을 포함한다.
도 2는 도 1에 도시된 커패시터 뱅크(13-1)의 일 실시예를 나타낸다. 도 2에 도시된 바와 같이, 커패시터 뱅크(13-1)는 다수의 커패시터들(C1~Cm; m은 자연수), 제1그룹의 스위치들(SW11~SW1m), 및 제2그룹의 스위치들(SW11'~SW1m')을 포함한다.
예컨대, 각 스위치(SW11과 SW11')가 제1제어코드(CTS1)의 제1비트(CT11)에 따라 온(on) 될 경우 제1커패시터(C1)는 각 노드(B와 C) 사이에 접속되고, 각 스위치(SW1m과 SW1m')가 제1제어코드(CTS1)의 제m비트(CT1m)에 따라 온(on) 될 경우 제m커패시터(Cm)는 각 노드(B와 C) 사이에 접속된다. 따라서, 커패시터 뱅크(13-1)의 총 커패시턴스는 제1제어코드(CTS1)에 포함된 각 비트에 따라 조절(또는 설정)될 수 있다.
예컨대, 각 스위치(SW11~SW1m과 SW11'~SW1m')가 NMOS 트랜지스터로 구현될 때, 각 스위치(SW11~SW1m, 및 W11'~SW1m')는 제1레벨, 예컨대 하이 레벨(또는 데이터 1)을 갖는 신호에 온(on) 된다.
제1트랜지스터(13-2)는 노드(B)와 데이터 라인(11-1) 사이에 접속되고 제1트랜지스터(13-2)의 게이트는 데이터 라인(11-2)에 접속된다. 제2트랜지스터(13-3)는 노드(C)와 데이터 라인(11-2) 사이에 접속되고 제2트랜지스터(13-3)의 게이트는 데이터 라인(11-1)에 접속된다.
전류 바이어스 회로(15)는 기준 전류를 생성하기 위한 전류원(15-1)과 상기 기준 전류를 미러링하여 바이어스 전류를 생성하기 위한 전류 미러(15-3)를 포함한다.
도 3은 도 1에 도시된 전류원(15-1)의 일 실시예를 나타낸다.
도 3에 도시된 바와 같이, 전류원(15-1)은 다수개의 트랜지스터들(N1~Nn; n은 자연수)과 다수개의 스위치들(SW21~SW2n)을 포함한다. 전류원(15-1)에 의하여 생성되는 기준 전류(또는 기준 전류의 양)는 외부로부터 입력된 제2제어코드(CTS2)에 따라 조절(또는 설정)될 수 있다. 제2제어코드(CTS2)는 1-비트 또는 그 이상의 비트로 구현될 수 있다.
예컨대, 각 스위치(SW21~SW2n)가 제2제어코드(CTS2)의 각 비트(CT21~CT2n)에 따라 온(on) 될 경우, 다수개의 트랜지스터들(N1~Nn) 각각은 전원(Vdd)과 노드(A)를 접속시킨다.
다수개의 트랜지스터들(N1~Nn) 각각의 채널(channel)의 폭(width)과 채널의 길이(length)의 비(ratio)를 서로 동일하게 하거나 또는 서로 다르게 하면, 다수개의 트랜지스터들(N1~Nn) 각각에 흐르는 전류(또는 전류의 양)를 조절할 수 있다.
따라서, 전류원(15-1)에 의하여 생성되는 기준 전류(또는 기준 전류의 양)는 제2제어코드(CTS2)에 따라 조절(또는 설정)될 수 있다.
실시 예에 따라, 제1제어코드(CTS1)와 제2제어코드(CTS2)는 감지 증폭기(10) 또는 감지 증폭기(10)가 구현된 반도체 장치(예컨대, 도 4의 이미지 센서 또는 도 6의 이미지 처리 장치)의 데이터 리드아웃 성능을 테스트하는 과정에서 설정될 수 있다.
전압 바이어스 회로(17)는 전원(Vdd)과 제1데이터 라인(11-1) 사이에 접속된 제1저항(R1)과, 전원(Vdd)과 제2데이터 라인(11-2) 사이에 접속된 제2저항(R2)을 포함한다. 실시 예에 따라, 제1저항(R1)의 저항값과 제2저항(R2)의 저항값은 동일하게 설정될 수도 있고 또는 서로 다르게도 설정될 수도 있다.
비교기(19)는 차동-싱글-엔디드 증폭기(differential-to-single-ended amplifier)로 구현될 수 있다. 따라서, 비교기(19)는 네거티브 커패시턴스 회로 (13)의 차동 출력 전압들의 차이를 증폭하여 싱글-엔디드 신호를 출력 신호(Dout)로서 출력할 수 있다.
도 4는 도 1에 도시된 감지 증폭기를 포함하는 이미지 센서의 블록도를 나타낸다.
도 4를 참조하면, 이미지 센서, 예컨대 CMOS 이미지 센서(30)는 액티브 픽셀 센서 어레이(40), 로우 디코더(42), CDS 블록(44), 비교기 블록(46), 램프 신호 발생기(47), 컬럼 카운터 블록(48), 카운터 컨트롤러(49), 메모리 블록(50), 컬럼 디코더(60), 감지 증폭기(10), 레플리커 감지 증폭기(replica sense amplifier; 65), 및 타이밍 컨트롤러(70)를 포함한다.
CDS 블록(44), 비교기 블록(46), 컬럼 카운터 블록(48), 및 메모리 블록 (50)은 아날로그-디지털 변환 회로의 기능을 수행할 수 있다.
액티브 픽셀 센서 어레이(40)는 다수의 픽셀들(P)을 포함하다. 다수의 픽셀들(P) 각각은 입사된 광신호(optical signal)로부터 픽셀(pixel) 신호를 생성하는 광감지 소자(photo sensistive element)로 구현될 수 있다. 상기 픽셀 신호는 리셋 (reset) 신호와 이미지(image) 신호를 포함할 수 있다.
로우 디코더(row decoder; 42)는 타이밍 컨트롤러(70)의 제어에 따라 다수의 픽셀들(P) 각각의 광감지 동작을 제어하기 위한 다수의 제어 신호들을 생성할 수 있다. 로우 디코더(42)는 로우 단위로 픽셀들을 구동할 수 있다.
CDS 블록(44)은 다수의 CDS 회로들(44-1)을 포함한다. 각 컬럼(column)에 접속된 각 CDS 회로(44-1)는 상기 각 컬럼을 통하여 출력되는 픽셀 신호에 대해 상관 이중 샘플링 동작(correlated double sampling operation)을 수행하여 상관 이중 샘플된 픽셀 신호를 출력한다.
비교기 블록(46)은 다수의 비교기들(46-1)을 포함한다. 각 비교기(46-1)는 램프 신호 발생기(47)로부터 출력된 램프 신호와, 각 CDS 회로(44-1)로부터 출력된 상관 이중 샘플된 픽셀 신호를 비교하여 각 비교 신호를 출력한다.
컬럼 카운터 블록(48)은 다수의 컬럼 카운터들(48-1)을 포함한다. 각 컬럼 카운터(48-1)는 카운터 컨트롤러(49)의 제어에 따라 상기 각 비교 신호의 레벨이 천이되는 시간을 클락 신호에 따라 카운트하여 카운트 값을 출력한다.
메모리 블록(50)은 다수의 메모리들(50-1)을 포함한다. 각 메모리 블록(50-1)은 메모리 컨트롤러(51)의 제어에 따라 각 컬럼 카운터(48-1)로부터 출력된 각 카운트 값을 저장한다. 각 메모리 블록(50-1)은 도 1에 도시된 바와 같이 SRAM으로 구현될 수 있다.
컬럼 디코더(60)는 타이밍 컨트롤러(70)의 제어에 따라 각 메모리 블록(50-1)을 선택하기 위한 각 선택 신호를 발생한다. 예컨대, 컬럼 디코더(60)가 첫 번째 메모리 블록을 선택하기 위해 활성화된 선택 신호를 출력하면, 상기 첫 번째 메모리 블록에 저장된 데이터는 데이터 라인 쌍(11)을 통하여 감지 증폭기(10)로 전송된다.
컬럼 디코더(60)는 각 메모리 블록(50-1)에 저장된 데이터를 순차적으로 데이터 라인 쌍(11)으로 출력하기 위하여 각 선택 신호를 순차적으로 활성화시킬 수 있다.
네거티브 커패시턴스 회로(13)를 포함하는 감지 증폭기(10)는 데이터 라인 쌍(11-1과 11-2)을 통하여 입력된 차동 신호들(또는 데이터)의 차이를 감지 증폭하여 증폭된 데이터(Dout)를 출력한다.
데이터 라인 쌍(11)에 새로운 구조를 갖는 감지 증폭기(10)가 접속됨에 따라 임피던스 정합(impedance matching)을 위하여 레플리커 감지 증폭기(65)가 감지 증폭기(10)의 반대쪽에 구현된다.
도 5는 도 4에 도시된 레플리커 감지 증폭기의 회로도를 나타낸다. 도 5에 도시된 바와 같이 레플리커 감지 증폭기(65)는 도 1에 도시된 감지 증폭기(10)와 달리 비교기를 포함하지 않는다.
도 1과 도 5를 참조하면, 레플리커 감지 증폭기(65)는 네거티브 커패시턴스 회로(13)와 동일한 구조와 접속 관계를 갖는 제2네거티브 커패시턴스 회로(13'), 전류 바이어스 회로(15)와 동일한 구조와 접속 관계를 갖는 제2전류 바이어스 회로 (15'), 및 전압 바이어스 회로(17)와 동일한 구조와 접속 관계를 갖는 제2전압 바이어스 회로(17')를 포함한다.
감지 증폭기(10)의 커패시터 뱅크(13-1)의 총 커패시턴스와, 레플리커 감지 증폭기(65)의 커패시터 뱅크(13')의 총 커패시턴스는 타이밍 컨트롤러(70)로부터 출력된 제1제어코드(CTS1)에 따라 조절(또는 설정)될 수 있다. 또한, 감지 증폭기 (10)의 전류원(15-1)에 의하여 생성된 기준 전류와, 레플리커 감지 증폭기(65)의 전류원(15-1')에 의하여 생성된 기준 전류는 타이밍 컨트롤러(70)로부터 출력된 제2제어코드(CTS2)에 따라 조절(또는 설정)될 수 있다.
타이밍 컨트롤러(70)는 각 구성 요소(10, 42, 47, 49, 51, 및 65)의 동작을 제어하기 위한 제어 신호를 출력한다.
도 6은 도 1에 도시된 감지 증폭기의 입출력 신호 파형들과 네거티브 커패시턴스 회로를 포함하지 않는 감지 증폭기의 입출력 신호 파형들을 나타낸다. 도 1, 도 4, 및 도 6을 참조하면, 데이터(Input Data)를 100Mbps로 데이터 라인 쌍(11)으로 전송할 때, 네거티브 커패시턴스 회로(13)를 포함하는 감지 증폭기(10)는 100Mbps에서도 에러 없이 데이터(Dout)를 출력한다(CASE I).
그러나, 네거티브 커패시턴스 회로(13)를 포함하지 않는 일반적인 감지 증폭기는 데이터를 80Mbps로 데이터 라인 쌍(11)으로 전송할 때, 예컨대 데이터 0이 상기 감지 증폭기로 계속 공급되다가 데이터 1이 공급되는 경우 또는 데이터 1이 상기 감지 증폭기로 계속 공급되다가 데이터 0이 공급되는 경우, 상기 감지 증폭기는 상기 데이터를 정확하게 감지 증폭하지 못한다(CASE Ⅱ).
따라서 네거티브 커패시턴스 회로(13)가 구현된 감지 증폭기(10)는 프레임 레이트(frame rate)가 데이터 라인 쌍의 대역폭(bandwidth)에 의하여 제약을 받는 경우라도 채널 수를 증가시키지 않고 데이터 리드아웃 속도를 증가시킬 수 있는 효과가 있다. 감지 증폭기(10)를 이용할 경우, 데이터 라인 쌍(11)의 동작 주파수를 증가시킬 수 있는 효과가 있다.
도 7은 도 4에 도시된 이미지 센서를 포함하는 이미지 처리 장치의 블록도를 나타내다. 도 7을 참조하면, 이미지 처리 장치(100)는 이미지 센서(30), 광학 렌즈 (32), 프로세서(110), 및 디스플레이(120)를 포함한다.
이미지 처리 장치(100)는 디지털 카메라, 상기 디지털 카메라를 포함하는 데이터 처리 장치, 예컨대 PC(personal computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, 또는 IT(information technology) 장치를 포함한다.
상기 디지털 카메라는 DSLR(digital single-lens reflex) 카메라일 수 있다.
이미지 센서(30)는 광학 렌즈(32)를 통하여 입력된 피사체(31)의 광학 이미지 신호를 전기적인 이미지 데이터로 변환한다. 프로세서(110)는 이미지 센서(30)의 동작을 제어하고, 이미지 센서(30)로부터 출력된 이미지 데이터(Image Data)를 처리하고 처리된 이미지 데이터를 디스플레이하기 위하여 디스플레이(120)로 전송한다. 이미지 데이터(Image Data)는 감지 증폭기(10)의 출력 신호(Dout)에 따라 생성될 수 있다.
도 8은 도 1에 도시된 감지 증폭기의 동작을 설명하기 위한 플로우차트이다.
도 1과 도 8을 참조하면, 감지 증폭기(10)는 네거티브 컨덕턴스 회로(13)가 접속된 데이터 라인 쌍(11-1과 11-2)을 통하여 차동 신호들을 수신한다(S10). 데이터 라인 쌍(11-1과 11-2) 사이에 접속된 비교기(19), 예컨대 차동-싱글-엔디드 증폭기는 네거티브 컨덕턴스 회로(13)로부터 출력된 차동 출력 전압들을 증폭하여 출력 신호(Dout)를 출력한다(S20).
전압 바이어스 회로(17)는 데이터 라인 쌍(11-1과 11-2)으로 바이어스 전압을 공급하고, 전류 바이어스 회로(15)는 네거티브 컨덕턴스 회로(13)로 바이어스 전류를 공급한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 감지 증폭기
13: 네거티브 커패시턴스 회로
13-1: 커패시터 뱅크
15: 전류 바이어스 회로
15-1: 전류원
17: 전압 바이어스 회로
19: 비교기
40: 액티브 픽셀 센서 어레이
42: 로우 디코더
44: 상관 이중 샘플링 블록
46: 비교기 블록
47: 램프 신호 발생기
48: 컬럼 카운터 블록
50: 메모리 블록
60: 컬럼 디코더
65: 레플리커 감지 증폭기
100: 이미지 처리 장치
110: 프로세서

Claims (22)

  1. 데이터 라인 쌍;
    상기 데이터 라인 쌍 사이에 접속된 네거티브 커패시턴스 회로;
    상기 네거티브 커패시턴스 회로로 바이어스 전류를 공급하기 위한 전류 바이어스 회로;
    상기 데이터 라인 쌍으로 바이어스 전압을 공급하기 위한 전압 바이어스 회로; 및
    상기 데이터 라인 쌍 사이에 접속된 비교기를 포함하는 감지 증폭기.
  2. 제1항에 있어서, 상기 비교기는,
    차동-싱글-엔디드 증폭기(differential-to-single-ended amplifier)인 감지 증폭기.
  3. 제1항에 있어서, 상기 네거티브 커패시턴스 회로는,
    외부로부터 입력된 제어 코드에 따라 결정되는 커패시턴스를 갖는 커패시터 뱅크; 및
    상기 커패시터 뱅크와 상기 데이터 라인 쌍 사이에 접속되고, 상기 데이터 라인 쌍에 크로스-접속된 트랜지스터 쌍을 포함하는 감지 증폭기.
  4. 제1항에 있어서,
    상기 네거티브 커패시턴스 회로의 커패시턴스는 외부로부터 입력된 제어코드에 따라 결정되는 감지 증폭기.
  5. 제1항에 있어서, 상기 전류 바이어스 회로는,
    외부로부터 입력된 제어 코드에 따라 결정된 기준 전류를 생성하기 위한 전류원; 및
    상기 기준 전류를 미러링하여 상기 바이어스 전류를 생성하기 위한 전류 미러를 포함하는 감지 증폭기.
  6. 제1항에 있어서,
    상기 바이어스 전류의 양은 외부로부터 입력된 제어코드에 따라 결정되는 감지 증폭기.
  7. 픽셀;
    상기 픽셀로부터 출력된 픽셀 신호를 디지털 차동 신호들로 변환하기 위한 아날로그-디지털 변환 회로; 및
    상기 디지털 차동 신호들을 감지 증폭하기 위한 감지 증폭기를 포함하며,
    상기 감지 증폭기는,
    상기 디지털 차동 신호들을 전송하기 위한 데이터 라인 쌍;
    상기 데이터 라인 쌍 사이에 접속된 제1네거티브 커패시턴스 회로;
    상기 제1네거티브 커패시턴스 회로로 바이어스 전류를 공급하기 위한 제1전류 바이어스 회로;
    상기 데이터 라인 쌍으로 바이어스 전압을 공급하기 위한 제1전압 바이어스 회로; 및
    상기 데이터 라인 쌍 사이에 접속된 비교기를 포함하는 이미지 센서.
  8. 제7항에 있어서, 상기 이미지 센서는,
    상기 제1네거티브 커패시턴스 회로의 커패스턴스를 설정하기 위한 제1제어 코드와 상기 바이어스 전류를 설정하기 위한 제2제어코드를 생성하기 위한 타이밍 컨트롤러를 더 포함하는 이미지 센서.
  9. 제7항에 있어서, 상기 이미지 센서는 레플리커 감지 증폭기를 더 포함하며,
    상기 레플리커 감지 증폭기는,
    상기 제1네거티브 커패시턴스 회로와 동일한 구조와 접속 관계를 갖는 제2네거티브 커패시턴스 회로;
    상기 제1전류 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전류 바이어스 회로; 및
    상기 제1전압 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전압 바이어스 회로를 포함하는 이미지 센서.
  10. 제9항에 있어서,
    상기 레플리커 감지 증폭기는 상기 감지 증폭기의 반대쪽에 구현된 이미지 센서.
  11. 제9항에 있어서, 상기 이미지 센서는,
    상기 제2네거티브 커패시턴스 회로의 커패스턴스를 설정하기 위한 제1제어 코드와 상기 제2전류 바이어스 회로에 의하여 생성되는 바이어스 전류를 설정하기 위한 제2제어코드를 생성하기 위한 타이밍 컨트롤러를 더 포함하는 이미지 센서.
  12. 제8항에 있어서, 상기 제1네거티브 커패시턴스 회로는,
    상기 제1제어코드에 따라 결정되는 상기 커패시턴스를 갖는 커패시터 뱅크; 및
    상기 커패시터 뱅크와 상기 데이터 라인 쌍 사이에 접속되고, 상기 데이터 라인 쌍에 크로스-접속된 트랜지스터 쌍을 포함하는 이미지 센서.
  13. 제8항에 있어서, 상기 제1전류 바이어스 회로는,
    상기 제2제어코드에 따라 설정되는 기준 전류를 생성하기 위한 전류원; 및
    상기 기준 전류를 미러링하여 상기 바이어스 전류를 생성하기 위한 전류 미러를 포함하는 이미지 센서.
  14. 렌즈;
    상기 렌즈를 통하여 입력된 피사체의 광학 신호를 전기적인 이미지 데이터로 변환하기 위한 이미지 센서; 및
    상기 이미지 센서의 동작을 제어하는 프로세서를 포함하며,
    상기 이미지 센서는,
    픽셀;
    상기 픽셀로부터 출력된 픽셀 신호를 디지털 차동 신호들로 변환하기 위한 아날로그-디지털 변환 회로; 및
    상기 디지털 차동 신호들을 감지 증폭하기 위한 감지 증폭기를 포함하며,
    상기 감지 증폭기는,
    상기 디지털 차동 신호들을 전송하기 위한 데이터 라인 쌍;
    상기 데이터 라인 쌍 사이에 접속된 제1네거티브 커패시턴스 회로;
    상기 제1네거티브 커패시턴스 회로로 바이어스 전류를 공급하기 위한 제1전류 바이어스 회로;
    상기 데이터 라인 쌍으로 바이어스 전압을 공급하기 위한 제1전압 바이어스 회로; 및
    상기 데이터 라인 쌍 사이에 접속된 비교기를 포함하는 이미지 처리 장치.
  15. 제14항에 있어서, 상기 이미지 센서는 레플리커 감지 증폭기를 더 포함하며,
    상기 레플리커 감지 증폭기는,
    상기 제1네거티브 커패시턴스 회로와 동일한 구조와 접속 관계를 갖는 제2네거티브 커패시턴스 회로;
    상기 제1전류 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전류 바이어스 회로; 및
    상기 제1전압 바이어스 회로와 동일한 구조와 접속 관계를 갖는 제2전압 바이어스 회로를 포함하는 이미지 처리 장치.
  16. 제15항에 있어서, 상기 이미지 센서는,
    상기 제1네거티브 커패시턴스 회로의 커패스턴스와 상기 제2네거티브 커패시턴스 회로의 커패스턴스를 설정하기 위한 제1제어코드와, 상기 바이어스 전류와 상기 제2전류 바이어스 회로의 바이어스 전류를 설정하기 위한 제2제어코드를 생성하기 위한 타이밍 컨트롤러를 더 포함하는 이미지 처리 장치.
  17. 제15항에 있어서,
    상기 레플리커 감지 증폭기는 상기 감지 증폭기의 반대쪽에 구현된 이미지 처리 장치.
  18. 제15항에 있어서, 상기 제1네거티브 커패시턴스 회로는,
    상기 제1제어코드에 따라 결정되는 상기 커패시턴스를 갖는 커패시터 뱅크; 및
    상기 커패시터 뱅크와 상기 데이터 라인 쌍 사이에 접속되고, 상기 데이터 라인 쌍에 크로스-접속된 트랜지스터 쌍을 포함하는 이미지 처리 장치.
  19. 제15항에 있어서, 상기 제1전류 바이어스 회로는,
    상기 제2제어코드에 따라 설정되는 기준 전류를 생성하기 위한 전류원; 및
    상기 기준 전류를 미러링하여 상기 바이어스 전류를 생성하기 위한 전류 미러를 포함하는 이미지 처리 장치.
  20. 제14항에 있어서, 상기 이미지 처리 장치는,
    DSLR(digital single-lens reflex) 카메라인 이미지 처리 장치.
  21. 네거티브 컨덕턴스 회로가 접속된 데이터 라인 쌍을 통하여 차동 신호들을 수신하는 단계; 및
    상기 네거티브 컨덕턴스 회로로부터 출력된 차동 출력 전압들을 차동-싱글-엔디드 증폭기를 이용하여 증폭하는 단계를 포함하는 감지 증폭기의 동작 방법.
  22. 제22항에 있어서, 상기 감지 증폭기의 동작 방법은,
    전압 바이어스 회로를 이용하여 상기 데이터 라인 쌍으로 바이어스 전압을 공급하는 단계; 및
    전류 바이어스 회로를 이용하여 상기 네거티브 컨덕턴스 회로로 바이어스 전류를 공급하는 단계를 더 포함하는 감지 증폭기의 동작 방법.
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