KR20120070801A - 반도체 장치 및 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 고 유전율 절연막 및 금속 게이트를 구비하는 반도체 장치 및 그 제조방법에 관한 것으로, 본 발명의 반도체 장치는 기판상에 정의되는 제1도전형트랜지스터영역과 제2도전형트랜지스터영역; 상기 제1도전형트랜지스터영역 상에 적층된 제1게이트절연막, 제1금속게이트전극, 제1중간막, 제2금속게이트전극 및 제1폴리게이트전극; 및 상기 제2도전형트랜지스터영역 상에 적층된 제2게이트절연막, 제3금속게이트전극, 제2중간막, 제4금속게이트전극 및 제2폴리게이트전극을 포함하는 것을 특징으로 하며, 본 발명의 반도체 장치는 금속 게이트 사이에 중간층을 형성함으로써, 금속 게이트의 열화를 방지할 수 있어, 신뢰성 있는 반도체 장치를 제조할 수 있다. 또한, 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 금속 게이트의 일 함수 조절을 불순물 도핑 공정과 같은 단순한 공정으로 수행함으로써, 반도체 장치의 제조방법을 단순화할 수 있는 장점이 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고 유전율 절연막 및 금속 게이트를 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 고성능화를 위한 미세화가 진행되어, 게이트절연막의 두께는 점점 소형화(scaling down)되고 있다.
기존의 반도체장치에는 게이트절연막으로 산화막(SiO2)이 이용되어 왔지만, 산화막의 두께가 1nm 정도가 되면, 절연성능의 저하에 의해 누설전류가 증가하기 때문에 소비전력이 증가하고, 붕소 등 비금속이 상부의 게이트전극으로부터 절연막으로 확산하여 트랜지스터의 성능이나 신뢰성을 저하시키는 새로운 문제점을 발생시키고 있다. 때문에, 현재 고유전율(High-k) 게이트절연막의 개발이 활발히 진행되고 있다.
고유전율 게이트절연막은 산화막에 비해 유전율이 높기 때문에 전기적 특성을 열화시키지 않고, 게이트절연막으로서의 전기적두께를 얇게 하는 것이 가능하다. 여기서, 전기적두께(Electrical Tox)는 물리적두께(Physical Tox)와 구별되는 의미로, 전압에 따른 정전용량을 이용하여 측정하는 것이 전기적두께이다. 물리적두께는 TEM(Transmission Electron Microscopy)방법으로 직접적으로 확인하는 것을 말한다. 고유전율 게이트절연막은 열화 방지를 위한 물리적두께를 확보하면서도 얇은 전기적두께의 실현이 가능하여 고성능의 반도체장치를 제조할 수 있다.
고유전율 절연막의 재료로 하프늄실리게이트, 산화질화하프늄실리콘, 산화하프늄등이 연구되고 있는데, 이러한 고유전율 물질들은 기존에 사용되는 폴리실리콘게이트와 계면에서 페르미 준위 고정(pinning)현상과 게이트공핍층 형성 등과 같은 호환성문제가 발생한다. 이러한 문제를 방지하기 위한 시도로, 금속을 삽입한 게이트를 이용하여, 게이트공핍현상 및 고정전하에 의한 문턱전압의 변동현상을 해결하고자하는 노력이 있다.
그러나, 금속게이트를 사용하는 경우 폴리실리콘게이트와 달리 일함수의 조절이 어려운 문제점이 있다. 또한, 금속게이트는 공정 중에 쉽게 열화되는 문제점이 발생한다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 고유전율 게이트 절연막 및 금속 게이트를 포함하면서, 일 함수 조절이 용이하고 반도체 제조 공정 중에 쉽게 열화되지 않는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위하여, 본 발명의 반도체 장치는 기판상에 정의되는 제1도전형트랜지스터영역과 제2도전형트랜지스터영역; 상기 제1도전형트랜지스터영역 상에 적층된 제1게이트절연막, 제1금속게이트전극, 제1중간막, 제2금속게이트전극 및 제1폴리게이트전극; 및 상기 제2도전형트랜지스터영역 상에 적층된 제2게이트절연막, 제3금속게이트전극, 제2중간막, 제4금속게이트전극 및 제2폴리게이트전극을 포함하는 것을 특징으로 한다.
또한, 전술한 바와 같은 목적을 달성하기 위하여, 본 발명의 반도체 장치의 제조방법은 제1영역 및 제2영역을 구비하는 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트절연막 상에 제1금속게이트전극을 적층하는단계; 상기 제2영역의 제1금속게이트전극에 불순물을 도핑하는 단계; 상기 제1금속게이트전극을 포함하는 결과물 상에 중간막을 적층하는 단계; 상기 중간막 상에 제2금속게이트전극을 적층하는 단계; 상기 제2금속게이트전극 상에 폴리실리콘막을 적층하는 단계; 및 상기 폴리실리콘막, 제2금속게이트전극, 중간막, 제1금속게이트전극 및 게이트 절연막을 식각하여, 상기 제1영역 및 제2영역에 제1게이트 및 제2게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치는 금속 게이트 사이에 중간층을 형성함으로써, 금속 게이트의 열화를 방지할 수 있어, 신뢰성 있는 반도체 장치를 제조할 수 있다. 또한, 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법은 금속 게이트의 일 함수 조절을 불순물 도핑 공정과 같은 단순한 공정으로 수행함으로써, 반도체 장치의 제조방법을 단순화할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 도면
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면
도 3은 ALD공정의 진행도를 설명하기 위한 도면
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면
도 3은 ALD공정의 진행도를 설명하기 위한 도면
이하 설명되는 실시 예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 일 구성요소 상에 제3의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 본 명세서에서 '단계 후'는 나열한 단계들의 시계열 적 의미를 설명하기 위하여 사용되었다. 본 명세서에서 일 단계가 다른 단계 '후'에 수행된다는 것은 일 단계를 수행한 후에 다른 단계가 적집 수행되는 의미는 물론, 일 단계를 수행한 후에 제3의 단계가 더 수행될 수 있다는 의미도 포함한다. 본 발명의 실시 예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시 예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1에 도시한 바와 같이, 기판(11)에 소자분리막(12)이 구비되어, NMOS트랜지스터영역(101)과 PMOS트랜지스터영역(102)으로 분리된다. 도면에 별도로 도시하지 않았으나, 기판(11)에는 NMOS트랜지스터 영역(101)은 P형웰(미도시)이, PMOS트랜지스터 영역(102)은 N형웰(미도시)이 형성된다.
NMOS트랜지스터영역(101) 상에는 NMOS 트랜지스터(Tr1)가 형성되고, PMOS트랜지스터 영역(102) 상에는 PMOS 트랜지스터(Tr2)가 형성된다.
NMOS 트랜지스터(Tr1)는 NMOS게이트(G1)와 제1게이트 절연막(23A)을 포함하며, PMOS 트랜지스터(Tr2)는 PMOS게이트(G2)와 제2게이트 절연막(23B)를 포함한다.
NMOS게이트(G1)는 제1금속게이트전극(24a), 제1중간막(25a), 제2금속게이트전극(26a) 및 제1폴리게이트전극(27a)을 포함하는 적층구조이며, NMOS게이트(G1)의 측벽에는 내부 구조물을 보호하고, 절연하기 위한 스페이서(28a)가 구비된다.
PMOS게이트(G2)는 제3금속게이트전극(24b), 제2중간막(25b), 제4금속게이트전극(26b) 및 제2폴리게이트전극(27b)을 포함하는 적층구조이며, PMOS게이트(G2)의 측벽에는 내부 구조물을 보호하고, 절연하기 위한 스페이서(28b)가 구비된다.
여기서, 제1,2게이트절연막(23a,23b)은 제1절연막(21a,21b)과 제2절연막(22a,22b)의 적층구조이다. 여기서, 제2절연막(22a,22b)은 고 유전율(High-k)을 갖는 절연막이고, 제1절연막(21a,21b)은 산화막 또는 산화질화막을 포함한다.
제2절연막(22a,22b)의 유전율은 3.9보다 크게 형성되며, 바람직하게는 9 이상의 유전상수를 갖도록 형성된다. 제2절연막(22a,22b)은 하프늄실리게이트, 산화질화하프늄실리콘 또는 산화하프늄을 포함할 수 있다. 예를 들면, ZrO2, TiO2, La2O3, HfAlo2 또는 SrTiO3 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다.
제2절연막(22a,22b)은 높은 유전상수를 가지므로 그 물리적 두께는 누설전류가 발생하지 않도록 충분히 두껍게 형성할 수 있다. 예를 들어, 제2절연막(22a,22b)의 물리적 두께는 1nm 내지 3nm로 형성할 수 있다.
반면에, 산화막 또는 산화질화막을 포함하는 제1절연막(21a,21b)은 낮은 유전상수를 가지므로 제1절연막(21a,21b)의 물리적 두께는 1nm이하의 두께를 갖는 것이 바람직하며, 제1절연막(21a,21b)은 생략하여 제조될 수 있다. 여기서, 제1게이트절연막(23a)과 제2게이트절연막(23b)은 동일한 절연막이 패터닝되어 분리된 구조로 형성되는 것이 바람직하다.
제1,2게이트절연막(23a,23b)상에 형성되는 제1금속게이트전극(24a)과 제3금속게이트전극(24b)은 서로 다른 일함수를 갖는다. 바람직하게는 NMOS 형성영역에 형성되는 제1금속게이트전극(24a)이 제3금속게이트전극(24b)보다 상대적으로 낮은 일함수를 갖는다.
제1금속게이트전극(24a)은 Ti, Ta, Hf 또는 W중 어느 하나의 물질을 포함할 수 있다. 또는, Ti, Ta, Hf 또는 W중 어느 하나의 물질을 포함하는 질화막을 포함할 수 있다. 또는, 제1금속게이트전극(24a)은 Al, Si가 도핑된 Ti, Ta, Hf 또는 W중 어느 하나의 물질 또는 그들의 질화막을 포함할 수 있다.
바람직하게는 제1금속게이트전극(24a)은 TiN을 포함할 수 있다.
제1금속게이트전극(24a)은 10nm 이하의 두께로 형성될 수 있으며, 특히 1nm 내지 6nm의 두께가 바람직하다.
또한, 제1금속게이트전극(24a)는 4.0eV 내지 4.5eV의 일함수를 갖는 것이 바람직하다.
제3금속게이트전극(24b)은 제1금속게이트전극(24a)의 구성물질에 불순물을 더 포함하여 일함수가 조절된 물질로 형성할 수 있다. 여기서, 불순물은 금속 또는 비금속일 수 있으며, 일 함수 조절을 위한 금속은 Al을 포함하고, 비금속은 C,N 또는 Cl 중 적어도 하나의 원소를 포함한다.
바람직하게는 제3금속게이트전극(24b)은 TiAlN을 포함한다.
또한, 제3금속게이트전극(24b)은 4.8eV 내지 5.2eV의 일함수를 갖는 것이 바람직하다.
제1,3금속게이트전극(24a,24b) 상에 형성되는 제1,2중간막(25a,25b)을 구성하는 물질은 산화알루미늄막, 질화알루미늄막 또는 산화질화알루미늄막 중 어느 하나를 포함한다.
제1,2중간막(25a,25b)은 하부의 제1,3금속게이트전극(24a,24b)의 일함수를 보호하고, 후속 열처리 공정 중에 제1,3금속게이트전극(24a,24b)가 열화되는 것을 방지한다.
예를 들면, 제1금속게이트(24a)가 TiN인 경우, TiN은 500℃이상의 고온에서 급격히 산화가 잘되는데, 제1중간막(25a)은 TiN의 산화를 방지하는 역활을 한다.
또한, 제3금속게이트(24b)가 TiAlN인 경우, 1000℃ 고온 열처리 공정에서 Al의 확산으로 인하여 제3금속게이트(24b)가 이중 구조 형상으로 변형되는 것을 억제할 수 있다.
또한, 제1,2중간막(25a,25b)은 확산방지막의 역활도 하여 제1,3금속게이트전극(24a,24b)으로 비금속이 유입되는 것을 방지한다.
또한, 제1,2중간막(25a,25b)는 제1,3금속게이트(24a,24b) 상에 형성되는 제2,4금속게이트(26a,26b)와 상호 간에 상호작용(예를 들면, 상호 간에 확산)을 방지한다.
여기서, 제1,2중간막(25a,25b)은 문턱 전압의 변동을 발생시키지 않기 위해서 그 두께는 다이 폴 임게두께 이하로 형성되는 것이 바람직하다. 예를 들어, 약 0.3nm 이하인 것이 바람직하다.
제1,2중간막(25a,25b) 상에 형성되는 제2,4금속게이트전극(26a,26b)은 Ti, Ta, W, Al 또는 Co를 포함할 수 있다. 또한, 제2,4금속게이트전극(26a,26b)은 "Ti, Ta, W, Al 또는 Co" 각각의 질화막 또는 "Ti, Ta, W, Al 또는 Co" 각각의 합금 또는 "Ti, Ta, W, Al 또는 Co"각각에 Si가 도핑된 물질을 포함할 수 있다.
제2,4금속게이트전극(26a,26b)은 제1,2중간막(25a,25b) 상부에 저항 감소를 위하여 형성된다. 제2,4금속게이트전극(26a,26b)는 생략이 가능하다.
이로써, 고 유전율 절연막을 포함하는 듀얼 금속게이트전극을 구비하는 반도체 장치가 제공된다. 상술한 바와 같이, 금속 게이트 전극 사이에 중간막을 삽입함으로써, 금속 게이트의 열화를 방지할 수 있다. 이로써, 안정적인 문턱 전압 등과 같은 전기적 특성을 제공함으로써, 반도체 소자의 신뢰성을 향상할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면이다. 설명의 편의를 위하여 제조방법의 도면부호는 반도체 장치의 도면부호와 구성물이 서로 대응되도록 부여하였다.
도 2a에 도시한 바와 같이, 기판(11)상에 소자분리막(12)을 형성하여, NMOS트랜지스터 영역(101)과 PMOS트랜지스터 영역(102)으로 분리한다. 여기서 소자분리막(12)은 산화막을 포함하며, 도면에는 별도로 도시하지 않았으나, 기판(11)에 NMOS트랜지스터 영역(101)은 P형 웰을, PMOS트랜지스터 영역(102)은 N형 웰이 먼저 형성될 수 있다.
이어서, 소자분리막(12)을 포함하는 기판(11) 상에 게이트 절연막(23)을 형성한다. 게이트 절연막(23)은 제1절연막(21) 및 제2절연막(22)이 순차적으로 적층된 구조이다. 여기서, 제1절연막(21)은 산화실리콘 또는 산화질화실리콘을 포함한다. 제1절연막(21)의 두께는 1nm이하의 두께를 갖는 것이 바람직하며, 제1절연막(21)을 형성하는 단계는 생략할 수 있다.
제2절연막(22)은 고 유전율(High-k)을 갖는 절연막을 포함하여 형성한다. 제2절연막(22)은 3.9보다 큰 물질, 바람직하게는 9이상의 유전상수를 갖는 절연물질을 포함한다.
제2절연막(22)은 하프늄실리게이트, 산화질화하프늄실리콘 또는 산화하프늄을 포함할 수 있다. 예를 들면, ZrO2, TiO2, La2O3, HfAlo2 또는 SrTiO3 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다.
제2절연막(22)은 높은 유전상수를 가지므로 그 물리적 두께는 누설전류가 발생하지 않도록 충분히 두껍게 형성할 수 있다. 따라서, 제2절연막(22)은 제1절연막(21)보다 두껍게 형성할 수 있다.
예를 들어 제2절연막(22)의 물리적 두께는 1nm 내지 3nm로 형성할 수 있다.
도 2b에 도시한 바와 같이, 게이트절연막(23)상에 제1금속게이트전극(24)을 형성한다.
제1금속게이트전극(24)의 형성방법은 물리적기상증착(Physical Vapor Deposition,PVD), 화학적기상증착(Chemical Vapor Deposition,CVD) 또는 원자막증착(Atomic Layer Deposition.ALD) 방식이 가능하다.
여기서, 제1금속게이트전극(24)은 Ti, Ta, Hf 또는 W중 어느 하나의 물질을 포함할 수 있다. 또는, Ti, Ta, Hf 또는 W중 어느 하나의 물질을 포함하는 질화막을 포함할 수 있다. 또는, 제1금속게이트전극(24)은 Al, Si가 도핑된 Ti, Ta, Hf 또는 W중 어느 하나의 물질 또는 그들의 질화막을 포함할 수 있다. 바람직하게는 제1금속게이트전극(24)은 TiN을 포함할 수 있다.
제1금속게이트전극(24)은 10nm 이하의 두께로 형성될 수 있으며, 특히 1nm 내지 6nm의 두께가 바람직하다.
또한, 제1금속게이트전극(24)는 4.0eV 내지 4.5eV의 일 함수를 갖는 것이 바람직하다.
이어서, 제1금속게이트전극(24) 상에 감광막(미도시)을 도포하고, 노광 및 현상으로 패터닝하여 PMOS트랜지스터영역(102) 상의 제1금속게이트전극(24)을 노출부로 하는 하드마스크(29)를 형성한다. 여기서, 하드마스크(29)는 산화실리콘, 질화실리콘 또는 산화질화실리콘을 포함할 수 있다.
이어서, 노출된 PMOS트랜지스터영역(102)에 불순물을 도핑하여 PMOS영역(102)의 제1금속게이트전극(24)의 일함수를 조절한다. 조절된 바람직한 일함수는 4.8eV 내지 5.2eV이다. 여기서, 일함수 조절을 위한 불순물은 금속 또는 비금속일 수 있으며, 금속은 Al을 포함하고, 비금속은 C,N 또는 Cl 중 하나 이상의 원소를 포함한다.
본 발명은 상기와 같이 제1금속게이트전극(24) 적층공정, 하드마스크(29) 형성공정, 불순물 도핑 공정 등의 단순한 공정으로 일 함수를 용이하게 조절할 수 있는 장점이 있다.
또한, 단일 금속막(제1금속게이트전극(24)) 상에서 수행하므로 공정이 단순한 장점이 있다.
여기서, 상기 불순물 도핑 공정은 ALD방식을 포함할 수 있으며, 도 3의 ALD 공정 진행도를 참조하여 설명하며, 제1금속게이트전극(24)이 "TiN" 이고, 도핑 물질로 "Al"금속을 이용하는 방법을 예시로 하여 설명한다.
먼저, 제1단계로, 제1금속게이트전극(24)을 포함하는 구조물을 반응용기에 넣고, 전구체를 유입한다. 여기서, 전구체는 TTBA 또는 Al(CH3)3가 바람직하다.
이어서, 제2단계로, 전구체유입을 중지하고, 반응용기에서 전구체를 퍼지하여 제거한다. 여기서, 전구체를 퍼지하기 위한 가스는 불활성 가스인 N2,Ar또는He이 바람직하다.
이어서, 제1단계 및 제2단계를 n회 반복하여 노출된 제1금속게이트전극(24)의 Al조성을 조절한다.
여기서, 반복회수 n회는 노출된 제1금속게이트전극(24)(PMOS트랜지스터영역(102) 상에 형성된 제1금속게이트전극(24))이 바람직한 일함수로 조절될 때까지 반복한다.
이어서, 제3단계로, 반응용기에 NH3 또는 N2 로 예시되는 반응가스를 유입하여 상기 전구체와 반응시킨다. 즉, 제1금속게이트전극(24) 표면의 리간드를 조절하여 전구체의 열특성을 최적화할 수 있다. 또한, 상기 반응가스는 제1금속게이트전극(24)의 N농도를 조절하여 도핑 금속인 Al의 조성을 안정화시킨다.
이어서, 제4단계로 반응용기에 반응가스를 퍼지한다. 여기서 반응가스를 퍼지하기 위한 가스는 불활성 가스인 N2,Ar또는He이 바람직하다.
상기 ALD공정은 제1금속게이트전극(24)의 조성을 미세하게 조절할 수 있는 장점이 있다.
특히, 노출된 제1금속게이트전극(24)의 조성은 상기 제1,2단계를 n회 반복함으로써, 전구체 박막이 형성되지 않으면서 PMOS트랜지스터영역(102)의 제1금속게이트전극(24)의 조성을 변경할 수 있다.
바람직한 실시 예에 따르면, PMOS트랜지스터영역(102)의 제1금속게이트전극(24)의 조성은 TiN에서 TiAlN으로 변경되면서, 일함수는 조절된다.
이하, 조절된 제1금속게이트전극의 도면부호는 "24b"로 하고, 원래의 제1금속게이트전극의 도면부호는 "24a"로 한다.
도 2c에 도시한 바와 같이, 제1금속게이트전극(24a,24b)상에 중간막(25)를 형성한다. 여기서, 중간막(25)은 산화알루미늄막, 질화알루미늄막 또는 산화질화알루미늄막 중 어느 하나를 포함할 수 있다.
여기서, 중간막(25)은 하부의 제1금속게이트전극(24a,24b)의 일함수를 보호하고, 후속 열처리 공정 중에 제1금속게이트전극(24a,24b)가 열화되는 것을 방지한다. 또한, 중간막(25)은 확산방지막의 역활도 하여 제1금속게이트전극(24a,24b)으로 비금속이 유입되는 것을 방지한다. 또한, 제1금속게이트전극(24a,24b) 상에 형성되는 제2금속게이트(26)와 상호 간에 상호작용(예를 들면, 상호 간에 확산)을 방지한다.
여기서, 중간막(25)은 문턱 전압의 변동을 발생시키지 않기 위해서 그 두께는 다이폴 임게두께 이하로 형성하는 것이 바람직하다. 예를 들어, 약 0.3nm 이하인 것이 바람직하다.
이어서, 중간막(25) 상에 제2금속게이트전극(26)을 적층한다. 여기서, 제2금속게이트전극(26)은 Ti, Ta, W, Al 또는 Co를 포함할 수 있다. 또한, 제2금속게이트전극(26)은 "Ti, Ta, W, Al 또는 Co" 각각의 질화막 또는 "Ti, Ta, W, Al 또는 Co" 각각의 합금 또는 "Ti, Ta, W, Al 또는 Co"각각에 Si가 도핑된 물질을 포함할 수 있다.
제2금속게이트전극(26)은 중간막(25) 상부에 저항을 감소시키기 위하여 형성하는 것으로, 제2금속게이트전극(26)을 형성하는 공정은 생략될 수 있다.
이어서, 제2금속게이트전극(26) 상에 폴리게이트전극(27)을 형성한다. 여기서, 폴리게이트전극(27)은 폴리실리콘(Poly-Si)을 포함한다.
도 2d에 도시한 바와 같이, 폴리게이트전극(27)을 포함하는 구조물을 리소그래피와(lithography)와 식각공정으로 패턴화하여 NMOS게이트(G1)과 PMOS게이트(G2)로 분리한다.
이로써, 기판(11)상에 NMOS트랜지스터영역(101) 및 PMOS트랜지스터영역(102) 에 동시에 적층되었던 게이트절연막(23), 제1금속게이트(24a,24b), 중간막(25), 제2금속게이트전극(26) 및 폴리게이트전극(27)은 분리된다. 도면의 도면 부호는 NMOS트랜지스터영역(101)의 구조물은 도면부호 끝에 "a"를 추가였고, PMOS트랜지스터영역(102)의 구조물은 도면부호 끝에 "b"를 추가하여 구별되게 표시하였다.
이와 같이 본 발명의 제조 방법은 일반적이면서도 단순한 공정을 이용하여 일함수가 조절된 금속 게이트를 포함하는 반도체 장치를 제조할 수 있는 장점이 있다.
이어서, NMOS게이트(G1)과 PMOS게이트(G2)의 측벽에 스페이서(28)를 형성한다.
이어서, NMOS트랜지스터영역(101) 상의 기판에 소스와 드레인 형성을 위한 N형 비금속을 도핑하고, PMOS트랜지스터영역(102) 상의 기판에는 P형 비금속을 도핑하여 소스와 드레인을 형성한다.
이로써, NMOS트랜지스터(Tr1)와 PMOS트랜지스터(Tr2)를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 소자 분리막
23 : 게이트 절연막 24 : 제1금속게이트전극
25 : 중간막 26 : 제2금속게이트전극
27 : 폴리게이트전극 28 : 스페이서
23 : 게이트 절연막 24 : 제1금속게이트전극
25 : 중간막 26 : 제2금속게이트전극
27 : 폴리게이트전극 28 : 스페이서
Claims (19)
- 기판상에 정의되는 제1도전형트랜지스터영역과 제2도전형트랜지스터영역;
상기 제1도전형트랜지스터영역 상에 적층된 제1게이트절연막, 제1금속게이트전극, 제1중간막, 제2금속게이트전극 및 제1폴리게이트전극; 및
상기 제2도전형트랜지스터영역 상에 적층된 제2게이트절연막, 제3금속게이트전극, 제2중간막, 제4금속게이트전극 및 제2폴리게이트전극을 포함하는
반도체 장치.
- 제1항에 있어서,
상기 제1중간막 및 상기 제2중간막은 각각 산화알루미늄막, 질화알루미늄막 또는 산화질화알루미늄막 중 어느 하나를 포함하는
반도체 장치.
- 제1항에 있어서,
상기 제1게이트절연막 및 제2게이트절연막은 각각 고 유전율(high-k) 물질을 포함하는
반도체 장치. - 제1항에 있어서,
상기 제1도전형트랜지스터영역은 NMOS 트랜지스터 영역이고, 상기 제2도전형트랜지스터영역은 PMOS 트랜지스터 영역이고,
상기 제1금속게이트전극은 상기 제3금속게이트전극보다 낮은 일함수를 갖는
반도체 장치.
- 제1항에 있어서,
상기 제1금속게이트전극은 TiN을 포함하고,
상기 제3금속게이트전극은 TiAlN을 포함하는
반도체 장치.
- 제1항에 있어서,
상기 제2금속게이트전극 및 제4금속게이트전극은 Ti, Ta, W, Al 또는 Co 중 어느 하나를 포함하는 금속막인
반도체 장치.
- 제1영역 및 제2영역을 구비하는 기판상에 게이트 절연막을 형성하는 단계;
상기 게이트절연막 상에 제1금속게이트전극을 적층하는단계;
상기 제2영역의 제1금속게이트전극에 불순물을 도핑하는 단계;
상기 제1금속게이트전극을 포함하는 결과물 상에 중간막을 적층하는 단계;
상기 중간막 상에 제2금속게이트전극을 적층하는 단계;
상기 제2금속게이트전극 상에 폴리실리콘막을 적층하는 단계; 및
상기 폴리실리콘막, 제2금속게이트전극, 중간막, 제1금속게이트전극 및 게이트 절연막을 식각하여, 상기 제1영역 및 제2영역에 제1게이트 및 제2게이트를 형성하는 단계를 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 제2영역의 제1금속게이트전극에 불순물을 도핑하는 단계는
상기 제2영역의 제1금속게이트전극을 노출부로 하는 마스크를 형성하는 단계;
상기 마스크를 베리어로 하여 제1금속게이트전극에 불순물을 도핑하는 단계를 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 제2영역의 제1금속게이트전극에 도핑되는 불순물은 Al을 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 제2영역의 제1금속게이트전극에 도핑되는 불순물은 C 또는 N 또는 Cl 중 하나 이상을 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 제2영역의 제1금속게이트전극에 불순물을 도핑하는 단계는
원자막증착방법(ALD)을 수행하는 단계를 포함하는
반도체 장치 제조 방법.
- 제11항에 있어서,
상기 원자막증착방법을 수행하는 단계는
반응용기에 전구체를 유입하는 제1단계;
상기 반응용기의 전구체를 퍼지하는 제2단계;
상기 제1단계 및 제2단계를 1회 이상 반복하여 전구체의 조성을 조절하는 제3단계;
상기 반응용기에 반응가스를 유입하여 상기 전구체와 반응시키는 제4단계; 및
상기 반응용기의 반응가스를 퍼지하는 제5단계를 포함하는
반도체 장치 제조 방법.
- 제12항에 있어서,
상기 전구체는 Al을 포함하는 유기 화합물 또는 무기 화합물인
반도체 장치 제조 방법.
- 제13항에 있어서,
상기 전구체는 TTBA 또는 Al(CH3)3을 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 게이트 절연막은 고 유전율 절연막을 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 게이트절연막은 하프늄 실리케이트, 산화질화하프늄실리콘 또는 산화하프늄 중 어느 하나를 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 제1금속게이트전극은 TiN을 포함하는
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 제2금속게이트전극은
Ti, Ta, W, Al 또는 Co 중 어느 하나를 포함하는 금속막인
반도체 장치 제조 방법.
- 제7항에 있어서,
상기 중간막은 산화알루미늄막, 질화알루미늄막 또는 산화질화알루미늄막 중 어느 하나를 포함하는
반도체 장치 제조 방법.
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