KR20170034747A - 집적회로 소자 및 그 제조 방법 - Google Patents
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Abstract
집적회로 소자는 제1 고유전막 위에 형성되고 제1 일함수 조절 금속 함유 구조물을 가지는 제1 게이트 스택과, 상기 제2 고유전막 위에 형성되고 제1 일함수 조절 금속 함유 구조물에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 일함수 조절 금속 함유 구조물을 가지는 제2 게이트 스택을 포함한다.
Description
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 MOS (metal-oxide-semiconductor) 트랜지스터를 구비하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 서로 다른 문턱 전압을 필요로 하는 복수의 트랜지스터들에 대하여 각각 최적화된 다양한 일함수를 갖는 게이트 구조를 구비한 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 서로 다른 문턱 전압을 필요로 하는 복수의 트랜지스터들에 대하여 각각 최적화된 다양한 일함수를 갖는 게이트 구조를 형성할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판의 제1 활성 영역 위에 형성된 제1 고유전막과, 상기 제1 고유전막 위에 형성되고 제1 일함수 조절 금속 함유 구조물을 가지는 제1 게이트 스택과, 상기 기판의 제2 활성 영역 위에 형성된 제2 고유전막과, 상기 제2 고유전막 위에 형성되고 제1 일함수 조절 금속 함유 구조물에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 일함수 조절 금속 함유 구조물을 가지는 제2 게이트 스택을 포함한다.
일부 실시예들에서, 상기 제1 고유전막 및 상기 제2 고유전막은 금속 산화물로 이루어지고, 상기 제1 고유전막 및 상기 제2 고유전막은 서로 다른 산소 베이컨시 (oxygen vacancy) 밀도를 가질 수 있다.
일부 실시예들에서, 상기 제1 고유전막 및 상기 제2 고유전막은 금속 산화물로 이루어지고, 상기 제2 고유전막은 상기 제1 고유전막에서 보다 산소 베이컨시 밀도가 더 낮을 수 있다.
일부 실시예들에서, 상기 제1 일함수 조절 금속 함유 구조물은 상기 제1 고유전막에 직접 접하고 제1 두께를 가지는 단일막으로 이루어지는 제1 도전막을 포함하고, 상기 제2 일함수 조절 금속 함유 구조물은 상기 제1 도전막과 동일 레벨에 형성되고 상기 제1 두께를 가지는 다중막으로 이루어지는 제2 도전막을 포함하고, 상기 제2 도전막은 상기 제2 고유전막에 직접 접하는 하부 제2 도전막과, 상기 제1 도전막에서의 산소 함량보다 더 큰 산소 함량을 가지는 상부 제2 도전막을 포함할 수 있다. 일 예에서, 상기 하부 제2 도전막은 상기 제1 도전막에서의 산소 함량과 동일한 산소 함량을 가질 수 있다. 다른 예에서, 상기 하부 제2 도전막은 산소를 포함하지 않는 금속 함유막으로 이루어질 수 있다. 상기 상부 제2 도전막은 상기 제1 두께의 10 ∼ 90 %인 제2 두께를 가질 수 있다. 상기 하부 제2 도전막의 두께와 상기 상부 제2 도전막의 두께의 합은 상기 제1 도전막의 두께와 동일할 수 있다.
일부 실시예들에서, 상기 제1 일함수 조절 금속 함유 구조물은 상기 제1 고유전막에 직접 접하고, 제1 두께를 가지는 단일막으로 이루어지는 제1 도전막을 포함하고, 상기 제2 일함수 조절 금속 함유 구조물은 상기 제1 두께보다 더 큰 제2 두께를 가지는 다중막으로 이루어지는 제2 도전막을 포함하고, 상기 제2 도전막은 상기 제2 고유전막에 직접 접하고 상기 제1 도전막에서의 산소 함량보다 더 큰 산소 함량을 가지는 하부 제2 도전막과, 상기 제1 두께를 가지고 상기 제1 도전막에서와 동일한 산소 함량을 가지는 상부 제2 도전막을 포함할 수 있다. 일 예에서, 상기 제1 도전막 및 상기 상부 제2 도전막은 산소를 포함하지 않을 수 있다. 일 예에서, 상기 제1 도전막 및 상기 상부 제2 도전막은 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 일함수 조절 금속 함유 구조물은 상기 제1 고유전막에 직접 접하고 제1 두께를 가지는 단일막으로 이루어지는 제1 도전막을 포함하고, 상기 제2 일함수 조절 금속 함유 구조물은 상기 제2 고유전막에 직접 접하고 상기 제1 두께를 가지고 상기 제1 도전막에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 도전막을 포함할 수 있다. 일 예에서, 상기 제1 도전막과 상기 제2 도전막은 동일한 금속을 포함할 수 있다. 일 예에서, 상기 제1 도전막은 산소를 포함하지 않을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 일함수 조절 금속 함유 구조물은 단위 체적당 제1 산소 함량을 가지는 제1 도전막을 포함하고, 상기 제2 일함수 조절 금속 함유 구조물은 상기 제1 산소 함량보다 단위 체적당 5 ∼ 30 원자% 만큼 더 큰 제2 산소 함량을 가지는 도전막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 활성 영역은 상기 제1 고유전막으로 덮이는 제1 도전형의 제1 채널 영역을 가지고, 상기 제2 활성 영역은 상기 제2 고유전막으로 덮이는 제2 도전형의 제2 채널 영역을 가질 수 있다. 일부 실시예들에서, 상기 제1 채널 영역은 N 형 채널 영역이고, 상기 제2 채널 영역은 P 형 채널 영역일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 활성 영역은 상기 제1 고유전막으로 덮이는 제1 도전형의 제1 채널 영역을 가지고, 상기 제2 활성 영역은 상기 제2 고유전막으로 덮이는 상기 제1 도전형의 제2 채널 영역을 가질 수 있다. 일 예에서, 상기 제1 채널 영역 및 상기 제2 채널 영역은 N 형 채널 영역일 수 있다. 다른 예에서, 상기 제1 채널 영역 및 상기 제2 채널 영역은 P 형 채널 영역일 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판의 제1 활성 영역 위에 형성되고, 제1 산소 베이컨시 (oxygen vacancy) 밀도를 가지는 제1 고유전막과, 상기 제1 고유전막 위에 형성되고 제1 산소 함량을 가지는 제1 도전막을 포함하는 제1 일함수 조절 금속 함유 구조물을 가지는 제1 게이트 구조물과, 상기 기판의 제2 활성 영역 위에 형성되고 상기 제1 산소 베이컨시 밀도보다 더 낮은 제2 산소 베이컨시 밀도를 가지는 제2 고유전막과, 상기 제2 고유전막 위에 형성되고 상기 제1 산소 함량보다 더 큰 제2 산소 함량을 가지는 제2 도전막을 포함하는 제2 일함수 조절 금속 함유 구조물을 가지는 제2 게이트 구조물을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 고유전막 및 상기 제2 고유전막은 각각 제1 금속을 포함하고, 상기 제1 도전막 및 상기 제2 도전막은 각각 상기 제1 금속과 다른 제2 금속을 포함할 수 있다.
일부 실시예들에서, 상기 제1 도전막 및 상기 제2 도전막은 동일 두께를 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 일함수 조절 금속 함유 구조물의 두께보다 상기 제2 일함수 조절 금속 함유 구조물의 두께가 더 클 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 기판의 제3 활성 영역 위에 형성되고 상기 제2 산소 베이컨시 밀도보다 더 낮은 제3 산소 베이컨시 밀도를 가지는 제3 고유전막과, 상기 제3 고유전막 위에 형성되고 상기 제2 산소 함량보다 더 큰 제3 산소 함량을 가지는 제3 도전막을 포함하는 제3 일함수 조절 금속 함유 구조물을 가지는 제3 게이트 구조물을 더 포함할 수 있다. 상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 동일 금속을 포함할 수 있다. 일부 실시예들에서, 상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 제3 활성 영역 중 적어도 2 개의 활성 영역은 동일한 도전형의 채널이 형성되는 채널 영역을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 제1 영역에서 기판 위에 제1 유전막을 형성하고, 제2 영역에서 상기 기판 위에 제2 유전막을 형성한다. 상기 제1 영역에서 상기 제1 유전막을 덮는 제1 일함수 조절 금속 함유 구조물과, 상기 제2 영역에서 상기 제2 유전막을 덮고 상기 제1 일함수 조절 금속 함유 구조물에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 일함수 조절 금속 함유 구조물을 형성한다.
상기 제1 일함수 조절 금속 함유 구조물과 상기 제2 일함수 조절 금속 함유 구조물을 형성하는 단계는 상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제2 유전막을 덮는 일함수 조절 금속 함유막을 형성하는 단계와, 상기 제2 영역에서 상기 일함수 조절 금속 함유막 중 적어도 일부를 산화시키는 단계를 포함할 수 있다.
상기 제2 영역에서 상기 일함수 조절 금속 함유막 중 적어도 일부를 산화시키는 단계는 상기 일함수 조절 금속 함유막 중 상기 제1 영역에 있는 부분은 마스크 패턴으로 덮여 있는 상태에서 상기 일함수 조절 금속 함유막 중 상기 제2 영역에 있는 부분을 산화 분위기에 노출시키는 단계를 포함할 수 있다.
상기 제2 영역에서 상기 일함수 조절 금속 함유막 중 적어도 일부를 산화시키는 단계는 상기 제2 영역에서 상기 일함수 조절 금속 함유막의 하측 일부는 산화되지 않고 상기 일함수 조절 금속 함유막의 상측 일부만 산화되도록 상기 일함수 조절 금속 함유막을 산화시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법은 상기 제2 영역에서 상기 일함수 조절 금속 함유막 중 적어도 일부를 산화시키는 동안 상기 제2 유전막 내에서의 산소 베이컨시 밀도를 낮추는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 영역에서 상기 일함수 조절 금속 함유막 중 적어도 일부를 산화시키는 단계는 상기 제2 영역에서 상기 일함수 조절 금속 함유막 위에 산소 함유막을 형성하는 단계와, 상기 제1 영역에서는 상기 일함수 조절 금속 함유막이 노출되어 있는 상태에서 상기 산소 함유막이 형성된 결과물을 열처리하여 상기 제2 영역에서 상기 산소 함유막 내에 있는 산소 원자들을 상기 일함수 조절 금속 함유막 내로 확산시키는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 산소 함유막이 형성된 결과물을 열처리하는 동안 상기 제2 영역에서 상기 제2 유전막 내에서의 산소 베이컨시 밀도를 낮추는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제1 일함수 조절 금속 함유 구조물과 상기 제2 일함수 조절 금속 함유 구조물을 형성하는 단계는 상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제2 유전막 위에 산소 원자를 포함하는 제1 금속 함유막을 형성하는 단계와, 상기 제1 금속 함유막 중 제1 영역에 있는 부분만 선택적으로 제거하는 단계와, 상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제1 금속 함유막 위에 상기 제1 금속 함유막에서보다 더 적은 산소 함량을 가지는 제2 금속 함유막을 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 제2 금속 함유막은 상기 제1 영역에서는 상기 제1 유전막에 접하고 상기 제2 영역에서는 상기 제1 금속 함유막에 접하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제1 일함수 조절 금속 함유 구조물과 상기 제2 일함수 조절 금속 함유 구조물을 형성하는 단계는 상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제2 유전막 위에 산소 원자를 포함하는 금속 함유막을 형성하는 단계와, 상기 금속 함유막 중 제1 영역에 있는 부분에서만 선택적으로 상기 금속 함유막으로부터 산소 원자를 제거하는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 산소 원자를 제거하는 단계는 상기 금속 함유막 중 상기 제1 영역에 있는 부분만 선택적으로 환원시키는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 금속 함유막 중 상기 제1 영역에 있는 부분만 선택적으로 환원시키는 동안 상기 제1 유전막 내에서의 산소 베이컨시 밀도를 증가시키는 단계를 더 포함할 수 있다. 일부 실시예들에서, 상기 산소 원자를 제거하는 단계는 상기 제1 영역에서 상기 금속 함유막을 덮는 산소 포착막을 형성하는 단계와, 상기 제2 영역에서는 상기 금속 함유막이 노출된 상태에서 상기 산소 포착막이 형성된 결과물을 열처리하여, 상기 제1 영역에서 상기 금속 함유막 내에 있는 산소 원자들을 상기 산소 포착막으로 이동시키는 단계를 포함할 수 있다. 일부 실시예들에서, 상기 금속 함유막 내에 있는 산소 원자들을 상기 산소 포착막으로 이동시키는 동안 상기 제1 영역에서 상기 제1 유전막 내에서의 산소 베이컨시 밀도를 증가시키는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 서로 다른 문턱 전압이 요구되는 복수의 영역에서 서로 다른 산소 함량을 가지는 일함수 조절 금속 함유 구조물을 포함하는 트랜지스터를 구비한다. 본 발명의 기술적 사상에 의한 집적회로 소자에서는 서로 다른 문턱 전압이 요구되는 복수의 영역마다 트랜지스터의 일함수 조절 금속 함유 구조물 내에서의 산소 함량을 서로 다르게 조절하여 일함수를 변화시킴으로써 다양한 문턱 전압을 가지는 트랜지스터들을 구현할 수 있다. 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 단순하고 용이한 공정을 이용하여 넓은 범위에 걸쳐 다양한 문턱 전압을 가지도록 조절(modulation)할 수 있으며, 산소 함량을 정확하게 제어함으로써 재현성이 우수한 문턱 전압 조절 방법을 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 일함수 조절 금속 함유 구조물 및 제2 일함수 조절 금속 함유 구조물의 일 예를 보여주는 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 일함수 조절 금속 함유 구조물 및 제2 일함수 조절 금속 함유 구조물의 다른 예를 보여주는 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 일함수 조절 금속 함유 구조물 및 제2 일함수 조절 금속 함유 구조물의 또 다른 예를 보여주는 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16a 내지 도 16c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 16a는 FinFET 구조를 가지는 트랜지스터들을 포함하는 집적회로 소자의 주요 구성들을 도시한 사시도이고, 도 16b는 도 16a의 B1 - B1' 선 및 B2 - B2' 선 단면도이고, 도 16c는 도 16a의 C1 - C1' 선 및 C2 - C2' 선 단면도이다.
도 17a 및 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 17a는 FinFET 구조를 가지는 트랜지스터들을 포함하는 집적회로 소자의 평면 레이아웃 다이어그램이고, 도 17b는 도 17a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 18a 내지 도 18e는 본 발명의 기술적 사상에 의한 실시예들에 따라 FinFET 구조를 가지는 트랜지스터들을 포함하는 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 일함수 조절 금속 함유 구조물 및 제2 일함수 조절 금속 함유 구조물의 일 예를 보여주는 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 일함수 조절 금속 함유 구조물 및 제2 일함수 조절 금속 함유 구조물의 다른 예를 보여주는 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제1 일함수 조절 금속 함유 구조물 및 제2 일함수 조절 금속 함유 구조물의 또 다른 예를 보여주는 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16a 내지 도 16c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 16a는 FinFET 구조를 가지는 트랜지스터들을 포함하는 집적회로 소자의 주요 구성들을 도시한 사시도이고, 도 16b는 도 16a의 B1 - B1' 선 및 B2 - B2' 선 단면도이고, 도 16c는 도 16a의 C1 - C1' 선 및 C2 - C2' 선 단면도이다.
도 17a 및 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 17a는 FinFET 구조를 가지는 트랜지스터들을 포함하는 집적회로 소자의 평면 레이아웃 다이어그램이고, 도 17b는 도 17a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다.
도 18a 내지 도 18e는 본 발명의 기술적 사상에 의한 실시예들에 따라 FinFET 구조를 가지는 트랜지스터들을 포함하는 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다. 본 명세서에서, "고유전막"이라 함은 실리콘 이산화막 (SiO2 막)보다 더 큰 유전 상수를 가지는 금속 산화물로 이루어지는 유전막을 의미할 수 있다. 본 명세서에서 "산소 함량"이라 함은 달리 정의하지 않는 한 단위 체적당 산소 원자 수를 의미할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 집적회로 소자(100)는 제1 활성 영역(AC1)이 형성된 제1 영역(I)과, 제2 활성 영역(AC2)이 형성된 제2 영역(II)을 가지는 기판(110)을 포함한다.
제1 영역(I) 및 제2 영역(II)은 기판(110)의 서로 다른 영역들을 지칭하는 것으로, 기판(110) 상에서 서로 다른 기능을 수행하는 영역일 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)에는 각각 서로 다른 문턱 전압이 요구되는 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)가 형성될 수 있다.
제1 영역(I)에 형성된 제1 트랜지스터(TR11)는 제1 활성 영역(AC1) 위에 차례로 형성된 제1 인터페이스막(112), 제1 고유전막(122), 및 제1 게이트 스택(GS11)을 포함한다. 상기 제1 게이트 스택(GS11)은 상기 제1 고유전막(122) 위에 형성된 제1 일함수 조절 금속 함유 구조물(132)과, 상기 제1 일함수 조절 금속 함유 구조물(132)을 덮는 제1 상부 게이트막(142)을 포함할 수 있다.
제2 영역(II)에 형성된 제2 트랜지스터(TR12)는 제2 활성 영역(AC2) 위에 차례로 형성된 제2 인터페이스막(114), 제2 고유전막(124), 및 제2 게이트 스택(GS12)을 포함한다. 상기 제2 게이트 스택(GS12)은 상기 제2 고유전막(124) 위에 형성된 제2 일함수 조절 금속 함유 구조물(134)과, 상기 제2 일함수 조절 금속 함유 구조물(134)을 덮는 제2 상부 게이트막(144)을 포함할 수 있다.
일부 실시예들에서, 제1 트랜지스터(TR11)의 제1 채널 영역(CH1)과 제2 트랜지스터(TR12)의 제2 채널 영역(CH2)에는 서로 다른 도전형의 채널이 형성될 수 있다. 예를 들면, 제1 영역(I)은 NMOS 트랜지스터 영역이며, 제1 채널 영역(CH1)에는 N 형 채널이 형성될 수 있다. 제2 영역(II)은 PMOS 트랜지스터 영역이며, 제2 채널 영역(CH2)에는 P 형 채널이 형성될 수 있다. 이 경우, 제1 트랜지스터(TR11)를 구성하는 제1 일함수 조절 금속 함유 구조물(132)은 약 4.1 ∼ 4.5 eV 사이의 일함수를 가지고, 제2 트랜지스터(TR12)를 구성하는 제2 일함수 조절 금속 함유 구조물(134)은 약 4.8 ∼ 5.2 eV 사이의 일함수를 가질 수 있다.
다른 일부 실시예들에서, 상기 제1 활성 영역(AC1)에 형성되는 제1 채널 영역(CH1)과 상기 제2 활성 영역(AC2)에 형성되는 제2 채널 영역(CH2)에는 동일한 도전형의 채널이 형성될 수 있다.
일 예에서, 제1 영역(I) 및 제2 영역(II)은 각각 NMOS 트랜지스터 영역일 수 있다. 이 경우, 제1 영역(I)은 제2 영역(II)에서보다 낮은 문턱 전압이 요구되는 저전압 NMOS 트랜지스터 영역이고, 제2 영역(II)은 제1 영역(I)에서보다 높은 문턱 전압이 요구되는 고전압 NMOS 트랜지스터 영역일 수 있다.
다른 예에서, 제1 영역(I) 및 제2 영역(II)은 각각 PMOS 트랜지스터 영역일 수 있다. 이 경우, 제1 영역(I)은 제2 영역(II)에서보다 높은 문턱 전압이 요구되는 고전압 PMOS 트랜지스터 영역이고, 제2 영역(II)은 제1 영역(I)에서보다 낮은 문턱 전압이 요구되는 저전압 PMOS 트랜지스터 영역일 수 있다.
또 다른 일부 실시예들에서, 제1 영역(I)은 제2 영역(II)에서보다 문턱 전압이 낮고 스위칭 속도가 빠른 트랜지스터들이 형성되는 영역이고, 제2 영역(II)은 제1 영역(I)에서보다 문턱 전압이 높고, 스위칭 속도가 빠르지 않더라도 신뢰성이 높은 트랜지스터가 형성되는 영역일 수 있다. 예를 들면, 제1 영역(I)은 단위 메모리 셀이 매트릭스 형태로 배열되어 있는 셀 어레이 영역일 수 있다. 일부 실시예들에서, 상기 제2 영역(II)은 로직 셀 영역 또는 메모리 셀 영역일 수 있다. 또한, 제2 영역(II)은 외부의 데이터를 집적회로 소자(100)의 내부 회로에 입력하거나, 집적회로 소자(100)의 내부 회로로부터 데이터를 외부로 출력하는 기능을 수행하는 주변 회로들이 형성된 주변회로 영역일 수 있다. 일부 실시예들에서, 상기 제2 영역(II)은 입출력(I/O) 회로 장치의 일부를 구성할 수 있다. 그러나, 상기 설명은 단지 예시에 불과하며, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 예시한 경우와 달리, 제1 영역(I)은 로직 셀 영역 또는 메모리 셀 영역이고, 제2 영역(II)은 주변회로 영역일 수 있다.
상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 각각 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)의 표면을 산화시켜 얻어지는 막으로 이루어질 수 있다. 상기 제1 인터페이스막(112)은 제1 활성 영역(AC1)과 제1 고유전막(122)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 상기 제2 인터페이스막(114)은 제1 활성 영역(AC2)과 제2 고유전막(124)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 생략될 수 있다.
상기 제1 고유전막(122) 및 제2 고유전막(124)은 각각 실리콘 산화막보다 유전 상수가 더 큰 금속 산화물로 이루어질 수 있다. 예를 들면, 상기 제1 고유전막(122) 및 제2 고유전막(124)은 각각 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 제1 고유전막(122) 및 제2 고유전막(124)은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 제1 고유전막(122) 및 제2 고유전막(124)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 제1 고유전막(122) 및 제2 고유전막(124)은 각각 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제1 고유전막(122) 및 제2 고유전막(124)은 서로 다른 산소 베이컨시 (oxygen vacancy) 밀도를 가지는 금속 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 고유전막(124)은 상기 제1 고유전막(122)에서 보다 더 낮은 산소 베이컨시 밀도를 가질 수 있다. 예를 들면, 상기 제1 고유전막(122) 내에서의 산소 베이컨시 밀도는 약 1 × 1012 cm-3 이상이고, 상기 제2 고유전막(124) 내에서 산소 베이컨시 밀도는 약 1 × 1012 cm-3 미만일 수 있으나, 이는 단지 예시에 불과한 것으로, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
다른 일부 실시예들에서, 상기 제1 고유전막(122) 및 제2 고유전막(124)은 서로 다른 산소 함량을 가지는 금속 산화막으로 이루어질 수 있다. 여기서, "산소 함량"이라 함은 상기 제1 고유전막(122) 및 제2 고유전막(124) 각각의 단위 체적당 산소 원자 수를 의미한다. 일부 실시예들에서, 상기 제1 고유전막(122)은 화학양론을 만족하지 않는 산소결핍 (non-stoichiometric oxygen-deficient) 금속 산화막으로 이루어지고, 상기 제2 고유전막(124)은 화학양론을 만족하는 금속 산화막, 또는 화학양론을 만족하지 않는 산소 과잉 (non-stoichiometric oxygen-rich) 금속 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 고유전막(122) 및 제2 고유전막(124)이 각각 하프늄 산화물로 이루어지는 경우, 상기 제1 고유전막(122)은 HfO2 -x(0.6 ≤ x ≤ 1) 막으로 이루어지고, 상기 제2 고유전막(124)은 HfOx(x ≥ 2) 막으로 이루어질 수 있다.
상기 제1 고유전막(122) 및 제2 고유전막(124)은 각각 결정상 또는 비결정상으로 존재할 수 있다. 상기 제1 고유전막(122) 및 제2 고유전막(124) 내의 산소 베이컨시의 밀도 및/또는 산소 함량은 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12) 각각의 문턱 전압에 영향을 미칠 수 있다. 예를 들면, 상기 제1 고유전막(122)에서는 비교적 높은 산소 베이컨시 밀도를 가지도록 형성하고, 상기 제2 고유전막(124)에서는 비교적 낮은 산소 베이컨시 밀도를 가지도록 형성함으로써, 상기 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)에서 각각 원하는 문턱 전압이 얻어지도록 할 수 있다. 또는, 상기 제1 고유전막(122)에서는 화학양론적인 산소 함량보다 낮은 산소 함량을 가지도록 형성하고, 상기 제2 고유전막(124)에서는 상기 제1 고유전막(122)에서의 산소 함량보다 더 높은 산소 함량을 가지도록 형성하거나 화학양론을 만족하는 산소 함량을 가지도록 형성함으로써, 상기 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)에서 각각 원하는 문턱 전압이 얻어지도록 할 수 있다.
제1 영역(I)에서, 상기 제1 일함수 조절 금속 함유 구조물(132)은 상기 제1 고유전막(122)에 접하고 제1 산소 함량을 가지는 제1 도전막을 포함할 수 있다. 제2 영역(II)에서, 상기 제2 일함수 조절 금속 함유 구조물(134)은 상기 제2 고유전막(124)에 접하고 상기 제1 산소 함량보다 더 큰 제2 산소 함량을 가지는 제2 도전막을 포함할 수 있다. 여기서, "산소 함량"이라 함은 상기 제1 도전막 및 제2 도전막 각각의 단위 체적당 산소 원자 수를 의미한다. 제1 영역(I)에 형성되는 제1 도전막은 도 2에 예시한 제1 도전막(132A1), 또는 도 3에 예시한 제1 도전막(132B1)일 수 있다. 제2 영역(II)에 형성되는 제2 도전막은 도 2에 예시한 제2 도전막(134A1, 134A2), 또는 도 3에 예시한 제2 도전막(134B1)일 수 있다. 상기 제1 도전막(132A1), 제1 도전막(132B1), 제2 도전막(134A1, 134A2), 및 제2 도전막(134B1)에 대하여는 도 2 및 도 3을 참조하여 후술한다.
제1 영역(I)에서 제1 일함수 조절 금속 함유 구조물(132)을 구성하는 제1 도전막과, 제2 영역(II)에서 제2 일함수 조절 금속 함유 구조물(134)을 구성하는 제2 도전막은 각각 Ti, Ta, Al, 및 이들의 조합으로 이루어지는 금속을 포함할 수 있다. 일부 실시예들에서, 상기 제1 도전막은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, 산소 도핑된 TiAlN (이하, "TiAlN(O)"라 함) 막, 산소 도핑된 TaAlN (이하, "TaAlN(O)"라 함) 막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제2 도전막은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 일함수 조절 금속 함유 구조물(132)은 제1 두께(TH11)를 가지는 단일막으로 이루어지고, 상기 제2 일함수 조절 금속 함유 구조물(134)은 제2 두께(TH12)를 가지는 단일막 또는 다중막으로 이루어질 수 있다. 상기 제2 두께(TH12)는 상기 제1 두께(TH11)와 동일하거나 유사할 수 있다.
상기 제1 일함수 조절 금속 함유 구조물(132)을 덮는 제1 상부 게이트막(142)과, 상기 제2 일함수 조절 금속 함유 구조물(134)을 덮는 제2 상부 게이트막(144)은 서로 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 상부 게이트막(142) 및 제2 상부 게이트막(144)은 각각 제1 일함수 조절 금속 함유 구조물(132) 및 제2 일함수 조절 금속 함유 구조물(134) 상에 차례로 적층된 상부 일함수 조절막, 도전성 배리어막, 갭필 (gap-fill) 금속막, 또는 이들의 조합을 포함할 수 있다.
상기 상부 일함수 조절막은 TiAl, TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 도전성 배리어막은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 갭필 금속막은 상기 도전성 배리어막 위에 남아 있는 게이트 공간을 채우도록 형성될 수 있다. 상기 갭필 금속막은 W으로 이루어질 수 있다.
상기 상부 일함수 조절막, 도전성 배리어막, 및 상기 갭필 금속막은 각각 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)에서 각각 독립적으로 상기 상부 일함수 조절막, 상기 도전성 배리어막, 및 상기 갭필 금속막 중 적어도 하나가 생략될 수 있다.
도 2는 도 1에 예시한 집적회로 소자(100)의 일부 구성에 대한 보다 구체적인 예를 설명하기 위한 단면도이다. 도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2에는 도 1에 예시한 제1 일함수 조절 금속 함유 구조물(132) 및 제2 일함수 조절 금속 함유 구조물(134)로서 채용 가능한 제1 일함수 조절 금속 함유 구조물(132A) 및 제2 일함수 조절 금속 함유 구조물(134A)이 예시되어 있다.
도 2를 참조하면, 제1 일함수 조절 금속 함유 구조물(132A)은 제1 고유전막(122)에 직접 접하고 제1 두께(TH11)를 가지는 단일막으로 이루어지는 제1 도전막(132A1)을 포함한다. 상기 제1 도전막(132A1)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
상기 제2 일함수 조절 금속 함유 구조물(134A)은 상기 제1 도전막(132A1)과 동일 레벨에 형성되고 제2 두께(TH12)를 가지는 다중막으로 이루어지는 제2 도전막(134A1, 134A2)을 포함한다. 상기 제2 두께(TH12)는 상기 제1 두께(TH11)와 동일하거나 유사할 수 있다.
상기 제2 도전막(134A1, 134A2)은 제2 고유전막(124)에 직접 접하는 하부 제2 도전막(134A1)과, 상기 하부 제2 도전막(134A1)을 덮는 상부 제2 도전막(134A2)을 포함한다. 상기 상부 제2 도전막(134A2)은 제1 영역(I)에 형성된 제1 도전막(132A1)에서의 산소 함량보다 더 큰 산소 함량을 가진다.
일부 실시예들에서, 상기 하부 제2 도전막(134A1)은 제1 영역(I)에 형성된 제1 도전막(132A1)에서의 산소 함량과 동일 또는 유사한 산소 함량을 가질 수 있다. 예를 들면, 상기 하부 제2 도전막(134A1)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 하부 제2 도전막(134A1)은 산소를 포함하지 않는 금속 함유막으로 이루어질 수 있다. 예를 들면, 상기 하부 제2 도전막(134A1)은 Ti 막, TiN 막, Ta 막, TaN 막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 상부 제2 도전막(134A2)은 산소를 포함하는 금속 함유막으로 이루어질 수 있다. 예를 들면, 상기 상부 제2 도전막(134A2)은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 제1 영역(I)에 형성된 제1 도전막(132A1)과 제2 영역(II)에 형성된 하부 제2 도전막(134A1)은 동일한 조성을 가지는 동일한 물질로 이루어질 수 있다. 제1 도전막(132A1), 하부 제2 도전막(134A1), 및 상부 제2 도전막(134A2)은 서로 동일한 금속을 포함할 수 있다. 일 예에서, 상기 제1 도전막(132A1) 및 하부 제2 도전막(134A1)은 TiN 막으로 이루어지고, 상기 상부 제2 도전막(134A2)은 TiON 막으로 이루어질 수 있다. 다른 예에서, 상기 제1 도전막(132A1), 하부 제2 도전막(134A1), 및 상부 제2 도전막(134A2)은 각각 TiON 막으로 이루어지되, 상기 상부 제2 도전막(134A2) 내에서의 산소 함량이 상기 제1 도전막(132A1) 및 하부 제2 도전막(134A1) 각각에서의 산소 함량보다 더 클 수 있다. 예를 들면, 상기 상부 제2 도전막(134A2) 내에서의 산소 함량이 상기 제1 도전막(132A1) 및 하부 제2 도전막(134A1) 각각에서의 산소 함량보다 단위 체적당 약 5 ∼ 30 원자% 만큼 더 많을 수 있다.
상기 상부 제2 도전막(134A2)의 두께(THA2)는 상기 제1 두께(TH11)보다 작고 상기 제2 두께(TH12)보다 작을 수 있다. 일부 실시예들에서, 상기 상부 제2 도전막(134A2)의 두께(THA2)는 제1 두께(TH11)의 약 10 ∼ 90 %, 또는 제2 두께(TH12)의 약 10 ∼ 90 % 일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 하부 제2 도전막(134A1)의 두께와 상기 상부 제2 도전막(134A2)의 두께(THA2)의 합은 제1 영역(I)에 형성된 제1 도전막(132A1)의 제1 두께(TH11)와 동일할 수 있다.
도 3은 도 1에 예시한 집적회로 소자(100)의 일부 구성에 대한 보다 구체적인 다른 예를 설명하기 위한 단면도이다. 도 3에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3에는 도 1에 예시한 제1 일함수 조절 금속 함유 구조물(132) 및 제2 일함수 조절 금속 함유 구조물(134)로서 채용 가능한 제1 일함수 조절 금속 함유 구조물(132B) 및 제2 일함수 조절 금속 함유 구조물(134B)이 예시되어 있다.
도 3을 참조하면, 제1 일함수 조절 금속 함유 구조물(132B)은 제1 고유전막(122)에 직접 접하고 제1 두께(TH11)를 가지는 단일막으로 이루어지는 제1 도전막(132B1)을 포함한다. 상기 제1 도전막(132B1)에 대한 보다 상세한 구성은 도 2를 참조하여 제1 도전막(132A1)에 대하여 설명한 바와 대체로 동일하다.
상기 제2 일함수 조절 금속 함유 구조물(134B)은 상기 제1 도전막(132B1)과 동일 레벨에 형성되고 제2 두께(TH12)를 가지는 단일막으로 이루어지는 제2 도전막(134B1)을 포함한다.
상기 제1 도전막(132B1)의 제1 두께(TH11)와 상기 제2 도전막(134B1)의 제2 두께(TH12)는 동일할 수 있다.
상기 제2 도전막(134B1)은 제2 고유전막(124)에 직접 접해 있으며, 제1 영역(I)에 형성된 제1 도전막(132B1)에서의 산소 함량보다 더 큰 산소 함량을 가진다.
일부 실시예들에서, 상기 제1 도전막(132B1) 및 제2 도전막(134B1)은 동일한 금속을 포함할 수 있다.
일부 실시예들에서, 상기 제1 도전막(132B1)은 산소를 포함하지 않는 금속 함유막으로 이루어지고, 상기 제2 도전막(134B1)은 산소를 포함하는 금속 함유막으로 이루어질 수 있다.
다른 일부 실시예들에서, 상기 제1 도전막(132B1) 및 제2 도전막(134B1)은 각각 산소를 포함하는 금속 함유막으로 이루어지되, 상기 제1 도전막(132B1) 내에서의 산소 함량은 상기 제2 도전막(134B1) 내에서의 산소 함량보다 단위 체적당 약 5 ∼ 30 원자% 만큼 더 적을 수 있다.
일부 실시예들에서, 상기 제1 도전막(132B1)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 도전막(134B1)은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 상기 제1 도전막(132B1)은 TiN 막으로 이루어지고, 상기 제2 도전막(134B1)은 TiON 막으로 이루어질 수 있다. 다른 예에서, 상기 제1 도전막(132B1) 및 제2 도전막(134B1)은 각각 TiON 막으로 이루어지되, 상기 제2 도전막(134B1) 내에서의 산소 함량이 상기 제1 도전막(132B1) 내에서의 산소 함량보다 더 클 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 4에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(200)는 기판(110)의 제1 영역(I)에 형성된 제1 트랜지스터(TR21)와, 제2 영역(II)에 형성된 제2 트랜지스터(TR22)를 포함한다.
상기 제1 트랜지스터(TR21)는 제1 활성 영역(AC1) 위에 차례로 형성된 제1 인터페이스막(112), 제1 고유전막(122), 및 제1 게이트 스택(GS21)을 포함한다. 상기 제1 게이트 스택(GS21)은 상기 제1 고유전막(122) 위에 형성된 제1 일함수 조절 금속 함유 구조물(132)과, 상기 제1 일함수 조절 금속 함유 구조물(132)을 덮는 제1 상부 게이트막(142)을 포함할 수 있다.
상기 제2 트랜지스터(TR22)는 제2 활성 영역(AC2) 위에 차례로 형성된 제2 인터페이스막(114), 제2 고유전막(224), 및 제2 게이트 스택(GS22)을 포함한다. 상기 제2 고유전막(224)은 도 1을 참조하여 제2 고유전막(124)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 상기 제2 게이트 스택(GS22)은 상기 제2 고유전막(224) 위에 형성된 제2 일함수 조절 금속 함유 구조물(234)과, 상기 제2 일함수 조절 금속 함유 구조물(234)을 덮는 제2 상부 게이트막(144)을 포함할 수 있다.
일부 실시예들에서, 상기 제1 고유전막(122) 및 제2 고유전막(224)은 서로 다른 산소 베이컨시 밀도를 가지는 금속 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 고유전막(224)은 상기 제1 고유전막(122)에서 보다 산소 베이컨시 밀도가 더 낮을 수 있다.
다른 일부 실시예들에서, 상기 제1 고유전막(122) 및 제2 고유전막(224)은 서로 다른 산소 함량을 가지는 금속 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 고유전막(122)은 화학양론을 만족하지 않는 산소결핍 금속 산화막으로 이루어지고, 상기 제2 고유전막(224)은 화학양론을 만족하는 금속 산화막, 또는 화학양론을 만족하지 않는 산소 과잉 금속 산화막으로 이루어질 수 있다. 예를 들면, 상기 제1 고유전막(122)은 HfO2 -x(0.6 ≤ x ≤ 1) 막으로 이루어지고, 상기 제2 고유전막(224)은 HfOx(x ≥ 2) 막으로 이루어질 수 있다.
상기 제1 일함수 조절 금속 함유 구조물(132)은 상기 제1 고유전막(122)에 접하고 제1 산소 함량을 가지는 제1 도전막을 포함할 수 있다. 상기 제2 일함수 조절 금속 함유 구조물(234)은 상기 제2 고유전막(224)에 접하고 상기 제1 산소 함량보다 더 큰 제2 산소 함량을 가지는 제2 도전막을 포함할 수 있다. 일부 실시예들에서, 상기 제1 도전막 및 제2 도전막에 대한 보다 상세한 구성은 도 1을 참조하여 설명한 바와 같을 수 있다. 다른 일부 실시예들에서, 상기 제1 도전막은 도 5에 예시한 제1 도전막(132C1)일 수 있다. 상기 제2 도전막은 도 5에 예시한 하부 제2 도전막(234C1)일 수 있다. 상기 제1 도전막(132C1) 및 하부 제2 도전막(234C1)에 대하여는 도 5를 참조하여 후술한다.
일부 실시예들에서, 상기 제1 일함수 조절 금속 함유 구조물(132)은 제1 두께(TH21)를 가지는 단일막으로 이루어지고, 상기 제2 일함수 조절 금속 함유 구조물(234)은 제2 두께(TH22)를 가지는 단일막 또는 다중막으로 이루어질 수 있다. 상기 제2 두께(TH22)는 상기 제1 두께(TH21)보다 더 클 수 있다.
도 5는 도 4에 예시한 집적회로 소자(200)의 일부 구성에 대한 보다 구체적인 예를 설명하기 위한 단면도이다. 도 5에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5에는 도 4에 예시한 제1 일함수 조절 금속 함유 구조물(132) 및 제2 일함수 조절 금속 함유 구조물(234)로서 채용 가능한 제1 일함수 조절 금속 함유 구조물(132C) 및 제2 일함수 조절 금속 함유 구조물(234C)이 예시되어 있다.
제1 영역(I)에 형성된 제1 일함수 조절 금속 함유 구조물(132C)은 제1 고유전막(122)에 직접 접하고 제1 두께(TH21)를 가지는 단일막으로 이루어지는 제1 도전막(132C1)을 포함한다. 상기 제1 도전막(132C1)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
제2 영역(II)에 형성된 제2 일함수 조절 금속 함유 구조물(234C)은 제2 두께(TH22)를 가지는 다중막으로 이루어지는 제2 도전막(234C1, 234C2)을 포함한다. 상기 제2 두께(TH22)는 상기 제1 두께(TH21)보다 더 크다.
상기 제2 도전막(234C1, 234C2)은 제2 고유전막(224)에 직접 접하는 하부 제2 도전막(234C1)과, 상기 하부 제2 도전막(234C1)을 덮는 상부 제2 도전막(234C2)을 포함한다. 상기 하부 제2 도전막(234C1)은 제1 영역(I)에 형성된 제1 도전막(132C1)에서의 산소 함량보다 더 큰 산소 함량을 가질 수 있다. 상기 상부 제2 도전막(234C2)은 상기 하부 제2 도전막(234C1)에서의 산소 함량보다 더 적은 산소 함량을 가질 수 있다. 일부 실시예들에서, 상기 상부 제2 도전막(234C2)은 제1 영역(I)에 형성된 제1 도전막(132C1)에서의 산소 함량과 동일한 산소 함량을 가질 수 있다. 예를 들면, 상기 제1 도전막(132C1) 및 상부 제2 도전막(234C2)은 각각 상기 하부 제2 도전막(234C1) 내에서의 산소 함량보다 단위 체적당 약 5 ∼ 30 원자% 만큼 더 적은 산소 함량을 가질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 하부 제2 도전막(234C1)은 산소를 포함하는 금속 함유막, 예를 들면 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 도전막(132C1) 및 상부 제2 도전막(234C2)은 산소를 포함하지 않는 금속 함유막으로 이루어질 수 있다. 예를 들면, 상기 제1 도전막(132C1) 및 상부 제2 도전막(234C2)은 Ti 막, TiN 막, Ta 막, TaN 막, 또는 이들의 조합으로 이루어질 수 있다.
다른 일부 실시예들에서, 상기 제1 도전막(132C1) 및 상부 제2 도전막(234C2)은 산소를 포함하는 금속 함유막으로 이루어질 수 있다. 이 경우, 상기 제1 도전막(132C1) 및 상부 제2 도전막(234C2) 내에서의 산소 함량은 상기 하부 제2 도전막(234C1) 내에서의 산소 함량보다 더 적을 수 있다.
일부 실시예들에서, 제1 영역(I)에 형성된 제1 도전막(132C1)과 제2 영역(II)에 형성된 상부 제2 도전막(234C2)은 동일한 조성을 가지는 동일한 물질로 이루어질 수 있다.
상기 제1 영역(I)에 형성된 제1 도전막(132C1)과, 제2 영역(II)에 형성된 하부 제2 도전막(234C1) 및 상부 제2 도전막(234C2)은 서로 동일한 금속을 포함할 수 있다. 일 예에서, 상기 제1 도전막(132C1) 및 상부 제2 도전막(234C2)은 TiN 막으로 이루어지고, 상기 하부 제2 도전막(234C1)은 TiON 막으로 이루어질 수 있다. 다른 예에서, 상기 제1 도전막(132C1), 하부 제2 도전막(234C1), 및 상부 제2 도전막(234C2)은 각각 TiON 막으로 이루어지되, 상기 하부 제2 도전막(234C1) 내에서의 산소 함량이 상기 제1 도전막(132C1) 및 상부 제2 도전막(234C2) 내에서의 산소 함량보다 더 클 수 있다.
일부 실시예들에서, 상기 상부 제2 도전막(234C2)의 두께(THC2)는 상기 제1 도전막(132C1)의 제1 두께(TH21)와 동일할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 6에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(300)는 도 1에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 기판(110)의 제3 영역(III)에 형성된 제3 트랜지스터(TR13)를 더 포함한다.
상기 제3 트랜지스터(TR13)는 기판(110)의 제3 영역(III)에서 제3 활성 영역(AC3) 위에 차례로 형성된 제3 인터페이스막(116), 제3 고유전막(126), 및 제3 게이트 스택(GS13)을 포함한다. 상기 제3 게이트 스택(GS13)은 상기 제3 고유전막(126) 위에 형성된 제3 일함수 조절 금속 함유 구조물(136)과, 상기 제3 일함수 조절 금속 함유 구조물(136)을 덮는 제3 상부 게이트막(146)을 포함할 수 있다.
제3 영역(III)은 제1 영역(I) 및 제2 영역(II) 중 적어도 하나의 영역으로부터 이격된 영역일 수도 있고, 제1 영역(I) 및 제2 영역(II) 중 적어도 하나와 서로 연결된 영역일 수도 있다.
일부 실시예들에서, 제1 트랜지스터(TR11), 제2 트랜지스터(TR12), 및 제3 트랜지스터(TR13)는 서로 다른 문턱 전압이 요구될 수 있다.
일부 실시예들에서, 제3 트랜지스터(TR13)의 제3 채널 영역(CH13)에는 제1 트랜지스터(TR11)의 제1 채널 영역(CH11) 및 제2 트랜지스터(TR12)의 제2 채널 영역(CH12) 중 적어도 하나의 채널 영역에서와 동일한 도전형의 채널이 형성될 수 있다. 예를 들면, 제3 채널 영역(CH13)에는 N 형 채널 또는 P 형 채널이 형성될 수 있다.
다른 일부 실시예들에서, 제3 트랜지스터(TR13)의 제3 채널 영역(CH13)에는 제1 트랜지스터(TR11)의 제1 채널 영역(CH11) 및 제2 트랜지스터(TR12)의 제2 채널 영역(CH12) 중 어느 하나의 채널 영역에서와 동일한 도전형의 채널이 형성되지만, 다른 하나의 채널 영역과는 반대 도전형의 채널이 형성될 수 있다. 일 예에서, 제1 내지 제3 트랜지스터(TR11, TR12, TR13) 중에서 선택되는 2 개의 트랜지스터는 NMOS 트랜지스터이고, 나머지 하나의 트랜지스터는 PMOS 트랜지스터일 수 있다. 다른 예에서, 제1 내지 제3 트랜지스터(TR11, TR12, TR13) 중에서 선택되는 1 개의 트랜지스터는 NMOS 트랜지스터이고, 나머지 2 개의 트랜지스터는 PMOS 트랜지스터일 수 있다.
일부 실시예들에서, 제1 활성 영역(AC1)에 형성되는 제1 채널 영역(CH11), 제2 활성 영역(AC2)에 형성되는 제2 채널 영역(CH12), 및 제3 활성 영역(AC3)에 형성되는 제3 채널 영역(CH13)에는 서로 동일한 도전형의 채널이 형성될 수 있다.
일 예에서, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)은 모두 NMOS 트랜지스터 영역이며, 제1 채널 영역(CH11), 제2 채널 영역(CH12), 및 제3 채널 영역(CH13)에는 각각 N 형 채널이 형성될 수 있다. 이 경우, 제1 영역(I)은 제2 영역(II)에서보다 낮은 문턱 전압이 요구되는 저전압 NMOS 트랜지스터 영역이고, 제3 영역(III)은 제1 영역(I)에서보다 높은 고전압 NMOS 트랜지스터 영역이고, 제2 영역(II)은 제1 영역(I)에서보다는 높지만 제3 영역(II)에서보다는 낮은 문턱 전압이 요구되는 중간 전압 (medium voltage) NMOS 트랜지스터 영역일 수 있다.
다른 예에서, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)은 모두 PMOS 트랜지스터 영역이며, 제1 채널 영역(CH11), 제2 채널 영역(CH12), 및 제3 채널 영역(CH13)에는 각각 P 형 채널이 형성될 수 있다. 이 경우, 제1 영역(I)은 제2 영역(II)에서보다 높은 문턱 전압이 요구되는 고전압 PMOS 트랜지스터 영역이고, 제3 영역(III)은 제1 영역(I)에서보다 낮은 저전압 PMOS 트랜지스터 영역이고, 제2 영역(II)은 제1 영역(I)에서보다는 낮고 제3 영역(II)에서보다는 높은 문턱 전압이 요구되는 중간 전압 PMOS 트랜지스터 영역일 수 있다.
일부 실시예들에서, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)은 각각 독립적으로 로직 셀 영역, 메모리 셀 영역, 또는 주변회로 영역일 수 있다.
도 6에 예시한 집적회로 소자(300)에서, 제3 인터페이스막(116)은 제3 활성 영역(AC3)의 표면을 산화시켜 얻어지는 막으로 이루어질 수 있다. 상기 제3 인터페이스막(116)은 제3 활성 영역(AC3)과 제3 고유전막(126)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 상기 제3 인터페이스막(116)에 대한 보다 상세한 구성은 도 1을 참조하여 제1 인터페이스막(112) 및 제2 인터페이스막(114)에 대하여 설명한 바와 대체로 동일하다. 일부 실시예들에서, 상기 제3 인터페이스막(116)은 생략될 수 있다.
상기 제3 고유전막(126)은 도 1을 참조하여 제1 고유전막(122) 및 제2 고유전막(124)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 제1 고유전막(122), 제2 고유전막(124), 및 제3 고유전막(126)은 서로 다른 산소 베이컨시 밀도를 가질 수 있다. 일부 실시예들에서, 상기 제3 고유전막(126)은 상기 제1 고유전막(122) 및 제2 고유전막(124)에서의 산소 베이컨시 밀도보다 더 낮은 산소 베이컨시 밀도를 가질 수 있다.
상기 제1 고유전막(122), 제2 고유전막(124), 및 제3 고유전막(126)은 서로 다른 산소 함량을 가질 수 있다. 일부 실시예들에서, 상기 제3 고유전막(126)은 상기 제1 고유전막(122) 및 제2 고유전막(124)에서의 산소 함량보다 더 높은 산소 함량을 가질 수 있다.
예를 들면, 상기 제1 고유전막(122), 제2 고유전막(124), 및 제3 고유전막(126)은 각각 하프늄 산화물로 이루어질 수 있다. 이 경우, 상기 제1 고유전막(122) 및 제2 고유전막(124)은 HfO2 -x(0.6 ≤ x ≤ 1) 막으로 이루어지되, 제1 고유전막(122)에서보다 제2 고유전막(124)에서의 산소 함량이 더 높고, 제3 고유전막(126)은 HfOx(x ≥ 2) 막으로 이루어질 수 있다. 또는, 상기 제1 고유전막(122)은 HfO2-x(0.6 ≤ x ≤ 1) 막으로 이루어지고, 상기 제2 고유전막(124) 및 제3 고유전막(126)은 HfOx(x ≥ 2) 막으로 이루어지되, 상기 제2 고유전막(124)에서보다 상기 제3 고유전막(126)에서의 산소 함량이 더 높을 수 있다.
상기 제3 일함수 조절 금속 함유 구조물(136)은 상기 제3 고유전막(126)에 접하도록 형성될 수 있다. 상기 제3 일함수 조절 금속 함유 구조물(136)은 제2 영역(II)에 형성된 제2 일함수 조절 금속 함유 구조물(134)에서의 제2 산소 함량보다 더 큰 제3 산소 함량을 가지는 제3 도전막을 포함할 수 있다. 상기 제3 도전막은 상기 제2 일함수 조절 금속 함유 구조물(134)을 구성하는 제2 도전막에서보다 더 높은 산소 함량을 가지는 금속 함유막으로 이루어질 수 있다. 상기 제3 도전막은 제3 두께(TH13)를 가지는 단일막 또는 다중막으로 이루어질 수 있다. 상기 제3 두께(TH13)는 제1 두께(TH11)와 동일 또는 유사할 수 있다. 일부 실시예들에서, 상기 제3 도전막은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
상기 제3 일함수 조절 금속 함유 구조물(136)을 덮는 제3 상부 게이트막(146)은 제1 영역(I)에 형성된 제1 상부 게이트막(142), 및/또는 제2 영역(II)에 형성된 제2 상부 게이트막(144)의 구성 물질과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제3 상부 게이트막(146)은 제1 상부 게이트막(142) 및 제2 상부 게이트막(144)과 유사하게, 상부 일함수 조절막, 도전성 배리어막, 갭필 금속막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 일함수 조절막, 도전성 배리어막, 및 갭필 금속막에 대한 보다 상세한 구성은 도 1을 참조하여 제1 상부 게이트막(142) 및 제2 상부 게이트막(144)을 구성하는 상부 일함수 조절막, 도전성 배리어막, 및 갭필 금속막에 대하여 설명한 바를 참조한다. 일부 실시예들에서, 상기 제3 트랜지스터(TR13)에서, 제3 상부 게이트막(146)을 구성하는 상부 일함수 조절막, 도전성 배리어막, 및 갭필 금속막 중 적어도 하나는 생략 가능하다.
일부 실시예들에서, 상기 제3 트랜지스터(TR13)에 포함된 제3 일함수 조절 금속 함유 구조물(136)은 도 2를 참조하여 설명한 제2 일함수 조절 금속 함유 구조물(134A)과 동일한 구조를 가지되, 상기 제2 일함수 조절 금속 함유 구조물(134A)에서보다 더 큰 산소 함량을 가질 수 있다.
다른 일부 실시예들에서, 상기 제3 트랜지스터(TR13)에 포함된 제3 일함수 조절 금속 함유 구조물(136)은 도 3을 참조하여 설명한 제2 일함수 조절 금속 함유 구조물(134B)과 동일한 구조를 가지되, 상기 제2 일함수 조절 금속 함유 구조물(134B)에서보다 더 큰 산소 함량을 가질 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 7에 있어서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 집적회로 소자(400)는 도 4에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 기판(110)의 제3 영역(III)에 형성된 제3 트랜지스터(TR23)를 더 포함한다.
상기 제3 트랜지스터(TR23)는 기판(110)의 제3 영역(III)에서 제3 활성 영역(AC3) 위에 차례로 형성된 제3 인터페이스막(116), 제3 고유전막(226), 및 제3 게이트 스택(GS23)을 포함한다. 상기 제3 게이트 스택(GS23)은 상기 제3 고유전막(226) 위에 형성된 제3 일함수 조절 금속 함유 구조물(236)과, 상기 제3 일함수 조절 금속 함유 구조물(236)을 덮는 제3 상부 게이트막(146)을 포함할 수 있다.
일부 실시예들에서, 제1 트랜지스터(TR21), 제2 트랜지스터(TR22), 및 제3 트랜지스터(TR23)는 서로 다른 문턱 전압이 요구될 수 있다.
일부 실시예들에서, 제3 트랜지스터(TR23)에 대한 보다 상세한 사항은 도 6을 참조하여 제3 트랜지스터(TR13)에 대하여 설명한 바와 대체로 유사하다. 단, 도 7에 예시한 집적회로 소자(400)에서, 상기 제3 일함수 조절 금속 함유 구조물(236)은 제2 영역(II)에 형성된 제2 일함수 조절 금속 함유 구조물(234)과 대체로 동일한 구성을 가지되, 상기 제2 일함수 조절 금속 함유 구조물(234)에서의 제2 산소 함량보다 더 큰 제3 산소 함량을 가지는 제3 도전막을 포함할 수 있다.
상기 제3 일함수 조절 금속 함유 구조물(236)은 제3 두께(TH23)를 가지는 다중막으로 이루어질 수 있다. 상기 제3 두께(TH23)는 제1 두께(TH21)보다 더 크고 제2 두께(TH22)와 동일 또는 유사할 수 있다. 일부 실시예들에서, 상기 제3 일함수 조절 금속 함유 구조물(236)을 구성하는 제3 도전막은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 제3 트랜지스터(TR23)에 포함된 제3 일함수 조절 금속 함유 구조물(236)은 도 5를 참조하여 설명한 제2 일함수 조절 금속 함유 구조물(234C)과 동일한 구조를 가지되, 상기 제2 일함수 조절 금속 함유 구조물(234C)에서보다 더 큰 산소 함량을 가질 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 대하여 상세히 설명한다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8d에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 준비한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 영역(I)의 제1 활성 영역(AC1) 위에 제1 인터페이스막(112)을 형성하고, 제2 영역(II)의 제2 활성 영역(AC2) 위에 제2 인터페이스막(114)을 형성한다.
상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 동시에 형성될 수 있다. 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 각각 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)의 표면을 산화시켜 얻어질 수 있다. 다른 일부 실시예들에서, 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 인터페이스막(112) 및 제2 인터페이스막(114)은 각각 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 영역(I)에서 제1 인터페이스막(112) 위에 제1 고유전막(122)을 형성하고, 제2 영역(II)에서 제2 인터페이스막(114) 위에 제2 고유전막(124)을 형성한다.
상기 제1 고유전막(122) 및 제2 고유전막(124)을 형성하기 위하여, 금속 산화물로 이루어지는 예비 고유전막을 형성한 후, 상기 예비 고유전막을 열처리할 수 있다. 상기 예비 고유전막에 대한 보다 상세한 구성은 도 9a를 참조하여 예비 고유전막(120)에 대하여 후술하는 바를 참조한다. 상기 열처리는 필요에 따라 산소 분위기 또는 불활성 가스 분위기에서 수행될 수 있다.
일부 실시예들에서, 상기 예비 고유전막을 열처리하는 데 있어서, 상기 예비 고유전막 중 제1 영역(I)에 있는 부분은 마스크 패턴(도시 생략)으로 덮고 제2 영역(II)에 있는 부분은 노출된 상태에서 산소 분위기 하에서 열처리를 수행할 수 있다. 이 경우, 상기 예비 고유전막 중 제1 영역(I)에 있는 부분은 조성의 변화 없이 제1 고유전막(122)으로 남고, 제2 영역(I)에 있는 부분은 상기 제1 고유전막(122)에서보다 산소 함량이 더 큰 제2 고유전막(124)으로 될 수 있다. 그 결과, 상기 제1 고유전막(122)에서의 산소 베이컨시 밀도는 상기 제2 고유전막(124)에서의 산소 베이컨시 밀도보다 더 높을 수 있다. 상기 열처리는 약 400 ∼ 1000 ℃의 온도 하에서 수행될 수 있다.
다른 일부 실시예들에서, 상기 예비 고유전막의 열처리는 불활성 가스 분위기, 예를 들면 질소 분위기에서 수행될 수 있다. 이 경우, 제1 영역(I) 및 제2 영역(II)에서 상기 예비 고유전막 내에서의 산소 함량의 실질적인 변화가 없을 수 있다. 이 경우, 상기 제1 고유전막(122) 및 제2 고유전막(124) 각각에서의 산소 베이컨시 밀도의 실질적인 차이가 없을 수 있다.
제1 영역(I) 및 제2 영역(II)에서 상기 제1 고유전막(122) 및 제2 고유전막(124) 위에 일함수 조절 금속 함유막(130)을 형성한다.
일부 실시예들에서, 상기 일함수 조절 금속 함유막(130)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 8b를 참조하면, 일함수 조절 금속 함유막(130) 중 제1 영역(I)에 있는 부분 만을 선택적으로 덮는 마스크 패턴(160)을 형성한다.
상기 마스크 패턴(160)이 형성된 후, 제2 영역(II)에서는 일함수 조절 금속 함유막(130)이 노출될 수 있다. 상기 마스크 패턴(160)은 예를 들면 포토레지스트 패턴 또는 하드마스크 패턴으로 이루어질 수 있다. 상기 하드마스크 패턴은 실리콘 산화막, 실리콘 질화막, 폴리실리콘 막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 8c를 참조하면, 마스크 패턴(160)을 통해 노출되는 제2 영역(II)의 일함수 조절 금속 함유막(130)(도 8b 참조)의 상면으로부터 소정 깊이만큼 일부만 산화시켜, 제2 영역(II)에서 상기 일함수 조절 금속 함유막(130) 중 상측 일부에 상부 제2 도전막(134A2)을 형성한다. 제2 영역(II)에서 상기 일함수 조절 금속 함유막(130) 중 상기 상부 제2 도전막(134A2)을 제외한 나머지 두께 부분은 하부 제2 도전막(134A1)으로 남게 될 수 있다.
제2 영역(II)에서 상기 일함수 조절 금속 함유막(130)의 상면으로부터 소정 깊이만큼 일부만 산화시키기 위하여 산화 분위기(162)를 이용할 수 있다. 일부 실시예들에서, 상기 산화 분위기(162)는 오존수를 포함할 수 있다. 예를 들면, 상기 상부 제2 도전막(134A2)을 형성하기 위하여 제2 영역(II)에서 노출된 일함수 조절 금속 함유막(130)의 상면을 오존수에 약 10 초 내지 약 3 분 동안 접촉시킬 수 있다. 이를 위하여, 오존수를 상기 기판(110) 상에 분사하거나 상기 기판(110)을 오존수 내에 딥핑(dipping)할 수 있다. 제2 영역(II)에서 노출된 일함수 조절 금속 함유막(130)의 상면을 오존수에 접촉시키는 동안, 상기 일함수 조절 금속 함유막(130)의 상면으로부터 소정 두께 범위 내에서 일함수 조절 금속 함유막(130)을 구성하는 물질이 산화될 수 있다. 예들 들면, 상기 일함수 조절 금속 함유막(130)이 TiN 막으로 이루어진 경우, 상기 오존수와의 접촉에 의해 상기 일함수 조절 금속 함유막(130)의 일부가 TiO로 산화되어, 상기 하부 제2 도전막(134A1)에서보다 산소 함량이 높은 상부 제2 도전막(134A2)이 얻어질 수 있다.
상기 상부 제2 도전막(134A2)의 두께(THA2)는 상기 일함수 조절 금속 함유막(130)의 총 두께의 약 10 ∼ 90 %일 수 있으나, 상기 예시한 범위에 한정되는 것은 아니다.
제2 영역(II)에서 상기 상부 제2 도전막(134A2)이 형성되는 동안, 상기 일함수 조절 금속 함유막(130) 중 제1 영역(I)에 있는 부분은 실질적인 변화 없이 제1 도전막(132A1)으로 남을 수 있다.
도 8d를 참조하면, 제1 영역(I)을 덮고 있던 마스크 패턴(160)(도 8c 참조)을 제거한 후, 제1 영역(I)에 있는 제1 도전막(132A1) 위에 제1 상부 게이트막(142)을 형성하고, 제2 영역(II)에 있는 상부 제2 도전막(134A2) 위에 제2 상부 게이트막(144)을 형성한다.
도 8d에는 상기 제1 상부 게이트막(142)이 제1 도전성 배리어막(142A1) 및 제1 갭필 금속막(142A2)의 적층 구조로 이루어지고, 상기 제2 상부 게이트막(144)이 제2 도전성 배리어막(144A1) 및 제2 갭필 금속막(144A2)의 적층 구조로 이루어진 경우를 예시하였다.
일부 실시예들에서, 상기 제1 도전성 배리어막(142A1) 및 제2 도전성 배리어막(144A1)은 각각 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 갭필 금속막(142A2) 및 제2 갭필 금속막(144A2)은 W으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 도전막(132A1)과 상기 제1 상부 게이트막(142)과의 사이, 및/또는 상기 상부 제2 도전막(134A2)과 상기 제2 상부 게이트막(144)과의 사이에 상부 일함수 조절막이 더 형성될 수도 있다. 상기 상부 일함수 조절막은 TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 8a 내지 도 8d를 참조하여 설명한 집적회로 소자의 제조 방법에 따라 도 1에 예시한 집적회로 소자(100)의 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)를 형성할 수 있다.
도 9a 내지 도 9e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9e에 있어서, 도 1 내지 도 8d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a를 참조하면, 도 8a를 참조하여 설명한 바와 같은 방법으로 기판(110)의 제1 영역(I)에서 제1 활성 영역(AC1) 위에 제1 인터페이스막(112)을 형성하고, 제2 영역(II)에서 제2 활성 영역(AC2) 위에 제2 인터페이스막(114)을 형성한다.
그 후, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 인터페이스막(112) 및 상기 제2 인터페이스막(114) 위에 예비 고유전막(120)을 형성한다.
상기 예비 고유전막(120)은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
제1 영역(I) 및 제2 영역(II)에서 상기 예비 고유전막(120) 위에 일함수 조절 금속 함유막(230)을 형성한다.
상기 일함수 조절 금속 함유막(230)은 산소를 포함하는 금속 함유막으로 이루어질 수 있다. 예를 들면, 상기 일함수 조절 금속 함유막(230)은 TiON 막, TiO 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 9b를 참조하면, 일함수 조절 금속 함유막(230) 중 제2 영역(II)에 있는 부분 만을 선택적으로 덮는 마스크 패턴(260)을 형성한다.
상기 마스크 패턴(260)이 형성된 후, 제1 영역(I)에서는 일함수 조절 금속 함유막(230)이 노출될 수 있다.
일부 실시예들에서, 상기 마스크 패턴(260)은 포토레지스트 패턴으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 마스크 패턴(260)은 상기 일함수 조절 금속 함유막(230)과의 사이에 식각 선택비를 제공할 수 있는 하드마스크 패턴으로 이루어질 수 있다. 상기 하드마스크 패턴은 실리콘 산화막, 실리콘 질화막, 폴리실리콘 막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 9c를 참조하면, 제1 영역(I)에서 노출된 일함수 조절 금속 함유막(230)(도 9b 참조)을 제거하여, 제1 영역(I)에서 예비 고유전막(120)을 노출시킨다.
상기 일함수 조절 금속 함유막(230) 중 제2 영역(II)에 남아 있는 부분은 하부 제2 도전막(234C1)으로 될 수 있다.
도 9d를 참조하면, 제2 영역(II)을 덮고 있던 마스크 패턴(260)(도 9c 참조)을 제거한 후, 제1 영역(I) 및 제2 영역(II)에 도전막(132C1, 234C2)을 형성한다.
상기 도전막(132C1, 234C2)은 제1 영역(I)에서 예비 고유전막(120) 위에 형성되는 제1 도전막(132C1)과, 제2 영역(II)에서 하부 제2 도전막(234C1) 위에 형성되는 상부 제2 도전막(234C2)을 포함한다. 상기 도전막(132C1, 234C2)은 제1 영역(I) 및 제2 영역(II)에서 동시에 형성될 수 있다. 상기 도전막(132C1, 234C2)은 제2 영역(II)에 형성되어 있는 하부 제2 도전막(234C1)에서의 산소 함량보다 더 낮은 산소 함량을 가질 수 있다. 일부 실시예들에서, 상기 도전막(132C1, 234C2)은 산소를 포함하지 않을 수 있다. 다른 일부 실시예들에서, 상기 도전막(132C1, 234C2)은 상기 하부 제2 도전막(234C1)에서의 산소 함량보다 단위 체적당 약 5 ∼ 30 원자% 만큼 더 낮은 산소 함량을 가질 수 있다. 일부 실시예들에서, 상기 도전막(132C1, 234C2)은 Ti 막, TiN 막, TiON 막, TiO 막, Ta 막, TaN 막, TaON 막, TiAlN(O) 막, TaAlN(O) 막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 도전막(132C1, 234C2)은 제2 영역(II)에 형성된 하부 제2 도전막(234C1)의 두께보다 작거나 큰 두께를 가질 수 있다. 또는, 상기 도전막(132C1, 234C2)은 제2 영역(II)에 형성된 하부 제2 도전막(234C1)의 두께와 동일한 두께를 가질 수 있다.
일부 실시예들에서, 제1 영역(I)에서 예비 고유전막(120)과 제1 도전막(132C1)과의 사이, 그리고 제2 영역(II)에서 하부 제2 도전막(234C1)과 상부 제2 도전막(234C2)과의 사이에 추가의 금속 함유막(도시 생략)을 더 포함할 수 있다. 예를 들면, 상기 추가의 금속 함유막은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 제1 도전막(132C1), 하부 제2 도전막(234C1), 및 상부 제2 도전막(234C2)에 대한 보다 상세한 구성은 도 5를 참조하여 설명한 바와 같다.
상기 도전막(132C1, 234C2)을 형성한 결과물을 열처리할 수 있다. 상기 열처리가 수행되는 동안, 제1 영역(I)에 있는 제1 도전막(132C1)으로부터 예비 고유전막(120)(도 9c 참조)으로 산소 원자가 확산될 수 있다. 상기 열처리는 불활성 가스 분위기, 예를 들면 질소 분위기에서 약 400 ∼ 1000 ℃의 온도로 수행될 수 있다. 상기 열처리는 약 1 초 내지 약 10 초 동안 수행될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 도전막(132C1)이 산소 원자를 포함하지 않는 경우, 상기 열처리가 수행되는 동안 상기 제1 도전막(132C1)으로부터 예비 고유전막(120)으로의 산소 원자의 확산은 이루어지지 않을 수 있다. 반면, 상기 열처리가 수행되는 동안 제2 영역(II)에 있는 하부 제2 도전막(234C1)으로부터 예비 고유전막(120)으로 산소 원자가 확산될 수 있다. 이 때, 상기 하부 제2 도전막(234C1)에서의 산소 함량은 상기 제1 도전막(132C1)에서의 산소 함량보다 더 크기 때문에, 상기 열처리가 수행된 후, 예비 고유전막(120) 중 제1 영역(I)에 있는 부분은 산소 함량이 비교적 적은 제1 고유전막(122)으로 남고, 제2 영역(II)에 있는 부분은 산소 함량이 비교적 큰 제2 고유전막(224)으로 남게 될 수 있다. 상기 제1 고유전막(122)에서의 산소 베이컨시 밀도는 상기 제2 고유전막(224)에서의 산소 베이컨시 밀도보다 더 높을 수 있다. 상기 제1 고유전막(122) 및 제2 고유전막(224)에 대한 보다 상세한 구성은 도 1, 도 4, 및 도 5를 참조하여 설명한 바와 같다.
일부 실시예들에서, 상기 열처리는 생략 가능하다.
일부 실시예들에서, 상기 도전막(132C1, 234C2)을 형성하기 위한 증착 공정이 수행되는 동안, 증착 공정 온도에 의해 상기 예비 고유전막(120)으로의 산소 원자 확산이 이루어질 수 있다. 그 결과 상기 예비 고유전막(120)으로부터 상기 제1 고유전막(122) 및 제2 고유전막(224)이 얻어질 수 있다.
도 9e를 참조하면, 제1 영역(I)에 있는 제1 도전막(132C1) 위에 제1 상부 게이트막(142)을 형성하고, 제2 영역(II)에 있는 상부 제2 도전막(234C2) 위에 제2 상부 게이트막(144)을 형성한다.
상기 제1 상부 게이트막(142) 및 제2 상부 게이트막(144)에 대한 상세한 구성은 도 8d를 참조하여 설명한 바를 참조한다.
도 9a 내지 도 9e를 참조하여 설명한 집적회로 소자의 제조 방법에 따라 도 4에 예시한 집적회로 소자(200)의 제1 트랜지스터(TR21) 및 제2 트랜지스터(TR22)를 형성할 수 있다.
도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10d에 있어서, 도 1 내지 도 9e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10a를 참조하면, 도 9a를 참조하여 설명한 바와 같은 방법으로 기판(110)의 제1 영역(I)에서 제1 활성 영역(AC1) 위에 제1 인터페이스막(112)을 형성하고, 제2 영역(II)에서 제2 활성 영역(AC2) 위에 제2 인터페이스막(114)을 형성한다. 그 후, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 인터페이스막(112) 및 상기 제2 인터페이스막(114) 위에 예비 고유전막(120)을 형성한다.
그 후, 제1 영역(I) 및 제2 영역(II)에서 상기 예비 고유전막(120) 위에 일함수 조절 금속 함유막(130)을 형성한다. 상기 일함수 조절 금속 함유막(130)에 대한 상세한 사항은 도 8a를 참조하여 설명한 바를 참조한다.
도 10b를 참조하면, 일함수 조절 금속 함유막(130) 중 제1 영역(I)에 있는 부분 만을 선택적으로 덮는 마스크 패턴(270)을 형성한다.
상기 마스크 패턴(270)이 형성된 후, 제2 영역(II)에서는 일함수 조절 금속 함유막(130)이 노출될 수 있다. 상기 마스크 패턴(270)은 포토레지스트 패턴 또는 하드마스크 패턴으로 이루어질 수 있다. 상기 하드마스크 패턴은 실리콘 산화막, 실리콘 질화막, 폴리실리콘 막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 마스크 패턴(270)이 제1 영역(I)을 덮고 있는 상태에서 제2 영역(II)에 있는 일함수 조절 금속 함유막(130) 내에 산소 원자를 공급하여 제2 영역(II)에 있는 일함수 조절 금속 함유막(130)의 적어도 일부를 산화시킨다. 이를 위하여, 상기 마스크 패턴(270)이 형성된 결과물을 산소 함유 분위기(272)에서 어닐링할 수 있다.
일부 실시예들에서, 상기 산소 함유 분위기(272)는 O2, O3, H2O, 이들의 조합, 또는 이들의 플라즈마 분위기일 수 있다.
일부 실시예들에서, 상기 어닐링을 수행하기 위하여 상기 마스크 패턴(270)이 형성된 결과물에 대하여 RTA (rapid thermal annealing) 공정을 수행할 수 있다. 상기 RTA 공정은 약 400℃ 내지 1000 ℃의 온도로 수 ms 내지 수 초 동안, 예를 들면 약 1 ∼ 10 초 동안 수행될 수 있다.
상기 산소 함유 분위기(272) 하에서의 어닐링이 수행되는 동안, 제2 영역(II)에서 상기 산소 함유 분위기(272)에 노출되는 일함수 조절 금속 함유막(130) 내에 산소 원자가 공급되어 제2 도전막(134B1)이 형성될 수 있다. 또한, 상기 일함수 조절 금속 함유막(130) 내에 공급된 산소 원자들의 일부는 상기 일함수 조절 금속 함유막(130)의 하부에 있는 예비 고유전막(120) 내부까지 확산되어, 어닐링 전의 상기 예비 고유전막(120)에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 고유전막(124)이 형성될 수 있다.
반면, 제1 영역(I)에서는 상기 일함수 조절 금속 함유막(130)이 마스크 패턴(270)에 의해 덮여 있으므로 상기 산소 함유 분위기(272)에서의 어닐링에 의한 실질적인 영향을 받지 않을 수 있다. 그 결과, 제1 영역(I)에서 상기 일함수 조절 금속 함유막(130)은 상기 제2 도전막(134B1)에서보다 낮은 산소 함량을 가지는 제1 도전막(132B1)으로 남게 되고, 제1 영역(I)에서 예비 고유전막(120)도 제2 고유전막(124)에서보다 산소 함량이 낮은 제1 고유전막(122)으로 남게 될 수 있다. 상기 제1 고유전막(122)에서의 산소 베이컨시 밀도는 상기 제2 고유전막(124)에서의 산소 베이컨시 밀도보다 더 높을 수 있다. 상기 제1 고유전막(122) 및 제2 고유전막(124)에 대한 보다 상세한 구성은 도 1 및 도 3을 참조하여 설명한 바와 같다.
도 10c를 참조하면, 마스크 패턴(270)(도 10b 참조)을 제거하여 제1 영역(I)에서 제1 도전막(132B1)을 노출시킨다.
도 10d를 참조하면, 제1 영역(I)에 있는 제1 도전막(132B1) 위에 제1 상부 게이트막(142)을 형성하고, 제2 영역(II)에 있는 제2 도전막(134B1) 위에 제2 상부 게이트막(144)을 형성한다.
상기 제1 상부 게이트막(142) 및 제2 상부 게이트막(144)에 대한 상세한 구성은 도 8d를 참조하여 설명한 바를 참조한다.
도 10a 내지 도 10d를 참조하여 설명한 집적회로 소자의 제조 방법에 따라 도 1에 예시한 집적회로 소자(100)의 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)를 형성할 수 있다.
도 11a 내지 도 11c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11c에 있어서, 도 1 내지 도 10d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11a를 참조하면, 도 9a를 참조하여 설명한 바와 같은 방법으로, 기판(110)의 제1 영역(I)에서 제1 활성 영역(AC1) 위에 제1 인터페이스막(112)을 형성하고, 제2 영역(II)에서 제2 활성 영역(AC2) 위에 제2 인터페이스막(114)을 형성한다. 그 후, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 인터페이스막(112) 및 상기 제2 인터페이스막(114) 위에 예비 고유전막(120) 및 일함수 조절 금속 함유막(230)을 차례로 형성한다. 상기 일함수 조절 금속 함유막(230)은 산소를 포함하는 금속 함유막으로 이루어질 수 있다.
도 11b를 참조하면, 일함수 조절 금속 함유막(230) 중 제2 영역(II)에 있는 부분 만을 선택적으로 덮는 마스크 패턴(280)을 형성한다.
상기 마스크 패턴(280)은 도 9b를 참조하여 마스크 패턴(260)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
제2 영역(II)에서 마스크 패턴(280)이 일함수 조절 금속 함유막(230)을 덮고 있는 상태에서 제1 영역(I)에 있는 일함수 조절 금속 함유막(230) 내에 환원 가스를 공급하여, 제1 영역(I)에 있는 일함수 조절 금속 함유막(230)의 적어도 일부를 환원시킨다. 이를 위하여, 상기 마스크 패턴(280)이 형성된 결과물을 환원 가스 분위기(282)에서 어닐링할 수 있다.
일부 실시예들에서, 상기 환원 가스 분위기(282)는 NH3, 경수소 분자(H2), 중수소 분자(D2), 이들의 조합, 또는 이들의 플라즈마 분위기일 수 있다.
일부 실시예들에서, 상기 환원 가스 분위기(282)에서의 어닐링을 수행하기 위하여, 상기 마스크 패턴(280)이 형성된 결과물을 약 400℃ 내지 700 ℃의 온도로 수 ms 내지 수 분 동안, 예를 들면 약 1 ∼ 60 초 동안 열처리할 수 있다.
상기 환원 가스 분위기(282)에서의 어닐링이 수행되는 동안, 제1 영역(I)에서 환원 가스 분위기(282)에 노출되는 일함수 조절 금속 함유막(230)의 적어도 일부 영역에서 환원 반응이 이루어져서, 어닐링 전의 상기 일함수 조절 금속 함유막(230)에서보다 산소 함량이 적은 제1 도전막(132B1)이 얻어질 수 있다. 또한, 상기 일함수 조절 금속 함유막(230) 내에 공급된 환원 가스 구성 원소들 중 일부는 상기 일함수 조절 금속 함유막(230)의 하부에 있는 예비 고유전막(120) 내부까지 확산되어, 제1 영역(I)에 있는 예비 고유전막(120)에서도 환원 반응이 이루어질 수 있다. 그 결과, 제1 영역(I)에서는 어닐링 전의 예비 고유전막(120)에서의 산소 함량 보다 더 적은 산소 함량을 가지는 제1 고유전막(122)이 형성될 수 있다.
반면, 제2 영역(II)에서는 상기 일함수 조절 금속 함유막(230)이 마스크 패턴(280)에 의해 덮여 있으므로 상기 환원 가스 분위기(282)에서의 어닐링에 의한 실질적인 영향을 받지 않을 수 있다. 그 결과, 제2 영역(II)에서 상기 일함수 조절 금속 함유막(230)은 상기 제1 도전막(132B1)에서보다 큰 산소 함량을 가지는 제2 도전막(134B1)으로 남게 되고, 제2 영역(II)에 있는 예비 고유전막(120)도 제1 고유전막(122)에서보다 산소 함량이 큰 제2 고유전막(124)으로 남게 될 수 있다. 상기 제1 고유전막(122)에서의 산소 베이컨시 밀도는 상기 제2 고유전막(124)에서의 산소 베이컨시 밀도보다 더 높을 수 있다. 상기 제1 고유전막(122) 및 제2 고유전막(124)에 대한 보다 상세한 구성은 도 1 및 도 3을 참조하여 설명한 바와 같다.
도 11c를 참조하면, 마스크 패턴(280)(도 11b 참조)을 제거한 후, 제1 영역(I)에 있는 제1 도전막(132B1) 위에 제1 상부 게이트막(142)을 형성하고, 제2 영역(II)에 있는 제2 도전막(134B1) 위에 제2 상부 게이트막(144)을 형성한다.
상기 제1 상부 게이트막(142) 및 제2 상부 게이트막(144)에 대한 상세한 구성은 도 8d를 참조하여 설명한 바를 참조한다.
도 11a 내지 도 11c를 참조하여 설명한 집적회로 소자의 제조 방법에 따라 도 1에 예시한 집적회로 소자(100)의 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)를 형성할 수 있다.
도 12a 내지 도 12c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12a 내지 도 12c에 있어서, 도 1 내지 도 11c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a를 참조하면, 도 10a를 참조하여 설명한 바와 같은 방법으로, 기판(110)의 제1 영역(I)에서 제1 활성 영역(AC1) 위에 제1 인터페이스막(112)을 형성하고, 제2 영역(II)에서 제2 활성 영역(AC2) 위에 제2 인터페이스막(114)을 형성한다. 그 후, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 인터페이스막(112) 및 상기 제2 인터페이스막(114) 위에 예비 고유전막(120) 및 일함수 조절 금속 함유막(130)을 차례로 형성한다. 상기 일함수 조절 금속 함유막(130)은 산소를 포함하지 않는 금속 함유막, 또는 산소를 포함하는 금속 함유막으로 이루어질 수 있다.
도 12b를 참조하면, 일함수 조절 금속 함유막(130) 중 제2 영역(II)에 있는 부분 만을 선택적으로 덮는 산소 함유막(292)을 형성한다.
상기 산소 함유막(292)은 열처리시 산소를 주변에 공급할 수 있는 막으로서, 예를 들면 하프늄 산화막, 지르코늄 산화막, 실리콘 산화막으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 산소 함유막(292)이 제2 영역(II)을 덮고 있는 결과물을 불활성 분위기(294), 예를 들면 질소 분위기 또는 아르곤 분위기 하에서 열처리하여, 제2 영역(II)에서 상기 산소 함유막(292) 내에 있는 산소 원자들을 상기 일함수 조절 금속 함유막(130) 내로 확산시켜, 제2 영역(II)에 있는 상기 일함수 조절 금속 함유막(130)의 적어도 일부를 산화시킨다. 일부 실시예들에서, 상기 열처리는 약 400 ∼ 1000 ℃의 온도로 수 ms 내지 수 초 동안, 예를 들면 약 1 ∼ 10 초 동안 수행될 수 있다.
산소 함유막(292)이 제2 영역(II)을 덮고 있는 결과물을 불활성 분위기(294) 하에서 열처리하는 동안, 제2 영역(II)에서 산소 함유막(292) 내에 있는 산소 원자들이 상기 일함수 조절 금속 함유막(130) 내로 확산됨으로써 열처리 전의 상기 일함수 조절 금속 함유막(130)에서보다 더 큰 산소 함량을 가지는 제2 도전막(134B1)이 형성될 수 있다. 또한, 상기 일함수 조절 금속 함유막(130) 내에 확산되어 온 산소 원자들의 일부는 상기 일함수 조절 금속 함유막(130)의 하부에 있는 예비 고유전막(120) 내부까지 확산되어, 열처리 전의 상기 예비 고유전막(120)에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 고유전막(124)이 형성될 수 있다.
반면, 제1 영역(I)에서는 상기 산소 함유막(292)에 의한 실질적인 영향을 받지 않을 수 있다. 그 결과, 제1 영역(I)에서 상기 일함수 조절 금속 함유막(130)은 상기 제2 도전막(134B1)에서보다 낮은 산소 함량을 가지는 제1 도전막(132B1)으로 남게 되고, 제1 영역(I)에서 예비 고유전막(120)도 제2 고유전막(124)에서보다 산소 함량이 낮은 제1 고유전막(122)으로 남게 될 수 있다. 상기 제1 고유전막(122)에서의 산소 베이컨시 밀도는 상기 제2 고유전막(124)에서의 산소 베이컨시 밀도보다 더 높을 수 있다.
도 12c를 참조하면, 산소 함유막(292)(도 12b 참조)을 제거한 후, 제1 영역(I)에 있는 제1 도전막(132B1) 위에 제1 상부 게이트막(142)을 형성하고, 제2 영역(II)에 있는 제2 도전막(134B1) 위에 제2 상부 게이트막(144)을 형성하여, 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)를 형성할 수 있다.
도 13a 내지 도 13c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13c에 있어서, 도 1 내지 도 12c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a를 참조하면, 도 9a를 참조하여 설명한 바와 같은 방법으로, 기판(110)의 제1 영역(I)에서 제1 활성 영역(AC1) 위에 제1 인터페이스막(112)을 형성하고, 제2 영역(II)에서 제2 활성 영역(AC2) 위에 제2 인터페이스막(114)을 형성한다. 그 후, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 인터페이스막(112) 및 상기 제2 인터페이스막(114) 위에 예비 고유전막(120) 및 일함수 조절 금속 함유막(230)을 차례로 형성한다. 상기 일함수 조절 금속 함유막(230)은 산소를 포함하는 금속 함유막으로 이루어질 수 있다.
도 13b를 참조하면, 일함수 조절 금속 함유막(230) 중 제1 영역(I)에 있는 부분 만을 선택적으로 덮는 산소 포착막 (oxygen gettering film)(296)을 형성하고 불활성 분위기(298)에서의 열처리 공정을 수행한다.
상기 산소 포착막(296)은 주변의 산소 함유막으로부터 산소 원자들을 끌어들여 포착하는 역할을 하는 것으로서, 산소와의 화학 결합 에너지가 상기 일함수 조절 금속 함유막(230)에서보다 더 낮은 물질로 이루어질 수 있다. 따라서, 제1 영역(I)에서는 불활성 분위기(298)에서의 열처리 공정에 의해 상기 일함수 조절 금속 함유막(230)에 있는 산소 원자들이 화살표(A) 방향으로 확산되어 상기 산소 포착막(296) 내로 이동할 수 있다.
일부 실시예들에서, 상기 산소 포착막(296)은 금속, 예를 들면 Al, Ti, Mg, Zn, La, Ta, Zr, Cu, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 산소 포착막(296)은 부분적으로 산화된 금속 산화막으로 이루어질 수 있다. 예를 들면, 상기 산소 포착막(296)은 TiO, TaO, AlO, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 산소 포착막(296)은 약 1 ∼ 100 nm의 두께로 형성될 수 있다.
상기 불활성 분위기(298)에서의 열처리 공정은 질소 분위기 또는 아르곤 분위기에서 약 400 ∼ 1000 ℃의 온도로 수 ms 내지 수 초 동안, 예를 들면 약 1 ∼ 10 초 동안 수행될 수 있다.
상기 산소 포착막(296)이 제1 영역(I)을 덮고 있는 상태에서 불활성 분위기(298) 하에서 열처리하는 동안, 상기 일함수 조절 금속 함유막(230)에 있는 산소 원자들이 상기 산소 포착막(296) 내로 확산됨으로써, 제1 영역(I)에서는 열처리 공정 전의 상기 일함수 조절 금속 함유막(230)에서보다 더 작은 산소 함량을 가지는 제1 도전막(132B1)이 형성될 수 있다. 또한, 불활성 분위기(298) 하에서 열처리하는 동안, 제1 영역(I)에서 상기 일함수 조절 금속 함유막(230)의 하부에 있는 예비 고유전막(120)에 있는 산소 원자들도 화살표(A) 방향으로 확산되어, 열처리 전의 상기 예비 고유전막(120)에서의 산소 함량보다 더 적은 산소 함량을 가지는 제1 고유전막(122)이 형성될 수 있다.
반면, 상기 불활성 분위기(298) 하에서 열처리 공정을 수행하는 동안, 제2 영역(II)에 있는 일함수 조절 금속 함유막(230) 및 예비 고유전막(120)은 실질적인 영향을 받지 않을 수 있다. 그 결과, 제2 영역(II)에서 상기 일함수 조절 금속 함유막(230)은 상기 제1 도전막(132B1)에서보다 큰 산소 함량을 가지는 제2 도전막(134B1)으로 남게 되고, 제2 영역(II)에 있는 예비 고유전막(120)도 제1 고유전막(122)에서보다 산소 함량이 큰 제2 고유전막(124)으로 남게 될 수 있다.
도 13c를 참조하면, 산소 포착막(296)(도 13b 참조)을 제거한 후, 제1 영역(I)에 있는 제1 도전막(132B1) 위에 제1 상부 게이트막(142)을 형성하고, 제2 영역(II)에 있는 제2 도전막(134B1) 위에 제2 상부 게이트막(144)을 형성하여, 제1 트랜지스터(TR11) 및 제2 트랜지스터(TR12)를 형성할 수 있다.
도 14a 내지 도 14d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14d에 있어서, 도 1 내지 도 13c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14a를 참조하면, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)을 포함하는 기판(110)을 준비한다. 그 후, 도 10a 내지 도 10c를 참조하여 설명한 바와 유사한 방법으로, 제1 영역(I)에서 제1 활성 영역(AC1) 위에 제1 인터페이스막(112), 제1 고유전막(122), 및 제1 도전막(132B1)이 차례로 적층된 구조물을 형성하고, 제2 영역(II)에서 제2 활성 영역(AC2) 위에 제2 인터페이스막(114), 제2 고유전막(124), 및 제2 도전막(134B1)이 차례로 적층된 구조물을 형성한다. 이 때, 제3 영역(III)에서도 제2 영역(II)에서와 동일한 공정을 동시에 수행하여, 제3 활성 영역(AC3) 위에 제3 인터페이스막(116), 제1 고유전막(124), 및 제2 도전막(134B1)이 차례로 적층된 구조물을 형성한다.
도 14b를 참조하면, 도 8b를 참조하여 설명한 바와 유사한 방법으로, 제1 영역(I)에 있는 제1 도전막(132B1)과 제2 영역(II)에 있는 제2 도전막(134B1)을 덮는 마스크 패턴(160)을 형성한다. 제3 영역(III)에는 마스크 패턴(160)이 형성되지 않는다. 따라서, 제3 영역(III)에 있는 제2 도전막(134B1)은 외부로 노출될 수 있다. 이 상태에서, 도 8c를 참조하여 설명한 바와 유사한 방법으로 산화 분위기(162)를 이용하여 제3 영역(III)에서 노출되는 제2 도전막(134B1)의 상면으로부터 소정 깊이만큼 일부만 산화시켜 상부 제2 도전막(134B2)을 형성한다. 상기 상부 제2 도전막(134B2)은 제3 영역(III)에 남아 있는 제2 도전막(134B1)과 함께 제3 일함수 조절 금속 함유 구조물(136)을 구성할 수 있다.
상기 제3 일함수 조절 금속 함유 구조물(136)에서, 상기 상부 제2 도전막(134B2)은 그 하부에 남아 있는 제2 도전막(134B1)에서보다 더 큰 산소 함량을 가질 수 있다.
상기 산화 분위기(162)를 이용하여 상기 상부 제2 도전막(134B2)을 형성한 후 추가의 열처리를 수행하여, 제3 영역(III)에서 상기 제3 일함수 조절 금속 함유 구조물(136)로부터 제2 고유전막(124)으로 산소 원자들을 확산시킬 수 있다. 그 결과, 제3 영역(III)에서 상기 제3 일함수 조절 금속 함유 구조물(136)의 하부에는 제2 영역(II)에 있는 제2 고유전막(124)에서의 산소 함량보다 더 큰 산소 함량을 가지는 제3 고유전막(126)이 얻어질 수 있다.
도 14c를 참조하면, 제1 영역(I) 및 제2 영역(II)을 덮고 있던 마스크 패턴(160)(도 14b 참조)을 제거하여 제1 영역(I)에 있는 제1 도전막(132B1)과 제2 영역(II)에 있는 제2 도전막(134B1)을 노출시킨다.
도 14d를 참조하면, 제1 영역(I)에 있는 제1 도전막(132B1) 위에 제1 상부 게이트막(142)을 형성하고, 제2 영역(II)에 있는 제2 도전막(134B1) 위에 제2 상부 게이트막(144)을 형성하고, 제3 영역(III)에 있는 제3 일함수 조절 금속 함유 구조물(136) 위에 제3 상부 게이트막(146)을 형성하여, 제1 트랜지스터(TR11), 제2 트랜지스터(TR12), 및 제3 트랜지스터(TR13)를 형성할 수 있다.
도 15a 내지 도 15f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 내지 도 15f에 있어서, 도 1 내지 도 14d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15a를 참조하면, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)을 포함하는 기판(110)을 준비한다. 그 후, 도 9a 내지 도 9c를 참조하여 설명한 바와 유사한 방법으로, 제1 영역(I)에서 제1 활성 영역(AC1) 위에 제1 인터페이스막(112) 및 예비 고유전막(120)이 차례로 적층된 구조물을 형성하고, 제2 영역(II)에서 제2 활성 영역(AC2) 위에 제2 인터페이스막(114), 예비 고유전막(120), 하부 제2 도전막(234C1), 및 마스크 패턴(260)이 차례로 적층된 구조물을 형성한다. 이 때, 제3 영역(III)에서도 제2 영역(II)에서와 동일한 공정을 동시에 수행하여, 제3 활성 영역(AC3) 위에 제3 인터페이스막(116), 예비 고유전막(120), 하부 제2 도전막(234C1), 및 마스크 패턴(260)이 차례로 적층된 구조물을 형성한다.
도 15b를 참조하면, 제2 영역(II) 및 제3 영역(III)에서 마스크 패턴(260)(도 15a 참조)을 제거하여 하부 제2 도전막(234C1)을 노출시킨다.
도 15c를 참조하면, 도 14b를 참조하여 설명한 바와 유사한 방법으로, 제1 영역(I)에 있는 예비 고유전막(120)과, 제2 영역(II)에 있는 하부 제2 도전막(234C1)을 덮는 마스크 패턴(160)을 형성한다. 제3 영역(III)에는 마스크 패턴(160)이 형성되지 않는다. 이 상태에서, 도 8c를 참조하여 설명한 바와 유사한 방법으로 산화 분위기(162)를 이용하여 제3 영역(III)에서 노출되는 하부 제2 도전막(234C1)의 상면으로부터 소정 깊이만큼 일부만 산화시킨다. 그 결과, 제3 영역(III)에 있는 하부 제2 도전막(234C1)의 상측 일부가 산화되어 상부 제2 도전막(134B2)이 형성된다. 제3 영역(III)에서 상기 상부 제2 도전막(134B2)은 상기 하부 제2 도전막(234C1)의 나머지 부분과 함께 제3 일함수 조절 금속 함유 구조물(236)을 구성할 수 있다. 상기 제3 일함수 조절 금속 함유 구조물(236)에서, 상기 상부 제2 도전막(134B2)은 그 하부에 남아 있는 제2 도전막(234C1)에서보다 더 큰 산소 함량을 가질 수 있다.
도 15d를 참조하면, 마스크 패턴(160)(도 15c 참조)을 제거한 후 얻어진 결과물을 열처리하여, 제2 영역(II)에서는 하부 제2 도전막(234C1)으로부터 산소 원자들을 제2 영역(II)에 있는 예비 고유전막(120)으로 확산시키고, 제3 영역(III)에서는 상기 제3 일함수 조절 금속 함유 구조물(236)로부터 산소 원자들을 제3 영역(III)에 있는 예비 고유전막(120)으로 확산시킬 수 있다. 그 결과, 상기 예비 고유전막(120)으로부터 제1 영역(I)에 있는 제1 고유전막(122), 제2 영역(II)에 있는 제2 고유전막(124), 및 제3 영역(III)에 있는 제3 고유전막(126)이 얻어질 수 있다.
도 15e를 참조하면, 도 9d를 참조하여 도전막(132C1, 234C2)을 형성하는 방법에 대하여 설명한 바와 유사한 방법으로, 제1 영역(I)에 있는 제1 고유전막(122)의 상부, 제2 영역(II)에 있는 하부 제2 도전막(234C1)의 상부, 및 제3 영역(III)에 있는 제3 일함수 조절 금속 함유 구조물(236)의 상부에 도전막(132C1, 234C2)을 형성한다.
도 15f를 참조하면, 도 9e를 참조하여 설명한 바와 유사한 방법으로, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)에 있는 도전막(132C1, 234C2) 위에 각각 제1 상부 게이트막(142), 제2 상부 게이트막(144), 및 제3 상부 게이트막(146)을 형성하여, 제1 트랜지스터(TR21), 제2 트랜지스터(TR22), 및 제3 트랜지스터(TR23)를 형성할 수 있다.
도 8a 내지 도 15f를 참조하여, 본 발명의 기술적 사상에 의한 집적회로 소자들의 예시적인 제조 방법들을 설명하였으나, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법은 상기 예시한 방법들에만 한정되는 것은 아니다. 상기 예시한 방법들로부터 다양한 변형 및 변경을 가하여 상기 설명한 바로부터 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있다.
도 16a 내지 도 16c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 16a는 FinFET 구조를 가지는 제1 트랜지스터(TR51) 및 제2 트랜지스터(TR52)를 포함하는 집적회로 소자(500)의 주요 구성들을 도시한 사시도이고, 도 16b는 도 16a의 B1 - B1' 선 및 B2 - B2' 선 단면도이고, 도 16c는 도 16a의 C1 - C1' 선 및 C2 - C2' 선 단면도이다. 도 16a 내지 도 16c에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
집적회로 소자(500)는 기판(110)의 제1 영역(I) 및 제2 영역(II)으로부터 각각 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출된 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)을 포함한다.
상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)은 일 방향 (도 16a 내지 도 16c에서 Y 방향)을 따라 연장될 수 있다. 제1 영역(I) 및 제2 영역(II)에서 상기 기판(110) 상에는 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 하부 측벽을 덮는 제1 소자분리막(512) 및 제2 소자분리막(514)이 형성되어 있다. 제1 핀형 활성 영역(F1)은 제1 소자분리막(512) 위로 핀 형상으로 돌출되고, 제2 핀형 활성 영역(F2)은 제2 소자분리막(512) 위로 핀 형상으로 돌출되어 있다.
상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)은 각각의 상부에 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)을 가질 수 있다.
일부 실시예들에서, 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)은 단일 물질로 이루어질 수 있다. 예를 들면, 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)은 제1 채널 영역(CH1) 및 제2 채널 영역(CH2)을 포함하는 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)은 각각 Ge로 이루어지는 영역과 Si로 이루어지는 영역을 포함할 수 있다
상기 제1 및 제2 소자분리막(512, 514)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
제1 영역(I)에서, 제1 핀형 활성 영역(F1) 위에는 제1 인터페이스막(112), 제1 고유전막(122), 제1 일함수 조절 금속 함유 구조물(132), 및 제1 상부 게이트막(142)이 차례로 적층된 제1 게이트 구조물(FG51)이 상기 제1 핀형 활성 영역(F1)의 연장 방향에 교차하는 방향 (도 16a 내지 도 16c에서 X 방향)으로 연장되어 있다. 상기 제1 트랜지스터(TR51)는 제1 핀형 활성 영역(F1)과 상기 제1 게이트 구조물(FG51)이 교차하는 부분에 형성된다.
제2 영역(II)에서, 제2 핀형 활성 영역(F2) 위에는 제2 인터페이스막(114), 제2 고유전막(124), 제2 일함수 조절 금속 함유 구조물(134), 및 제2 상부 게이트막(144)이 차례로 적층된 제2 게이트 구조물(FG52)이 상기 제2 핀형 활성 영역(F2)의 연장 방향에 교차하는 방향 (도 16a 내지 도 16c에서 X 방향)으로 연장되어 있다. 상기 제2 트랜지스터(TR52)는 제2 핀형 활성 영역(F2)과 상기 제2 게이트 구조물(FG52)이 교차하는 부분에 형성된다.
상기 제1 핀형 활성 영역(F1) 중 상기 제1 게이트 구조물(FG51)의 양 측에는 한 쌍의 제1 소스/드레인 영역(562)이 형성될 수 있다. 상기 제2 핀형 활성 영역(F2) 중 상기 제2 게이트 구조물(FG52)의 양 측에는 한 쌍의 제2 소스/드레인 영역(564)이 형성될 수 있다.
상기 제1 및 제2 소스/드레인 영역(562, 564)은 각각 제1 및 제2 핀형 활성 영역(F1, F2)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(562, 564)은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
도 16a 및 도 16c에서, 상기 제1 및 제2 소스/드레인 영역(562, 564)이 특정한 형상을 가지는 경우를 예시하였으나, 상기 제1 및 제2 소스/드레인 영역(562, 564)의 단면 형상이 도 16a 및 도 16c에 예시한 바에 한정되지 않고 다양한 형상을 가질 수 있다.
상기 제1 및 제2 트랜지스터(TR51, TR52)는 각각 제1 및 제2 핀형 활성 영역(F1, F2)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. 상기 MOS 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 제1 및 제2 게이트 구조물(FG51, FG52)의 양 측에는 절연 스페이서(572)가 형성될 수 있다. 도 16c에 예시한 바와 같이, 상기 절연 스페이서(572)를 중심으로 제1 및 제2 게이트 구조물(FG51, FG52)의 반대측에서 상기 절연 스페이서(572)를 덮는 절연막(578)이 형성될 수 있다.
상기 절연 스페이서(572)는 단일막 또는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 스페이서(572)는 실리콘 질화막, 실리콘 산질화막, 탄소가 함유된 실리콘 산질화막, SiOCN 막, 또는 이들의 복합막으로 이루어질 수 있다. 상기 절연 스페이서(572)는 단면 형상이 I 자 형인 절연막, L 자형인 절연막, 또는 이들의 조합으로 이루어지는 다중층 구조를 가질 수 있다. 다른 일부 실시예들에서, 상기 절연 스페이서(572)는 내부에 에어 갭을 포함할 수 있다.
상기 절연막(578)은 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 집적회로 소자(500)에서, 제1 트랜지스터(TR51)의 제1 게이트 구조물(FG51)은, 도 1에 예시한 제1 트랜지스터(TR11)에서와 같이, 제1 인터페이스막(112), 제1 고유전막(122), 및 제1 게이트 스택(GS11)을 포함하는 적층 구조를 가지고, 상기 제1 게이트 스택(GS11)은 제1 일함수 조절 금속 함유 구조물(132) 및 제1 상부 게이트막(142)을 포함한다. 그리고, 제2 트랜지스터(TR52)의 제2 게이트 구조물(FG52)은, 도 1에 예시한 제2 트랜지스터(TR12)에서와 같이, 제2 인터페이스막(114), 제2 고유전막(124), 및 제2 게이트 스택(GS12)을 포함하고, 상기 제2 게이트 스택(GS12)은 제2 일함수 조절 금속 함유 구조물(134) 및 제2 상부 게이트막(144)을 포함한다. 그러나, 본 발명의 기술적 사상은 도 16a 내지 도 16c에 예시한 바에 한정되는 것은 아니다. 예를 들면, 집적회로 소자(500)의 제1 게이트 구조물(FG51) 및 제2 게이트 구조물(FG52)은 도 1 내지 도 15f를 참조하여 설명한 다양한 게이트 구조물들과 동일한 적층 구조들, 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 적층 구조들 중에서 선택되는 구조를 가질 수 있다.
도 17a 및 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 17a는 FinFET 구조를 가지는 제1 트랜지스터(TR61) 및 제2 트랜지스터(TR62)를 포함하는 집적회로 소자(600)의 평면 레이아웃 다이어그램이고, 도 17b는 도 17a의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 17a 및 도 17b에 있어서, 도 1 내지 도 16c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 17a 및 도 17b를 참조하면, 집적회로 소자(600)는 기판(110)의 제1 영역(I) 및 제2 영역(II)에서 각각 FinFET 구조를 가지는 제1 트랜지스터(TR61) 및 제2 트랜지스터(TR62)를 포함한다.
상기 집적회로 소자(600)의 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 일부 실시예들에서, 집적회로 소자(600)에서 제1 영역(I)은 고전력 모드로 동작하는 소자들이 형성되는 영역이고, 제2 영역(II)은 저전력 모드로 동작하는 소자들이 형성되는 영역일 수 있다. 예를 들면, 집적회로 소자(600)에서 제1 영역(I)은 입출력 회로 장치와 같은 주변 회로가 형성되는 영역이고, 제2 영역(II)은 메모리 소자 또는 로직 회로가 형성되는 영역일 수 있다.
제1 영역(I)에서 제1 핀형 활성 영역(F1) 위에 제1 게이트 라인(640A)이 제1 핀형 활성 영역(F1)과 교차하도록 연장되어 있다. 제1 핀형 활성 영역(F1) 및 제1 게이트 라인(640A)이 교차하는 지점에서 제1 트랜지스터(TR61)가 형성될 수 있다. 제2 영역(II)에서 제2 핀형 활성 영역(F2) 위에 제2 게이트 라인(640B)이 교차하도록 연장되어 있다. 제2 핀형 활성 영역(F2) 및 제2 게이트 라인(640B)이 교차하는 지점에서 제2 트랜지스터(TR62)가 형성될 수 있다. 제1 핀형 활성 영역(F1)의 길이 방향 (Y 방향)을 따르는 제1 게이트 라인(640A)의 제1 폭(W1)은 제2 핀형 활성 영역(F2)의 길이 방향(Y 방향)을 따르는 제2 게이트 라인(640B)의 제2 폭(W2)보다 더 크다.
상기 제1 및 제2 트랜지스터(TR61, TR62)는 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
도 17a에는 제1 영역(I) 및 제2 영역(II)에서 각각 1 개의 제1 및 제2 핀형 활성 영역(F1, F2) 및 1 개의 제1 및 제2 게이트 라인(640A, 640B)이 예시되어 있으나, 이들 각각의 개수가 특별히 제한되는 것은 아니며, 제1 영역(I) 및 제2 영역(II)에서 복수의 핀형 활성 영역 및 복수의 게이트 라인이 상호 교차하도록 형성될 수 있다.
상기 집적회로 소자(600)에서, 제1 영역(I)에 형성된 제1 트랜지스터(TR61)는 기판(110)으로부터 돌출된 제1 핀형 활성 영역(F1)과, 상기 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)의 상면 및 양 측벽을 차례로 덮는 제1 인터페이스막(612), 제1 고유전막(622), 및 제1 게이트 스택(GS61)을 포함하는 제1 게이트 구조물(FG61)을 가진다. 제2 영역(II)에 형성된 제2 트랜지스터(TR62)는 기판(110)으로부터 돌출된 제2 핀형 활성 영역(F2)과, 상기 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)의 상면 및 양 측벽을 차례로 덮는 제2 인터페이스막(614), 제2 고유전막(624), 및 제2 게이트 스택(GS62)을 포함하는 제2 게이트 구조물(FG62)을 가진다.
도 17a 및 도 17b를 참조하여 설명한 집적회로 소자(600)에서, 제1 트랜지스터(TR61)의 제1 게이트 구조물(FG61)과 제2 트랜지스터(TR62)의 제2 게이트 구조물(FG62)은 각각 도 1 내지 도 15f를 참조하여 설명한 다양한 게이트 구조물들로부터 선택되는 것과 동일한 적층 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 적층 구조를 가질 수 있다.
도 18a 내지 도 18e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18a 내지 도 18e를 참조하여, 도 16a 내지 도 16c에 예시한 집적회로 소자(500)의 예시적인 제조 방법을 설명한다. 도 18a 내지 도 18e에 있어서, 도 1 내지 도 17c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 위에 복수의 패드산화막 패턴(712) 및 복수의 마스크 패턴(714)을 형성한다.
상기 복수의 패드산화막 패턴(712) 및 복수의 마스크 패턴(714)은 기판(110) 상에서 일 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다. 일부 실시예들에서, 상기 복수의 패드산화막 패턴(712)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(714)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 18b를 참조하면, 복수의 마스크 패턴(714)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 상기 기판(110)의 제1 영역(I)에 복수의 제1 트렌치(T1)를 형성하고 기판(110)의 제2 영역(II)에 복수의 제2 트렌치(T2)를 형성한다. 상기 복수의 제1 및 제2 트렌치(T1, T2)가 형성됨에 따라, 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (Y 방향)으로 연장되는 복수의 제1 및 제2 예비 핀형 활성 영역(P1, P2)이 얻어질 수 있다.
도 18c를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 복수의 제1 및 제2 예비 핀형 활성 영역(P1, P2)의 노출 표면을 덮도록 복수의 제1 및 제2 트렌치(T1, T2)를 채우는 제1 소자분리막(512) 및 제2 소자분리막(514)을 형성한다.
상기 제1 소자분리막(512) 및 제2 소자분리막(514)을 형성하기 위하여, PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), CCP CVD (capacitor coupled plasma CVD), FCVD (flowable chemical vapor deposition), 및/또는 스핀 코팅 (spin coating) 공정 공정을 이용할 수 있으나, 상기 예시한 방법들에만 한정되는 것은 아니다.
상기 제1 소자분리막(512) 및 제2 소자분리막(514)이 형성된 후, 복수의 마스크 패턴(714)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 상기 복수의 마스크 패턴(714)의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 18d를 참조하면, 복수의 제1 및 제2 예비 핀형 활성 영역(P1, P2)(도 18c 참조) 각각의 상면과 상부 측벽들이 노출되도록 복수의 마스크 패턴(714) 및 복수의 패드산화막 패턴(712)(도 18c 참조)을 제거하고, 제1 소자분리막(512) 및 제2 소자분리막(514)의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다.
그 결과, 제1 영역(I) 및 제2 영역(II)에서 제1 소자분리막(512) 및 제2 소자분리막(514)의 상면의 높이가 낮아지고, 제1 및 제2 예비 핀형 활성 영역(P1, P2)의 상부가 상기 제1 소자분리막(512) 및 제2 소자분리막(514) 위로 돌출된 상태로 노출될 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
상기 복수의 마스크 패턴(714)이 실리콘 질화막으로 이루어진 경우, 상기 복수의 마스크 패턴(714)을 제거하기 위하여, 예를 들면 H3PO4를 사용하는 습식 식각 공정을 수행할 수 있다. 상기 복수의 패드산화막 패턴(712)을 제거하기 위하여, 예를 들면 DHF (diluted HF)를 사용하는 습식 식각 공정을 수행할 수 있다.
상기 제1 소자분리막(512) 및 제2 소자분리막(514)의 리세스 공정을 위하여, 에천트로서 HF, NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용하는 습식 식각 공정, 또는 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 건식 식각에 의해 상기 제1 소자분리막(512) 및 제2 소자분리막(514)의 리세스 공정을 수행하는 경우, CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 리세스 공정을 수행하는 동안, 제1 영역(I)과 제2 영역(II)에서 노출되는 제1 및 제2 예비 핀형 활성 영역(P1, P2) 각각의 상부가 플라즈마 등의 식각 분위기에 노출될 수 있으며, 제1 및 제2 예비 핀형 활성 영역(P1, P2)의 일부가 상기 리세스 공정을 위한 식각 분위기 또는 후속의 세정 분위기에 의해 소모되어, 제1 소자분리막(512) 및 제2 소자분리막(514)이 덮고 있는 하부 영역보다 더 작은 폭을 가지는 상부 영역을 가지는 제1 및 제2 핀형 활성 영역(F1, F2)이 얻어질 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 18e를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부를 덮는 제1 게이트 구조물(FG51) 및 제2 게이트 구조물(FG52)을 형성하여, 제1 트랜지스터(TR51) 및 제2 트랜지스터(TR52)를 형성한다.
상기 제1 게이트 구조물(FG51) 및 제2 게이트 구조물(FG52)을 형성하기 위하여, 도 1 내지 도 15f를 참조하여 설명한 다양한 공정들을 이용하여 다양한 구조를 가지는 게이트 구조물을 형성할 수 있다.
도 18a 내지 도 18e를 참조하여 도 17a 내지 도 17c에 예시한 집적회로 소자(500)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법을 이용하여 본 명세서에서 예시하는 다양한 구조를 가지는 집적회로 소자들, 예를 들면, 도 17a 및 도 17b에 예시한 집적회로 소자(600)를 용이하게 구현할 수 있다.
또한, 도 18a 내지 도 18e를 참조하여 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 19를 참조하면, 집적회로 소자(700)는 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)을 포함한다.
기판(110)의 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 상기 기판(110)의 서로 다른 영역들을 지칭한다.
일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 일 예에서, 제1 영역(AR1)은 NMOS 트랜지스터 영역이고, 제2 영역(AR2) 및 제3 영역(AR3)은 PMOS 트랜지스터 영역일 수 있다. 다른 예에서, 제1 영역(AR1) 및 제2 영역(AR2)은 NMOS 트랜지스터 영역이고, 제3 영역(AR3)은 PMOS 트랜지스터 영역일 수 있다.
다른 일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 서로 다른 기능을 수행하는 영역일 수 있다. 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 각각 NMOS 트랜지스터 영역일 수 있다. 이 경우, 제1 영역(AR1)은 제2 영역(AR2)에서보다 낮은 문턱 전압이 요구되는 저전압 NMOS 트랜지스터 영역이고, 제3 영역(AR3)은 제1 영역(AR1)에서보다 높은 고전압 NMOS 트랜지스터 영역이고, 제2 영역(AR2)은 제1 영역(AR1)에서보다는 높지만 제3 영역(AR3)에서보다는 낮은 문턱 전압이 요구되는 중간 전압 NMOS 트랜지스터 영역일 수 있다.
다른 일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 각각 PMOS 트랜지스터 영역일 수 있다. 이 경우, 제1 영역(AR1)은 제2 영역(AR2)에서보다 높은 문턱 전압이 요구되는 고전압 PMOS 트랜지스터 영역이고, 제3 영역(AR3)은 제1 영역(AR1)에서보다 낮은 저전압 PMOS 트랜지스터 영역이고, 제2 영역(AR2)은 제1 영역(AR1)에서보다는 낮고 제3 영역(AR3)에서보다는 높은 문턱 전압이 요구되는 중간 전압 PMOS 트랜지스터 영역일 수 있다.
본 명세서에서, 고전압 트랜지스터는 문턱 전압이 1 V 이상인 트랜지스터를 의미하고, 저전압 트랜지스터는 문턱 전압이 1 V 미만인 트랜지스터를 의미할 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 각각 독립적으로 로직 셀 영역, 메모리 셀 영역, 또는 주변회로 영역일 수 있다.
일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 적어도 하나는 문턱 전압이 비교적 높고, 스위칭 속도가 빠르지 않더라도 신뢰성이 높은 트랜지스터가 형성되는 영역일 수 있다. 일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 적어도 하나는 외부의 데이터를 집적회로 소자(500)의 내부 회로에 입력하거나, 집적회로 소자(500)의 내부 회로로부터 데이터를 외부로 출력하는 기능을 수행하는 주변 회로들이 형성된 주변회로 영역일 수 있다. 일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 적어도 하나는 입출력(I/O) 회로 장치의 일부를 구성할 수 있다.
다른 일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 적어도 하나는 문턱 전압이 비교적 낮고 스위칭 속도가 빠른 트랜지스터가 형성되는 영역일 수 있다. 일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 적어도 하나는 단위 메모리 셀이 매트릭스 형태로 배열되어 있는 셀 어레이 영역일 수 있다. 일부 실시예들에서, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 적어도 하나는 로직 셀 영역 또는 메모리 셀 영역일 수 있다. 상기 로직 셀 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자들(circuit elements)을 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 집적회로 소자를 구성하는 논리 셀이 위에서 예시한 셀들에만 한정되는 것은 아니다. 상기 메모리 셀 영역은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나의 메모리 셀 영역일 수 있다.
도 1 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자(100, 200, 300, 400, 500, 600) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구조를 가지는 집적회로 소자들은 각각 도 19에 예시한 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 적어도 하나의 영역에 형성될 수 있다. 예를 들면, 도 1, 도 4, 도 16a 내지 도 16c, 도 17a 및 도 17b에 예시한 집적회로 소자(100, 200, 500, 600)의 제1 영역(I) 및 제2 영역(II)은 도 19에 예시한 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 동일한 하나의 영역에 포함될 수도 있고, 서로 다른 영역에 포함될 수도 있다. 이와 유사하게, 도 6 및 도 7에 예시한 집적회로 소자(300, 400)의 제1 영역(I), 제2 영역(II), 및 제3 영역(III)은 도 19에 예시한 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3) 중 동일한 하나의 영역에 포함될 수도 있고, 서로 다른 영역에 포함될 수도 있다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 300, 400, 500, 600) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 제1 인터페이스막, 114: 제2 인터페이스막, 122: 제1 고유전막, 124: 제2 고유전막, 132: 제1 일함수 조절 금속 함유 구조물, 134: 제2 일함수 조절 금속 함유 구조물, 142: 제1 상부 게이트막, 144: 제2 상부 게이트막, GS11: 제1 게이트 스택, GS12: 제2 게이트 스택.
Claims (20)
- 기판의 제1 활성 영역 위에 형성된 제1 고유전막과,
상기 제1 고유전막 위에 형성되고 제1 일함수 조절 금속 함유 구조물을 가지는 제1 게이트 스택과,
상기 기판의 제2 활성 영역 위에 형성된 제2 고유전막과,
상기 제2 고유전막 위에 형성되고 제1 일함수 조절 금속 함유 구조물에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 일함수 조절 금속 함유 구조물을 가지는 제2 게이트 스택을 포함하는 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 고유전막 및 상기 제2 고유전막은 금속 산화물로 이루어지고,
상기 제1 고유전막 및 상기 제2 고유전막은 서로 다른 산소 베이컨시 (oxygen vacancy) 밀도를 가지는 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 고유전막 및 상기 제2 고유전막은 금속 산화물로 이루어지고,
상기 제2 고유전막은 상기 제1 고유전막에서 보다 산소 베이컨시 밀도가 더 낮은 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 일함수 조절 금속 함유 구조물은 상기 제1 고유전막에 직접 접하고 제1 두께를 가지는 단일막으로 이루어지는 제1 도전막을 포함하고,
상기 제2 일함수 조절 금속 함유 구조물은 상기 제1 도전막과 동일 레벨에 형성되고 상기 제1 두께를 가지는 다중막으로 이루어지는 제2 도전막을 포함하고,
상기 제2 도전막은
상기 제2 고유전막에 직접 접하는 하부 제2 도전막과,
상기 제1 도전막에서의 산소 함량보다 더 큰 산소 함량을 가지는 상부 제2 도전막을 포함하는 것을 특징으로 하는 집적회로 소자. - 제4항에 있어서,
상기 하부 제2 도전막은 상기 제1 도전막에서의 산소 함량과 동일한 산소 함량을 가지는 것을 특징으로 하는 집적회로 소자. - 제4항에 있어서,
상기 하부 제2 도전막은 산소를 포함하지 않는 금속 함유막으로 이루어지는 것을 특징으로 하는 집적회로 소자. - 제4항에 있어서,
상기 상부 제2 도전막은 상기 제1 두께의 10 ∼ 90 %인 제2 두께를 가지는 것을 특징으로 하는 집적회로 소자. - 제4항에 있어서,
상기 하부 제2 도전막의 두께와 상기 상부 제2 도전막의 두께의 합은 상기 제1 도전막의 두께와 동일한 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 일함수 조절 금속 함유 구조물은 상기 제1 고유전막에 직접 접하고, 제1 두께를 가지는 단일막으로 이루어지는 제1 도전막을 포함하고,
상기 제2 일함수 조절 금속 함유 구조물은 상기 제1 두께보다 더 큰 제2 두께를 가지는 다중막으로 이루어지는 제2 도전막을 포함하고,
상기 제2 도전막은
상기 제2 고유전막에 직접 접하고 상기 제1 도전막에서의 산소 함량보다 더 큰 산소 함량을 가지는 하부 제2 도전막과,
상기 제1 두께를 가지고 상기 제1 도전막에서와 동일한 산소 함량을 가지는 상부 제2 도전막을 포함하는 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 일함수 조절 금속 함유 구조물은 상기 제1 고유전막에 직접 접하고 제1 두께를 가지는 단일막으로 이루어지는 제1 도전막을 포함하고,
상기 제2 일함수 조절 금속 함유 구조물은 상기 제2 고유전막에 직접 접하고 상기 제1 두께를 가지고 상기 제1 도전막에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 도전막을 포함하는 것을 특징으로 하는 집적회로 소자. - 제1항에 있어서,
상기 제1 일함수 조절 금속 함유 구조물은 단위 체적당 제1 산소 함량을 가지는 제1 도전막을 포함하고,
상기 제2 일함수 조절 금속 함유 구조물은 상기 제1 산소 함량보다 단위 체적당 5 ∼ 30 원자% 만큼 더 큰 제2 산소 함량을 가지는 도전막을 포함하는 것을 특징으로 하는 집적회로 소자. - 기판의 제1 활성 영역 위에 형성되고, 제1 산소 베이컨시 (oxygen vacancy) 밀도를 가지는 제1 고유전막과, 상기 제1 고유전막 위에 형성되고 제1 산소 함량을 가지는 제1 도전막을 포함하는 제1 일함수 조절 금속 함유 구조물을 가지는 제1 게이트 구조물과,
상기 기판의 제2 활성 영역 위에 형성되고 상기 제1 산소 베이컨시 밀도보다 더 낮은 제2 산소 베이컨시 밀도를 가지는 제2 고유전막과, 상기 제2 고유전막 위에 형성되고 상기 제1 산소 함량보다 더 큰 제2 산소 함량을 가지는 제2 도전막을 포함하는 제2 일함수 조절 금속 함유 구조물을 가지는 제2 게이트 구조물을 포함하는 것을 특징으로 하는 집적회로 소자. - 제12항에 있어서,
상기 제1 고유전막 및 상기 제2 고유전막은 각각 제1 금속을 포함하고,
상기 제1 도전막 및 상기 제2 도전막은 각각 상기 제1 금속과 다른 제2 금속을 포함하는 것을 특징으로 하는 집적회로 소자. - 제12항에 있어서,
상기 기판의 제3 활성 영역 위에 형성되고 상기 제2 산소 베이컨시 밀도보다 더 낮은 제3 산소 베이컨시 밀도를 가지는 제3 고유전막과, 상기 제3 고유전막 위에 형성되고 상기 제2 산소 함량보다 더 큰 제3 산소 함량을 가지는 제3 도전막을 포함하는 제3 일함수 조절 금속 함유 구조물을 가지는 제3 게이트 구조물을 더 포함하고,
상기 제1 도전막, 상기 제2 도전막, 및 상기 제3 도전막은 동일 금속을 포함하는 것을 특징으로 하는 집적회로 소자. - 제1 영역에서 기판 위에 제1 유전막을 형성하고, 제2 영역에서 상기 기판 위에 제2 유전막을 형성하는 단계와,
상기 제1 영역에서 상기 제1 유전막을 덮는 제1 일함수 조절 금속 함유 구조물과, 상기 제2 영역에서 상기 제2 유전막을 덮고 상기 제1 일함수 조절 금속 함유 구조물에서의 산소 함량보다 더 큰 산소 함량을 가지는 제2 일함수 조절 금속 함유 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법. - 제15항에 있어서,
상기 제1 일함수 조절 금속 함유 구조물과 상기 제2 일함수 조절 금속 함유 구조물을 형성하는 단계는
상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제2 유전막을 덮는 일함수 조절 금속 함유막을 형성하는 단계와,
상기 제2 영역에서 상기 일함수 조절 금속 함유막 중 적어도 일부를 산화시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법. - 제15항에 있어서,
상기 제1 일함수 조절 금속 함유 구조물과 상기 제2 일함수 조절 금속 함유 구조물을 형성하는 단계는
상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제2 유전막 위에 산소 원자를 포함하는 제1 금속 함유막을 형성하는 단계와,
상기 제1 금속 함유막 중 제1 영역에 있는 부분만 선택적으로 제거하는 단계와,
상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제1 금속 함유막 위에 상기 제1 금속 함유막에서보다 더 적은 산소 함량을 가지는 제2 금속 함유막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법. - 제15항에 있어서,
상기 제1 일함수 조절 금속 함유 구조물과 상기 제2 일함수 조절 금속 함유 구조물을 형성하는 단계는
상기 제1 영역 및 상기 제2 영역에서 상기 제1 유전막 및 상기 제2 유전막 위에 산소 원자를 포함하는 금속 함유막을 형성하는 단계와,
상기 금속 함유막 중 제1 영역에 있는 부분에서만 선택적으로 상기 금속 함유막으로부터 산소 원자를 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법. - 제18항에 있어서,
상기 산소 원자를 제거하는 단계는 상기 금속 함유막 중 상기 제1 영역에 있는 부분만 선택적으로 환원시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법. - 제18항에 있어서,
상기 산소 원자를 제거하는 단계는
상기 제1 영역에서 상기 금속 함유막을 덮는 산소 포착막을 형성하는 단계와,
상기 제2 영역에서는 상기 금속 함유막이 노출된 상태에서 상기 산소 포착막이 형성된 결과물을 열처리하여, 상기 제1 영역에서 상기 금속 함유막 내에 있는 산소 원자들을 상기 산소 포착막으로 이동시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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Cited By (2)
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| KR20190028061A (ko) * | 2017-09-08 | 2019-03-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20210106324A (ko) * | 2020-02-19 | 2021-08-30 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 란타늄 혼합을 통한 다중 임계 전압 구현 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120012289A (ko) * | 2010-07-30 | 2012-02-09 | 주식회사 하이닉스반도체 | 금속게이트를 갖는 반도체장치 및 그 제조 방법 |
| KR20120070801A (ko) * | 2010-12-22 | 2012-07-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조방법 |
-
2015
- 2015-11-06 KR KR1020150155796A patent/KR102356701B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120012289A (ko) * | 2010-07-30 | 2012-02-09 | 주식회사 하이닉스반도체 | 금속게이트를 갖는 반도체장치 및 그 제조 방법 |
| KR20120070801A (ko) * | 2010-12-22 | 2012-07-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 반도체 장치의 제조방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190028061A (ko) * | 2017-09-08 | 2019-03-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20210106324A (ko) * | 2020-02-19 | 2021-08-30 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 란타늄 혼합을 통한 다중 임계 전압 구현 |
| US11664279B2 (en) | 2020-02-19 | 2023-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple threshold voltage implementation through lanthanum incorporation |
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