KR20120069377A - 반도체 장치의 발진 회로 - Google Patents

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KR20120069377A KR1020100130897A KR20100130897A KR20120069377A KR 20120069377 A KR20120069377 A KR 20120069377A KR 1020100130897 A KR1020100130897 A KR 1020100130897A KR 20100130897 A KR20100130897 A KR 20100130897A KR 20120069377 A KR20120069377 A KR 20120069377A
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Abstract

본 발명은 반도체 장치의 발진 회로에 관한 것으로, 기준 전압과 출력 노드 간 전압 레벨 차에 따라 상기 출력 노드의 전위를 조절하는 제1 레벨 조절부; 및 전원 전압단과 소스 전압단 사이에 연결되며, 상기 전원 전압단으로부터 상기 출력 노드로 전류를 공급하는 제2 레벨 조절부를 포함한다.

Description

반도체 장치의 발진 회로{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히, 듀티 조절을 할 수 있는 반도체 장치의 발진 회로에 관한 것이다.
일반적으로, 반도체 장치는 일정한 동작 주파수로 발진하는 발진 회로를 필요로 한다. 특히, 승압 전압(VPP)나 백바이어스 전압(VBB) 등의 전압을 발생시키기 위해 펌프(pump)를 구동하는 전원 회로나 입력 전압에 비례하여 발진 주파수를 결정하는 피엘엘(PLL) 회로 등에서 일정한 동작 주파수로 발진하는 발진 회로를 필요로 하는 회로들이 많이 있다.
도1는 종래의 발진 회로를 나타낸 회로도이다.
도1에 도시된 바와 같이, 발진 회로(10)는 링오실레이터를 이용한 발진 회로로서, 제1 인버터(IV1)의 출력단과 제2 인버터(IV2)의 입력을 연결하고, 제2 인버터(IV2)의 출력을 제3 인버터(IV3)의 입력과 연결하고, 제3 인버터(IV3)의 출력단과 제4 인버터(IV4)의 입력과 연결하고, 제4 인버터(IV4)의 출력단과 제5 인버터(IV5)의 입력과 입력하고, 제5 인버터(IV5)의 출력은 발진 신호(OSC)를 출력함과 동시에 제1 인버터(IV1)의 입력과 연결되는 링으로 서로 연결하여 구성된다.
구체적으로, 도1의 종래의 발진 회로(10)의 동작을 설명하면, 현재의 제5 인버터(IV5)의 출력이 고전위일 경우, 이 고전위 값은 제1 인버터(IV1)의 입력으로 인가되어 반전됨으로써, 제5 인버터(IV5)의 출력은 저전위가 된다. 다시, 이 저전위 값은 제1 인버터(IV1)의 입력으로 인가되어 반전됨으로써 제5 인버터(IV5)의 출력은 고전위가 되어 발진 신호(OSC)를 출력하게 된다. 이와 같은 동작을 반복함으로써, 일정한 주기의 발진 신호(OSC)를 출력하게 되는데, 발진 주기(OSC)는 RC 성분을 통해 조절할 수 있다.
한편, 종래의 발진 회로(10)는 전원 전압이 변하게 되면 발진 주기가 변하게 되는데, 특히, 전원 전압(VDD)이 낮을 경우 주기가 즐어나고, 전원 전압(VDD)이 높을 경우에는 주기가 빨라지게 되기 때문에 정확한 발진 주기를 얻을 수 없다는 문제점이 있다.
즉, 종래의 발진 회로(10)는 프로세스(Process), 전압(Voltage), 온도(Temperature) 즉, PVT 변화에 민감하여 정확한 발진 주기를 얻기 어렵다.
본 발명은 PVT 변화에 둔감하게 안정적인 주기 신호를 생성함과 동시에 듀티 조절을 위한 반도체 장치의 발진 회로를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치의 발진 회로는, 기준 전압과 출력 노드 간 전압 레벨 차에 따라 상기 출력 노드의 전위를 조절하는 제1 레벨 조절부; 및 전원 전압단과 소스 전압단 사이에 연결되며, 상기 전원 전압단으로부터 상기 출력 노드로 전류를 공급하는 제2 레벨 조절부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치의 발진 회로는, 기준 전압과 출력 노드의 전압 차에 따라 출력 노드의 전위를 조절하여 발진 신호를 생성하는 발진 신호 생성부; 복수의 문턱 전압 선택 신호 및 상기 발진 신호 생성부에서 제공된 상기 기준 전압에 따라 기준 문턱 전압의 레벨을 결정하는 문턱 전압 레벨 생성부; 및 상기 문턱 전압 레벨 생성부에서 결정된 상기 기준 문턱 전압과 상기 발진 신호 생성부에서 출력되는 상기 발진 신호의 레벨을 비교하여 듀티 비를 결정하는 구동부를 포함한다.
본 발명에 따른 반도체 장치의 발진 회로는, 출력 노드의 전압 레벨에 따라 기설정된 주파수 오차 범위 내를 만족시키는 발진 신호를 생성할 수 있다
더하여, 본 발명에 따른 반도체 장치의 발진 회로는 듀티를 조절할 수 있어 반도체 장치의 전력 소모를 줄일 수 있다.
도1은 종래의 반도체 장치의 발진 회로를 나타낸 회로도,
도2는 본 발명의 일실시예에 따른 반도체 장치의 발진 회로를 나타낸 블럭도,
도3은 본 발명의 일실시예에 따른 반도체 장치의 발진 회로를 나타낸 상세 회로도,
도4는 본 발명의 일실시예에 따른 반도체 장치의 발진 회로에서 출력되는 발진 신호의 타이밍도,
도5는 본 발명의 다른 실시예에 따른 반도체 장치의 발진 회로를 나타낸 블럭도,
도6은 도5의 문턱 전압 레벨 생성부를 나타낸 상세 회로도, 및
도7은 본 발명의 다른 실시예에 따른 반도체 장치의 발진 회로에서 출력되는 신호의 타이밍도, 및
도8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 발진 회로를 나타낸 회로도이다.
도2는 본 발명의 일실시예에 따른 반도체 장치의 발진 회로를 나타낸 블록도이다.
도2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 발진 회로(100)는, 기준 전압 생성부(120), 제1 레벨 조절부(140) 및 제2 레벨 조절부(160)를 포함한다.
상기 기준 전압 생성부(120)는 복수 개의 제어 신호(CODE<0:2>)에 응답하여 기준 전압(Vref)을 생성한다. 본 발명에 따른, 복수 개의 제어 신호(CODE<0:2>)는 모드 레지스터(Mode Register Set: 이하, MRS)에서 생성할 수 있다. 상기 기준 전압 생성부(120)는 생성된 기준 전압(Vref)을 상기 제1 레벨 조절부(140)로 출력할 수 있다. 상기 기준 전압 생성부(120)의 구체적인 설명은 후술될 도3에서 상세히 설명하기로 한다.
상기 제1 레벨 조절부(140)는 상기 기준 전압 생성부(120) 및 상기 제2 레벨 조절부(160) 사이에 연결되며, 상기 기준 전압 생성부(120)에서 인가된 상기 기준 전압(Vref)과 출력 노드(A) 간의 전압 차에 따라 출력 노드(A)의 전위를 낮출 수 있다. 이하, 상기 제1 레벨 조절부(140)의 구체적인 설명은 후술될 도3에서 상세히 설명하기로 한다.
상기 제2 레벨 조절부(160)는 캐패시터(도3의 CC)의 충방전 동작에 의해 발진 신호(Vout)를 생성할 수 있다.
이하, 본 발명에 따른 반도체 장치의 발진 회로(100)의 동작을 설명하면, 일예로, 출력 노드(A)의 전위가 '0'인 경우, 출력 노드(A)의 전위는 제2 레벨 조절부(160)의 캐패시터에 의해 차지(Charge)되며, 에 따라 출력 노드(A)의 전위는 저항(도3의 R6)과 캐패시터를 곱한 시상수를 가지고 상승하게 된다. 동시에, 제2 레벨 조절부(160)는 발진 신호(Vout)의 레벨을 점차적으로 상승시킬 수 있다.
일정 시간이 경과한 후, 출력 노드(A)의 전위가 기설정된 전압 이상으로 상승하게 되면, 즉, 출력 노드(A)의 전위가 상기 기준 전압 생성부(120)에서 인가되는 기준 전압(Vref) 대비 제1 레벨 조절부(140)의 문턱 전압만큼 커지게 되면, 제1 레벨 조절부(140)가 동작하게 된다. 이때, 제2 레벨 조절부(160)는 제1 레벨 조절부(140)가 동작을 실행하여 출력 노드(A)를 방전시킬 수 있다.
이처럼, 본 발명에 따른 반도체 장치의 발진 회로(100)는 출력 노드(A)의 전위가 기준 전압(Vref) 대비 제1 레벨 조절부(140)의 문턱 전압보다 작으면 발진 신호(Vout)의 레벨을 직선으로 근사화되게 상승시킬 수 있고, 출력 노드(A)의 전위가 기준 전압(Vref) 대비 제1 레벨 조절부(140)의 문턱 전압보다 크면 출력 노드(A)를 방전시켜 발진 신호(Vout)의 레벨이 '0' 레벨을 갖도록 할 수 있다.
이에 의해, 본 발명에 따른 반도체 장치의 발진 회로(100)는 PVT에 둔감한 저항 및 캐패시터를 이용한 제2 레벨 조절부(160)를 구비함으로써, 출력 노드(A)의 전위에 따라 기설정된 주파수 오차 범위 내를 만족시키는 발진 신호(Vout, 발진 주파수)를 생성할 수 있다.
도3은 본 발명의 일실시예에 따른 반도체 장치의 발진 회로를 나타낸 상세 회로도이다.
도3에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 발진 회로(100)는 기준 전압 생성부(120), 제1 레벨 조절부(140) 및 제2 레벨 조절부(160)를 포함한다.
상기 기준 전압 생성부(120)는 복수 개의 제어 신호(CODE<0:2>)에 응답하여 기준 전압(Vref)을 생성하고, 상기 기준 전압(Vref)을 제1 레벨 조절부(140)로 출력할 수 있다.
이러한, 기준 전압 생성부(120)는 일단이 전원 전압단(VDD)과 연결된 입력 저항(R3, 122)과, 입력 저항(R3, 122)의 타단과 접지 전압단(VSS, 소스 전압단) 사이에 형성되는 제1 내지 제3 신호 입력부(124, 126, 128)를 포함한다.
여기서, 제1 신호 입력부(124)는 입력 저항(R3)의 타단과 연결되는 제1 저항(R0) 및 게이트로 제1 제어 신호(CODE<0>)를 입력받는 제1 엔모스 트랜지스터(T1)를 포함한다.
제2 신호 입력부(126)는 제1 신호 입력부(124)와 병렬로 연결되어, 입력 저항(R3)의 타단과 연결되는 제2 저항(R1) 및 게이트로 제2 제어 신호(CODE<1>)를 입력받는 제2 엔모스 트랜지스터(T2)를 포함한다.
제3 신호 입력부(128)는 제1 및 제2 신호 입력부(126)와 병렬로 연결되어, 입력 저항(R3)의 타단과 연결되는 제3 저항(R2) 및 게이트로 제3 제어 신호(CODE<2>)를 입력받는 제3 엔모스 트랜지스터(T3)를 포함한다.
이하, 기준 전압 생성부(120)의 동작을 설명하면, 기준 전압 생성부(120)는 복수의 제어 신호(CODE<0:2>)에 의해 기준 전압(Vref)의 레벨을 결정할 수 있다.
즉, 기준 전압 생성부(120)는 외부로부터 복수의 제어 신호(CODE<0:2>)가 입력되지 않으면, 제1 내지 제3 신호 입력부(124, 126, 128)가 동작하지 않기 때문에, 전원 전압 레벨을 제1 기준 전압으로 생성하여 제1 레벨 조절부(140)로 출력할 수 있다.
반면에, 기준 전압 생성부(120)는 복수의 제어 신호(CODE<0:2>) 중 제1 제어 신호(CODE<0>)가 인에이블된 경우, 제1 신호 입력부(124)만 동작하게 되어 제1 기준 전압보다 작은 제2 기준 전압을 생성하여 제1 레벨 조절부(140)로 출력할 수 있다.
더하여, 기준 전압 생성부(120)는 복수의 제어 신호(CODE<0:2>) 중 제1 및 제2 제어 신호(CODE<1>)가 인에이블된 경우, 제1 및 제2 신호 입력부(126)가 동작하게 되어 제2 기준 전압보다 작은 제3 기준 전압을 생성하여 제1 레벨 조절부(140)로 출력할 수 있다.
더하여, 기준 전압 생성부(120)는 복수의 제어 신호(CODE<0:2>) 모두가 인에이블된 경우, 제1 내지 제3 신호 입력부(124, 126, 128) 모두가 동작하게 되어 제3 기준 전압보다 작은 제4 기준 전압을 생성하여 제1 레벨 조절부(140)로 출력할 수 있다.
여기서, 기준 전압 생성부(120)를 이용하여 서로 다른 레벨을 가지는 기준 전압을 생성하는 것은, 기준 전압이 낮을수록 높은 주파수를 가지는 발진 주파수를 생성할 수 있고, 기준 전압이 높을수록 낮은 주파수를 가지는 발진 주파수를 생성할 수 있기 때문이다.
즉, 본 발명에 따른 기준 전압 생성부(120)는 복수의 제어 신호(CODE<0:2>)에 응답하여 서로 다른 레벨을 가지는 기준 전압(Vref)를 생성함으로써, 발진 주파수를 결정할 수 있다.
한편, 제1 레벨 조절부(140)는 상기 기준 전압 생성부(120) 및 상기 제2 레벨 조절부(160) 사이에 연결되며, 상기 기준 전압 생성부(120)에서 인가된 상기 기준 전압(Vref)과 상기 출력 노드(A) 간 전압 차에 따라 출력 노드(A)를 방전시킬 수 있다.
이러한, 제1 레벨 조절부(140)는 도3에 도시된 바와 같이, 기준 전압 생성부(120)에서 인가된 기준 전압(Vref)과 출력 노드(A) 간 전압 차에 따라 출력 노드(A)를 방전시키는 제1 방전부(142) 및, 제1 방전부(142)의 출력단의 레벨에 따라 출력 노드(A)를 방전시키는 제2 방전부(144)를 포함한다.
보다 구체적으로, 제1 방전부(142)는 기준 전압(Vref)을 게이트로 인가받는 PMOS 트랜지스터(MP1)로 이루어지며, PMOS 트랜지스터(MP1)의 일단 즉, 소스는 출력 노드(A)와 연결되고, PMOS 트랜지스터(MP1)의 타단, 즉 드레인은 저항(R4) 및 접지 전압단(VSS)과 연결된다.
그리고, 제2 방전부(144)는 제1 노드(N1)를 통해 제1 방전부(142)의 PMOS 트랜지스터(MP1)의 드레인의 레벨을 게이트로 입력받는 NMOS 트랜지스터(MN1)로 이루어지며, NMOS 트랜지스터(MN1)의 일단 즉, 드레인은 출력 노드(A)와 연결되고, NMOS 트랜지스터(MN1)의 타단 즉, 소스는 저항(R5) 및 접지 전압단(VSS)과 연결된다.
이하, 제1 레벨 조절부(140)의 동작을 설명하면, 제1 레벨 조절부(140)의 제1 방전부(142)는 출력 노드(A)의 전위가 기준 전압 생성부(120)에서 인가되는 기준 전압(Vref) 대비 PMOS 트랜지스터(MP1)의 문턱 전압보다 커지면 활성화되어 출력 노드(A)를 방전시킬 수 있다.
상기 제1 방전부(142)가 활성화되면, PMOS 트랜지스터(MP1)의 드레인 레벨이 높아지기 때문에 제2 방전부(144) 또한 활성화되어 출력 노드(A)를 방전할 수 있어 제1 레벨 조절부(140)만 형성하였을 때보다 더 빠른 시간 내에 방전시킬 수 있다.
한편, 제2 레벨 조절부(160)는 저항(R6) 및 캐패시터(CC)를 포함하며, 상기 저항(R6) 및 캐패시터(CC)는 전원 전압단(VDD)과 접지 전압단(VSS) 사이에 직렬로 연결된다. 여기서, 저항(R6) 및 캐패시터(CC) 사이에는 출력 노드(A)가 형성될 수 있다.
이하, 제2 레벨 조절부(160)의 동작을 설명하면, 일 예로, 출력 노드(A)의 전위가 '0'인 경우, 캐패시터(CC)에 의해, 차지(Charge)되며, 이에 따라 출력 노드(A)의 전위는 저항(R6)과 캐패시터(CC)를 곱한 시상수를 가지고 천천히 상승하게 되므로, 제2 레벨 조절부(160)는 천천히 상승하는 발진 신호(Vout)를 출력할 수 있다.
일정 시간이 경과한 후, 출력 노드(A)의 전위가 기설정된 전압 이상으로 상승하게 되면, 즉, 출력 노드(A)의 전위가 상기 기준 전압 생성부(120)에서 인가되는 기준 전압(Vref) 대비 제1 레벨 조절부(140)의 문턱 전압만큼 커지게 되면, 제1 레벨 조절부(140)가 동작된다. 이때, 제2 레벨 조절부(160)는 제1 레벨 조절부(140)가 동작을 실행하여 출력 노드(A)를 방전시키면, 캐패시터(CC)가 방전되어'0' 즉, 로우 레벨의 발진 신호(Vout)를 생성하여 출력할 수 있다.
이처럼, 본 발명에 따른 반도체 장치의 발진 회로(100)는 출력 노드(A)의 전위가 기준 전압(Vref) 대비 제1 레벨 조절부(140)의 문턱 전압보다 작으면 발진 신호(Vout)의 레벨을 직선으로 근사화되게 상승시킬 수 있고, 출력 노드(A)의 전위가 기준 전압(Vref) 대비 제1 레벨 조절부(140)의 문턱 전압보다 크면 출력 노드(A)를 방전시켜 발진 신호(Vout)의 레벨이 '0'레벨을 가지도록 할 수 있다.
이에 의해, 본 발명에 따른 반도체 장치의 발진 회로(100)는 PVT에 둔감한 저항 및 캐패시터를 이용한 제2 레벨 조절부(160)를 구비함으로써, 출력 노드(A)의 전위에 따라 기설정된 주파수 오차 범위 내를 만족시키는 발진 신호(Vout, 발진 주파수)를 생성할 수 있다.
도4는 본 발명의 일실시예에 따른 반도체 장치의 발진 회로에서 출력되는 발진 신호의 타이밍도이다.
도4에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 발진 회로는 제1 주기(T1)를 가지는 제1 발진 주파수 및 제2 주기(T2)를 가지는 제2 발진 주파수를 생성할 수 있다. 여기서, 제2 주기(T2)를 가지는 제1 발진 주파수는 기준 전압 생성부(도2 및 도3의 120)의 제1 신호 입력부(도3의 124)에 의해 생성된 제2 기준 전압에 따른 주파수이며, 제1 주기(T1)를 가지는 제2 발진 주파수는 기준 전압 생성부(도2 및 도3의 120)의 제1 및 제2 신호 입력부(도3의 124, 126)에 의해 생성된 제3 기준 전압에 따른 주파수이다.
이처럼, 본 발명에 따른 반도체 장치의 발진 회로는 복수의 제어 신호(CODE<0:2>)에 응답하여 서로 다른 레벨을 가지는 기준 전압(Vref)를 생성함으로써, 발진 주파수의 레벨을 결정할 수 있다.
여기서, 본 발명에 따른 제1 및 제2 발진 주파수의 각각의 최대값(Vref1+Vthp, Vref2+Vthp,)은 각각의 기준 전압 대비 제1 레벨 조절부(도3의 140)의 제1 방전부(도3의 142)의 PMOS 트랜지스터(MP1)의 문턱 전압에 의해 결정될 수 있다.
도5는 본 발명의 다른 실시예에 따른 반도체 장치의 발진 회로를 나타낸 블록도이다.
도5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 발진 회로(200)는 발진 신호 생성부(220), 구동부(240) 및 문턱 전압 레벨 생성부(260)를 포함한다.
상기 발진 신호 생성부(220)는 복수 개의 제어 신호(CODE<0:2>)에 응답하여 기준 전압(Vref)을 생성하고, 생성된 기준 전압(Vref)과 출력 노드(A)의 전압 차에 따라 출력 노드(A)를 방전시킴으로써 발진 신호(Vout)의 주파수를 결정할 수 있다.
이러한, 발진 신호 생성부(220)는 도5에 도시된 바와 같이, 상기 복수 개의 제어 신호(CODE<0:2>)에 응답하여 상기 기준 전압(Vref)을 생성하고, 생성된 상기 기준 전압(Vref)을 상기 제1 레벨 조절부(224)로 출력하는 기준 전압 생성부(222), 상기 제2 레벨 조절부(226)와 상기 기준 전압 생성부(222) 사이에 연결되며, 상기 기준 전압 생성부(222)에서 인가된 상기 기준 전압(Vref)과 출력 노드(A) 간 전압 차에 따라 상기 출력 노드(A)를 방전시키는 제1 레벨 조절부(224) 및 전원 전압단(VDD)로부터 출력 노드(A)로 전류를 공급하는 제2 레벨 조절부(226)를 포함한다. 이하, 도5의 발진 신호 생성부(220)는 도3의 발진 회로(100)와 동일한 구성으로 형성됨으로, 동작 설명은 생략하기로 한다.
한편, 문턱 전압 레벨 생성부(260)는 발진 신호 생성부(220)에서 생성된 기준 전압(Vref) 및 복수의 문턱 전압 선택 신호(VTSEL<0:2>)에 따라 기준 문턱 전압(VTH)의 레벨을 결정할 수 있다.
이러한, 문턱 전압 레벨 생성부(260)는 도6과 같이, 발진 신호 생성부(220)에서 인가된 기준 전압(Vref)과 피드백 루프(264)에서 인가된 전압을 비교하여 출력 전류의 레벨을 결정하는 레벨 비교부(262), 레벨 비교부(262)에서 출력된 상기 신호에 응답하여 출력 전류의 레벨을 결정하는 피드백 루프 (264) 및 상기 레벨 비교부(262)에서 출력되는 상기 비교 신호와 상기 복수의 문턱 전압 선택 신호(VTSEL<0:2>)에 따라 기준 문턱 전압(VTH)을 생성하는 기준 문턱 전압 생성부(266)를 포함한다.
상기 레벨 비교부(262)는 도6에 도시된 바와 같이, 일 예로 차동 증폭기로 형성될 수 있다. 이러한, 차동 증폭기는 전류 미러를 구비하는 제1 및 제2 미러 트랜지스터들(T61, T62), 발진 신호 생성부(220) 및 피드백 루프(264) 각각에서 인가되는 기준 전압(Vref) 및 피드백 전압을 입력받는 제1 및 제2 입력 트랜지스터(T63, T64), 및 전류 싱크부(I)를 포함한다. 이하, 차동 증폭기는 디램(DRAM)를 포함하는 반도체 장치에서 일반적으로 이용하는 구성으로서 상세한 동작의 설명은 생략하기로 한다.
상기 피드백 루프 (264)는 도6에 도시된 바와 같이, 차동 증폭기와 연계되어 인가되는 기준 전압(Vref)과 PMOS 트랜지스터(T65)의 드레인인 저항(R61)의 전압을 같게끔 하는 역할을 하며, 이 두 신호의 레벨이 같아지도록 N62 및 N64 노드의 전압을 결정한 후 이를 제2 입력 트랜지스터(T66)의 게이트로 입력한다.
상기 기준 문턱 전압 생성부(266)는 도6에 도시된 바와 같이, 제3 방전부(264)의 PMOS 트랜지스터(T65)의 게이트 신호와 동일한, 레벨 비교부(262)의 제62 노드(N62)의 전위 값을 게이트로 입력받는 입력부(266a) 및 입력부(266a)의 드레인과 접지 전압단(VSS) 사이에 형성되는 제1 내지 제3 스위칭부(267a, 267b, 267c)를 포함한다.
여기서, 제1 스위칭부(267a)는 입력부(266a)와 접지 전압단(VSS) 사이에 연결된다. 이러한 제1 스위칭부(267a)는 게이트로 제1 문턱 전압 선택 신호(VTSEL<0>)를 입력받는 제67 엔모스 트랜지스터(T67)를 포함한다.
제2 스위칭부(267b)는 제1 스위칭부(267a)와 병렬로 연결되어, 게이트로 제2 문턱 전압 선택 신호(VTSEL<1>)를 입력받는 제68 엔모스 트랜지스터(T68)를 포함한다.
제3 스위칭부(267c)는 제1 및 제2 스위칭부(267a, 267b)와 병렬로 연결되어, 게이트로 제3 문턱 전압 선택 신호(VTSEL<2>)를 입력받는 제69 엔모스 트랜지스터(T69)를 포함한다.
이하, 기준 문턱 전압 생성부(266)의 동작을 설명하면, 입력부(266a)는 제64 노드(N64)와 동일한 전압 레벨을 가지므로 전류 값은 T65로 흐르는 전류와 동일한 값을 가질 것인데, 이때 외부로부터의 복수의 문턱 전압 선택 신호(VTSEL<0:2>)가 입력되지 않으면 제1 내지 제3 스위칭부(267a, 267b, 267c)가 동작하지 않기 때문에, 기준 문턱 전압 레벨을 제1 기준 문턱 전압인 VDD로 생성하여 구동부(240)로 출력한다.
반면에, 기준 문턱 전압 생성부(266)는 입력부(266a)가 활성화되었을 경우, 외부로부터 복수의 문턱 전압 선택 신호(VTSEL<0:2>) 중 제1 복수의 문턱 전압 선택 신호(VTSEL<0:2>)가 입력되면 제1 스위칭부(267a)가 동작하여, 제1 기준 문턱 전압보다 작은 제2 기준 문턱 전압을 생성하여 구동부(240)로 출력할 수 있다.
더하여, 기준 문턱 전압 생성부(266)는 입력부(266a)가 활성화되었을 경우, 외부로부터 복수의 문턱 전압 선택 신호(VTSEL<0:2>) 중 제1 및 제2 복수의 문턱 전압 선택 신호(VTSEL<0:2>)가 입력되면 제1 및 제2 스위칭부(267a, 267b)가 동작하여, 제2 기준 문턱 전압보다 작은 제3 기준 문턱 전압을 생성하여 구동부(240)로 출력할 수 있다.
더하여, 기준 문턱 전압 생성부(266)는 입력부(266a)가 활성화되었을 경우, 외부로부터 복수의 문턱 전압 선택 신호(VTSEL<0:2>) 중 제1 내지 제3 복수의 문턱 전압 선택 신호(VTSEL<0:2>)가 입력되면 제1 내지 제3 스위칭부(267a, 267b, 267c) 모두가 동작하여, 제3 기준 문턱 전압보다 작은 제4 기준 문턱 전압을 생성하여 구동부(240)로 출력할 수 있다.
한편, 구동부(240)는 문턱 전압 레벨 생성부(260)에서 출력된 기준 문턱 전압과 발진 신호 생성부(220)에서 출력되는 발진 신호의 레벨을 비교하여 듀티 비를 결정할 수 있다.
이러한, 구동부(240)는 기준 문턱 전압(VTH)과 발진 신호(Vout)를 비교하는 비교기 및 비교기의 출력 신호를 버퍼링하는 버퍼링부를 포함한다. 이때, 버퍼링부는 일 예로, 2 개의 인버터(IV51, IV52)가 직렬로 연결될 수 있다.
이처럼, 본 발명에 따른 반도체 장치의 발진 회로(200)는, PVT에 둔감한 저항 및 캐패시터를 이용한 발진 신호 생성부(220)를 구비함으로써, 출력 노드(A)의 전위에 따라 기설정된 주파수 오차 범위 내를 만족시키는 발진 신호(Vout, 발진 주파수)를 생성할 수 있다
더하여, 본 발명에 따른 반도체 장치의 발진 회로(200)는 듀티 조절비를 조절할 수 있는 구동부(240)를 구비함으로써, 듀티를 조절할 수 있어 반도체 장치를 효율적으로 이용할 수 있다. 일 예로, 여러 회로에서는 정확히 50:50의 듀티 비를 가지는 신호 외에 임의의 듀티비 갖는 주파수를 필요로 하는 회로들도 있기 때문이다.
도7은 본 발명의 다른 실시예에 따른 반도체 장치의 발진 회로에서 출력되는 신호의 타이밍도이다.
도7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 발진 회로는 발진 신호 생성부(도 5의 220)로부터 도면 상에 나타난 주파수를 가지는 발진 주파수(Vout)를 생성할 수 있다.
본 발명에 따른 구동부(240)는, 발진 신호 생성부(도 5의 220)에서 생성된 발진 주파수(Vout)와 문턱 전압 레벨 생성부(도5 및 도6의 260)에서 생성된 제1 및 제2 기준 문턱(VH1, VH2)을 각각 조합하면, 서로 다른 듀티 비를 가지는 제1 및 제2 펄스 신호를 생성할 수 있다.
즉, 본 발명에 따른 반도체 장치의 발진 회로는 듀티 비를 조절할 수 있는 구동부(240)를 구비함으로써, 듀티를 조절할 수 있어 반도체 장치를 효율적으로 이용할 수 있다.
도8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 발진 회로를 나타낸 회로도이다.
도8에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 발진 회로(300)는 발진 신호 생성부(320), 구동부(340) 및 문턱 전압 레벨 생성부(360)을 포함한다.
발진 신호 생성부(320)는 기준 전압(Vref)와 출력노드(A) 간의 전압 차에 따라 출력 노드(A)의 전위를 조절하여 발진 신호(Vout)를 생성할 수 있다.
이러한, 발진 신호 생성부(320)는 기준 전압 생성부(322), 비교부(324a), 버퍼부(324b), 제1 레벨 조절부(324c), 제2 레벨 조절부(326)를 포함한다.
상기 기준 전압 생성부(322)는 복수 개의 제어 신호(CODE<0:2>)에 응답하여 기준 전압(Vref)을 생성하고, 상기 기준 전압(Vref)을 비교부(324a)로 출력할 수 있다.
이러한, 기준 전압 생성부(322)는 일단이 전원 전압단(VDD)과 연결된 입력 저항(R85)과, 입력 저항(R85)의 타단과 접지 전압단(VSS, 소스 전압단) 사이에 형성되는 제1 내지 제3 신호 입력부(322a, 322b, 322c)를 포함한다.
제1 신호 입력부(322a)는 입력 저항(R85)의 타단과 연결되는 제1 저항(R82) 및 게이트로 제1 제어 신호(CODE<0>)를 입력받는 제1 엔모스 트랜지스터(T81)를 포함한다.
제2 신호 입력부(322b)는 제1 신호 입력부(322a)와 병렬로 연결되어, 입력 저항(R85)의 타단과 연결되는 제2 저항(R83) 및 게이트로 제2 제어 신호(CODE<1>)를 입력받는 제2 엔모스 트랜지스터(T82)를 포함한다.
제3 신호 입력부(322c)는 제1 및 제2 신호 입력부(322a, 322b)와 병렬로 연결되어, 입력 저항(R85)의 타단과 연결되는 제3 저항(R84) 및 게이트로 제3 제어 신호(CODE<2>)를 입력받는 제3 엔모스 트랜지스터(T83)를 포함한다.
이하, 기준 전압 생성부(322)의 동작을 설명하면, 기준 전압 생성부(322)는 복수의 제어 신호(CODE<0:2>)에 의해 기준 전압(Vref)의 레벨을 결정할 수 있다.
즉, 기준 전압 생성부(322)는 외부로부터 복수의 제어 신호(CODE<0:2>)가 입력되지 않으면, 제1 내지 제3 신호 입력부(322a, 322b, 322c)가 동작하지 않기 때문에, 전원 전압 레벨을 제1 기준 전압으로 생성하여 비교부(324a)로 출력할 수 있다.
반면에, 기준 전압 생성부(322)는 복수의 제어 신호(CODE<0:2>) 중 제1 제어 신호(CODE<0>)가 인에이블된 경우, 제1 신호 입력부(322a)만 동작하게 되어 제1 기준 전압보다 작은 제2 기준 전압을 생성하여 비교부(324a)로 출력할 수 있다.
더하여, 기준 전압 생성부(322)는 복수의 제어 신호(CODE<0:2>) 중 제1 및 제2 제어 신호(CODE<1>)가 인에이블된 경우, 제1 및 제2 신호 입력부(322a, 322b)가 동작하게 되어 제2 기준 전압보다 작은 제3 기준 전압을 생성하여 비교부(324a)로 출력할 수 있다.
더하여, 기준 전압 생성부(322)는 복수의 제어 신호(CODE<0:2>) 모두가 인에이블된 경우, 제1 내지 제3 신호 입력부(322a, 322b, 322c) 모두가 동작하게 되어 제3 기준 전압보다 작은 제4 기준 전압을 생성하여 비교부(324a)로 출력할 수 있다.
여기서, 기준 전압 생성부(322)를 이용하여 서로 다른 레벨을 가지는 기준 전압을 생성하는 것은, 기준 전압이 낮을수록 높은 주파수를 가지는 발진 주파수를 생성할 수 있고, 기준 전압이 높을수록 낮은 주파수를 가지는 발진 주파수를 생성할 수 있기 때문이다.
즉, 본 발명에 따른 기준 전압 생성부(322)는 복수의 제어 신호(CODE<0:2>)에 응답하여 서로 다른 레벨을 가지는 기준 전압(Vref)를 생성함으로써, 발진 주파수를 결정할 수 있다.
한편, 비교부(324a)는 기준 전압 생성부(322)로부터 출력된 기준 전압(Vref)와 출력 노드(A)의 전압 레벨을 비교하고, 비교한 결과에 따른 신호를 버퍼부(324b)로 출력시킬 수 있다. 이러한, 비교부(324a)는 일예로, 비교기로 형성될 수 있다.
보다 구체적으로, 비교부(324b)는 기준 전압(Vref)와 출력 노드(A)의 레벨을 비교한 결과, 출력 노드(A)의 전위가 기준 전압(Vref)의 레벨보다 높으면, 하이 레벨의 신호를 버퍼부(324a)로 출력시킬 수 있다.
반면에, 비교부(324a)는 출력 노드(A)의 전위가 기준 전압(Vref)의 레벨보다 낮으면 로우 레벨의 신호를 버퍼부(324a)로 출력시킬 수 있다.
본 발명에 따른 버퍼부(324b)는 비교부(324a)로부터 출력된 신호의 레벨을 버퍼링하여 제1 레벨 조절부(324c)로 제공할 수 있다. 이러한, 버퍼부(324b)는 일 예로, 4 개의 인버터(IV81, IV82, IV83, IV84)가 직렬로 연결될 수 있다.
한편, 제1 레벨 조절부(324c)는 상기 버퍼부(324b) 및 상기 제2 레벨 조절부(160) 사이에 연결되며, 버퍼부(324b)에서 인가된 출력 값과 상기 출력 노드(A) 간 전압 차에 따라 출력 노드(A)를 방전시킬 수 있다.
제1 레벨 조절부(324c)는 버퍼부(324b)의 출력 값을 게이트로 인가받는 NMOS 트랜지스터(MN81)로 이루어지며, NMOS 트랜지스터(MN81)의 일단 즉, 드레인은 출력 노드(A)와 연결되는 제81 노드(N81)와 연결되고, NMOS 트랜지스터(MN81)의 타단, 즉 소스는 접지 전압단(VSS)과 연결된다.
이하, 제1 레벨 조절부(324c)의 동작을 설명하면, 제1 레벨 조절부(324c)는 출력 노드(A)의 전위가 버퍼부(324b)에서 출력되는 출력값 대비 NMOS 트랜지스터(MN81)의 문턱 전압보다 커지면 활성화됨으로써, 출력 노드(A)를 방전시킬 수 있다.
한편, 제2 레벨 조절부(326)는 저항(R81) 및 캐패시터(C81)를 포함하며, 상기 저항(R81) 및 캐패시터(C81)는 전원 전압단(VDD)과 접지 전압단(VSS) 사이에 직렬로 연결된다. 여기서, 저항(R81) 및 캐패시터(C81) 사이에는 출력 노드(A)가 연결될 수 있다.
이하, 제2 레벨 조절부(160)의 동작을 설명하면, 일 예로, 출력 노드(A)의 전위가 '0'인 경우, 캐패시터(CC)에 의해, 차지(Charge)되며, 이에 따라 출력 노드(A)의 전위는 저항(R81)과 캐패시터(C81)를 곱한 시상수를 가지고 천천히 상승하게 되므로, 제2 레벨 조절부(326)는 발진 신호(Vout)의 레벨을 점차적으로 상승되도록 할 수 있다.
일정 시간이 경과한 후, 출력 노드(A)의 전위가 기설정된 전압 이상으로 상승하게 되면, 즉, 출력 노드(A)의 전위가 버퍼부(324b)로부터 출력된 출력값 대비 제1 레벨 조절부(140)의 문턱 전압만큼 커지게 되면, 제1 레벨 조절부(324c)가 동작된다. 이때, 제1 레벨 조절부(324c)가 동작함에 따라 출력 노드(A)가 방전되면, 제2 레벨 조절부(326)의 캐패시터(C81)가 방전되어 발진 신호(Vout)의 레벨이 '0' 즉 로우 레벨을 가지게 된다.
이처럼, 본 발명에 따른 반도체 장치의 발진 회로(300)는 출력 노드(A)의 전위가 기준 전압(Vref) 대비 제1 레벨 조절부(324c)의 문턱 전압보다 작으면 발진 신호(Vout)의 레벨을 직선으로 근사화되게 상승시킬 수 있고, 출력 노드(A)의 전위가 기준 전압(Vref) 대비 제1 레벨 조절부(324c)의 문턱 전압보다 크면 출력 노드(A)를 방전시켜 발진 신호(Vout)의 레벨을 '0'레벨을 갖도록 할 수 있다.
이에 의해, 본 발명에 따른 반도체 장치의 발진 회로(300)는 PVT에 둔감한 저항 및 캐패시터를 이용한 제2 레벨 조절부(326) 및 제1 레벨 조절부(324c)를 구비함으로써, 출력 노드(A)의 전위에 따라 기설정된 주파수 오차 범위 내를 만족시키는 발진 신호(Vout, 발진 주파수)를 생성할 수 있다.
구동부(340)는 기준 문턱 전압(VTH)과 발진 신호(Vout)를 비교하는 비교기 및 비교기의 출력 신호를 버퍼링하는 버퍼링부를 포함한다. 이때, 버퍼링부는 일 예로, 2 개의 인버터(IV85, IV86)가 직렬로 연결될 수 있다. 본 발명에 따른 구동부(340)는 도5의 구동부(240)과 동일한 구성으로 형성됨으로, 상세한 설명은 생략하기로 한다.
문턱 전압 레벨 생성부(360)는 발진 신호 생성부(320)에서 생성된 기준 전압(Vref) 및 복수의 문턱 전압 선택 신호(VTSEL<0:2>)에 따라 기준 문턱 전압(VTH)의 레벨을 결정할 수 있다. 본 실시예에 따른 문턱 전압 레벨 생성부(360)의 구성은 도5의 문턴 전압 레벨 생성부(260)과 동일한 구성으로 형성됨으로, 상세한 설명은 생략하기로 한다.
구동부(240)는 문턱 전압 레벨 생성부(260)에서 출력된 기준 문턱 전압과 발진 신호 생성부(220)에서 출력되는 발진 신호의 레벨을 비교하여 듀티 비를 결정할 수 있다.
이처럼, 본 발명에 따른 반도체 장치의 발진 회로(300)는, PVT에 둔감한 발진 신호 생성부(320)를 구비함으로써, 출력 노드(A)의 전위에 따라 기설정된 주파수 오차 범위 내를 만족시키는 발진 신호(Vout, 발진 주파수)를 생성할 수 있다
더하여, 본 발명에 따른 반도체 장치의 발진 회로(300)는 듀티 비를 조절할 수 있는 구동부(340)를 구비함으로써, 듀티를 조절할 수 있어 반도체 장치를 효율적을 이용할 수 있다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200: 발진 회로

Claims (18)

  1. 기준 전압과 출력 노드 간 전압 레벨 차에 따라 상기 출력 노드의 전위를 조절하는 제1 레벨 조절부; 및
    전원 전압단과 소스 전압단 사이에 연결되며, 상기 전원 전압단으로부터 상기 출력 노드로 전류를 공급하는 제2 레벨 조절부를 포함하는 반도체 장치의 발진 회로.
  2. 제1 항에 있어서,
    상기 기준 전압을 생성하여 상기 제2 레벨 조절부로 출력하는 기준 전압 생성부를 더 포함하는 반도체 장치의 발진 회로.
  3. 제2 항에 있어서,
    상기 기준 전압 생성부는,
    제어 신호에 따라 상기 기준 전압 레벨을 가변시키는 반도체 장치의 발진 회로.
  4. 제1 항에 있어서,
    상기 제2 레벨 조절부는,
    상기 전원 전압단과 상기 접지 전압단 사이에 저항 및 캐패시터가 직렬로 연결되고, 상기 저항 및 캐패시터 사이에 상기 출력 노드가 형성되는 반도체 장치의 발진 회로.
  5. 제1 항에 있어서,
    상기 제1 레벨 조절부는,
    상기 기준 전압과 상기 출력 노드 간 전압 차에 따라 턴온되어 상기 출력 노드를 방전시키는 제1 방전부를 포함하는 반도체 장치의 발진 회로.
  6. 제5 항에 있어서,
    상기 제1 방전부는,
    상기 기준 전압을 게이트로 인가받는 PMOS 트랜지스터로 이루어지되,
    상기 PMOS 트랜지스터의 일단은 상기 출력 노드와 연결되고, 상기 PMOS 트랜지스터의 타단은 소스 전압단과 연결되는 반도체 장치의 발진 회로.
  7. 제4 항에 있어서,
    상기 제1 레벨 조절부는,
    상기 PMOS 트랜지스터의 타단의 레벨에 따라 턴온되어 상기 출력 노드를 방전시키는 제2 방전부를 더 포함하는 반도체 장치의 발진 회로.
  8. 제7 항에 있어서,
    상기 제2 방전부는,
    상기 PMOS 트랜지스터의 타단의 레벨 값을 게이트로 인가받는 NMOS 트랜지스터로 이루어지되,
    상기 NMOS 트랜지스터의 일단은 상기 출력 노드와 연결되고 상기 NMOS 트랜지스터의 타단은 소스 전압단과 연결되는 반도체 장치의 발진 회로.
  9. 제1 항에 있어서,
    상기 발진 회로는,
    상기 기준 전압 생성부에서 출력되는 상기 기준 전압 및 외부로부터 인가되는 문턱 전압 선택 신호에 응답하여 기준 문턱 전압의 레벨을 결정하는 문턱 전압 레벨 생성부; 및
    상기 문턱 전압 레벨 생성부에서 출력된 상기 기준 문턱 전압과 상기 제2 레벨 조절부에서 출력되는 발진 신호의 레벨을 비교하여 펄스 신호를 발생하는 구동부를 더 포함하는 반도체 장치의 발진 회로.
  10. 기준 전압과 출력 노드의 전압 차에 따라 출력 노드의 전위를 조절하여 발진 신호를 생성하는 발진 신호 생성부;
    복수의 문턱 전압 선택 신호 및 상기 발진 신호 생성부에서 제공된 상기 기준 전압에 따라 기준 문턱 전압의 레벨을 결정하는 문턱 전압 레벨 생성부; 및
    상기 문턱 전압 레벨 생성부에서 결정된 상기 기준 문턱 전압과 상기 발진 신호 생성부에서 출력되는 상기 발진 신호의 레벨을 비교하여 듀티 비를 결정하는 구동부를 포함하는 반도체 장치의 발진 회로.
  11. 제10 항에 있어서,
    상기 문턱 전압 레벨 생성부는,
    상기 발진 신호 생성부에서 인가된 상기 기준 전압)과 피드백 루프에서 인가된 전압을 비교하여 출력 전류의 레벨을 결정하는 레벨 비교부;
    상기 레벨 비교부에서 출력된 신호에 응답하여 출력 전류의 레벨을 결정하는 상기 피드백 루프; 및
    상기 레벨 비교부에서 출력되는 상기 비교 신호와 상기 복수의 문턱 전압 선택 신호에 따라 상기 기준 문턱 전압을 생성하는 기준 문턱 전압 생성부를 포함하는 반도체 장치의 발진 회로.
  12. 제10 항에 있어서,
    상기 기준 전압과 출력 노드 간 전압 레벨 차에 따라 상기 출력 노드의 전위를 조절하는 제1 레벨 조절부; 및
    전원 전압단과 소스 전압단 사이에 연결되며, 상기 전원 전압단으로부터 상기 출력 노드로 전류를 공급하는 제2 레벨 조절부를 포함하는 반도체 장치의 발진 회로.
  13. 제12 항에 있어서,
    상기 기준 전압을 생성하여 상기 제2 레벨 조절부로 출력하는 기준 전압 생성부를 더 포함하는 반도체 장치의 발진 회로.
  14. 제13 항에 있어서,
    상기 기준 전압 생성부는,
    제어 신호에 따라 상기 기준 전압 레벨을 가변시키는 반도체 장치의 발진 회로.
  15. 제12 항에 있어서,
    상기 제2 레벨 조절부는,
    상기 전원 전압단과 상기 접지 전압단 사이에 저항 및 캐패시터가 직렬로 연결되고, 상기 저항 및 캐패시터 사이에 상기 출력 노드가 형성되는 반도체 장치의 발진 회로.
  16. 제12 항에 있어서,
    상기 제1 레벨 조절부는,
    상기 기준 전압과 상기 출력 노드 간 전압 차에 따라 턴온되어 상기 출력 노드를 방전시키는 제1 방전부를 포함하는 반도체 장치의 발진 회로.
  17. 제12 항에 있어서,
    상기 기준 전압과 출력 노드를 비교하고, 비교 결과에 따라 출력 신호의 레벨을 결정하는 비교부; 및
    상기 비교부로부터 출력되는 신호를 버퍼링하여 제1 레벨 조절부로 출력시키는 버퍼링부를 더 포함하는 반도체 장치의 발진 회로.
  18. 제17 항에 있어서,
    상기 비교부는,
    상기 출력 노드의 레벨이 상기 기준 전압의 레벨보다 높으면 하이 레벨의 신호를 출력하는 반도체 장치의 발진 회로.
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