KR20120062708A - 희생 재료를 사용하여 다마신 다이오드를 제조하는 방법 - Google Patents

희생 재료를 사용하여 다마신 다이오드를 제조하는 방법 Download PDF

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밴스 던톤
요이치로 타나카
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Abstract

반도체 디바이스를 제조하는 방법은, 기재층 위에 시드 재료를 포함하는 제 1 층을 형성하는 단계와, 상기 제 1 층 위에 상기 시드 재료와 다른 희생 재료를 포함하는 제 2 층을 형성하는 단계와, 상기 제 1 층과 제 2 층을 복수의 개별 특징부로 패터닝하는 단계와, 상기 복수의 개별 특징부 사이에 절연 충전 재료를 형성하는 단계와, 절연 충전 재료에 복수의 개구를 형성하기 위해 개별 특징부로부터 희생 재료 부분을 제거하여 상기 시드 재료 부분이 복수의 개구에서 노출되도록 하는 단계와, 상기 복수의 개구에서 노출된 시드 재료 상에서 반도체 재료를 성장시키는 단계를 포함한다.

Description

희생 재료를 사용하여 다마신 다이오드를 제조하는 방법{METHOD OF MAKING DAMASCENE DIODES USING SACRIFICIAL MATERIAL}
본 발명은, 일반적으로는 반도체 디바이스 공정 분야에 관한 것이고, 구체적으로는 비휘발성 메모리 디바이스를 제조하는 방법에 관한 것이다.
본 명세서에 참조로 포함되어 있는 2004년 9월 29일자로 출원된 Herner 등의 미국 특허 출원 제 10/955,549호(미국 공개 출원 제 2005/0052915A1에 해당)에는 메모리 셀의 데이터 상태가 필러 형상의 반도체 접합 다이오드의 다결정 반도체 재료의 저항 상태로 저장되어 있는 3차원 메모리 어레이가 기술되어 있다. 감산 방법(subtractive method)은 이러한 필러 다이오드 디바이스에 사용된다. 이러한 방법은 하나 이상의 규소, 게르마늄, 또는 이와 다른 반도체 재료 층을 증착하는 단계를 포함한다. 증착된 반도체 층 또는 층들은 반도체 필러(semiconductor pillar)를 얻기 위해 에칭된다. SiO2 층은 필러 에칭을 위한 하드 마스크로 사용되고, 이후 제거될 수 있다. 다음으로, SiO2 또는 다른 갭 충전 유전성 재료는 필러의 상부와 필러 사이에 증착된다. 화학 기계 연마(CMP) 또는 에치백(etchback) 단계는 필러의 상부 표면과 갭 충전 유전체를 평탄화하도록 수행된다.
감산 필러 제조 공정을 추가 설명하기 위해, 2004년 12월 17일자로 출원된 Herner 등의 미국 특허 출원 제 11/015,824호인 "Non-volatile Memory Cell Comprising a Reduced Height Vertical Diode"와 2007년 7월 25일자로 출원된 미국 출원 번호 제 11/819,078호를 참조한다. 그러나, 감산 방법에서, 반도체 필러의 높이는, 에칭 마스크로서 사용된 얇은 연질의 포토레지스트에 의해 제한될 수 있다. 포토레지스트 마스크 재료는 반도체 재료보다 느린 속도로 에칭되지만, 에칭되고, 일부 마스크 재료는 반도체 에칭이 완료된 후에도 남아 있어야 한다. 필러 에칭 후 산화물 갭 충전 단계는, 필러 사이의 개구의 종횡비가 증가하고/증가하거나 CMP 공정 또는 갭 충전층의 에치백이 증착 반도체 재료의 상당한 두께를 제거할 때, 프로세싱 챌린지를 제공한다.
본 발명의 일 실시예는 반도체 디바이스를 제조하는 방법을 제공하고, 상기 방법은, 기재층 상의 시드 재료를 포함하는 제 1 층을 형성하는 단계와, 상기 제 1 층 위에 상기 시드 재료와 상이한 희생 재료를 포함하는 제 2 층을 형성하는 단계와, 제 1 층과 제 2 층을 복수의 개별 특징부로 패터닝하는 단계와, 복수의 개별 특징부 사이에 절연 충전 재료를 형성하는 단계와, 절연 충전 재료에 복수의 개구를 형성하기 위해 상기 개별 특징부로부터 희생 재료를 제거하여 상기 시드 재료가 복수의 개구에서 노출되도록 하는 단계와, 상기 복수의 개구에서 노출된 시드 재료 상에서 반도체 재료를 성장시키는 단계를 포함한다.
본 발명의 다른 실시예는 복수의 다이오드를 제조하는 방법을 제공하고, 상기 방법은, 기재층 위에 시드 재료를 포함하는 제 1 층을 형성하는 단계와, 상기 제 1층 위에 희생 재료를 포함하는 제 2 층을 형성하는 단계와, 상기 제 1 층과 제 2 층을 각각 희생 재료 부분 아래에 위치한 시드 재료부를 포함하는 복수의 필러로 패터닝하는 단계와, 상기 복수의 필러 사이에 절연 충전 재료를 형성하는 단계와, 상기 절연 충전 재료에 복수의 개구를 형성하도록 복수의 필러의 희생 재료 부분을 제거하여 복수의 필러의 시드 재료 부분이 복수의 개구에서 노출되도록 하는 단계와, 복수의 다이오드를 형성하도록 복수의 개구의 노출된 시드 재료 부분에 반도체 재료를 성장시키는 단계를 포함한다.
본 발명의 다른 실시예는 비휘발성 메모리 디바이스를 제조하는 방법을 제공하고, 상기 방법은, 비휘발성 메모리 셀의 복수의 저장 요소를 형성하는 단계와, 각각 희생 재료 부분 아래에 위치한 시드 재료 부분을 포함하는 복수의 필러를 형성하는 단계와, 복수의 필러 상에 라이너를 형성하는 단계와, 복수의 필러 사이에 절연 충전 재료를 형성하는 단계와, 상기 절연 충전 재료에 복수의 개구를 형성하도록 복수의 필러의 희생 재료 부분을 제거하여 복수의 필러의 시드 재료 부분이 복수의 개구에서 노출되도록 하는 단계와, 복수의 개구에 복수의 다이오드 스티어링 요소를 형성하는 단계를 포함한다.
본 발명은, 비휘발성 메모리 디바이스를 제조하는 방법을 제공하는 효과를 갖는다.
도 1a 내지 1e는, 본 발명의 실시예에 따른 반도체 디바이스의 형성시 단계를 예시하는 측단면도.
도 2a 내지 2b는, 본 발명의 몇몇 실시예의 다이오드의 구조를 개략적으로 도시하는 도면.
도 3a 내지 3c는, 본 발명의 실시예에 따른 반도체 디바이스의 형성시 단계를 예시하는 측단면도.
도 4는, 본 발명의 실시예에 따른 완성된 비휘발성 메모리 디바이스의 3차원 도면.
도 5 내지 8은, 본 발명의 비제한적인 예에 따른 반도체 디바이스의 형성시 단계의 단면 SEM 화상.
본 발명의 일 실시예는 반도체 디바이스를 제조하는 방법을 제공하고, 상기 방법은, 기재층 상의 시드 재료를 포함하는 제 1 층을 형성하는 단계와, 상기 제 1 층 위에 상기 시드 재료와 상이한 희생 재료를 포함하는 제 2 층을 형성하는 단계와, 제 1 층과 제 2 층을 복수의 개별 특징부로 패터닝하는 단계와, 복수의 개별 특징부 사이에 절연 충전 재료를 형성하는 단계와, 절연 충전 재료에 복수의 개구를 형성하기 위해 상기 개별 특징부로부터 희생 재료를 제거하여 상기 시드 재료가 복수의 개구에서 노출되도록 하는 단계와, 상기 복수의 개구에서 노출된 시드 재료 상에서 반도체 재료를 성장시키는 단계를 포함한다.
몇몇 실시예에서, 반도체 디바이스는 복수의 개구에 형성된 복수의 다이오드를 포함한다. 복수의 다이오드는 몇몇 실시예에서 필러 형상일 수 있다. 각각의 다이오드는 적어도 제 1 전도형(예를 들어, n형) 반도체 재료와, 제 1 전도형 반도체 재료 상에 위치한 제 2 전도형(예를 들어, p형) 반도체 재료를 포함한다. 다이오드의 배향은 몇몇 실시예에서 반전될 수 있다. 선택적으로, 다이오드는 제 1 전도형 반도체 재료와 제 2 전도형 반도체 재료 사이에 위치한 진성 반도체 재료를 포함할 수 있다.
반도체 디바이스는 비휘발성 메모리 디바이스일 수 있고, 복수의 저장 요소와 복수의 다이오드 스티어링 요소를 포함한다. 각각의 저장 요소는 대응하는 다이오드 스티어링 요소의 하부 또는 상부에 형성된다. 대안적으로, 저장 요소는 다이오드의 하부 부분(예를 들어, 제 1 전도형 반도체 재료)과 상부 부분(예를 들어, 제 2 전도형 반도체 재료) 사이에 형성될 수 있다.
도 1a 내지 1d는 선택 증착을 이용하여 필러 디바이스를 형성하는 바람직한 방법을 도시한다.
도 1a를 참조하면, 기재층(200)은 기판(210) 위에 형성될 수 있다. 기판은 단결정 규소, 규소-게르마늄 또는 규소-게르마늄-탄소와 같은 IV-IV 화합물, III-V 화합물, II-VI 화합물, 이러한 기판 상의 에피텍셜 층, 또는 임의의 반도체 재료 또는 유리, 플라스틱, 금속 또는 세라믹 기판과 같은 비반도체 재료와 같은, 당업계에 공지된 임의의 반도체 기판일 수 있다. 기판은 메모리 디바이스용 드라이버 회로와 같이, 그 위에 제조된 집적 회로를 포함할 수 있다. 절연층(미도시)은 기재층(200) 아래에 형성되는 것이 바람직하다.
몇몇 실시예에서, 기재층(200)은 복수의 하부 전극(204)과 하부 전극(204)을 분리하는 절연 재료(208)를 포함할 수 있다. 텅스텐 및/또는 알루미늄, 탄탈륨, 티타늄, 구리, 코발트 또는 이들의 합금을 포함하는 다른 재료와 같이, 당업계에 공지된 임의의 전도성 재료가 사용될 수 있다. 몇몇 실시예에서, 하부 전극(204)은 또한 전도성 재료의 상부/하부에 위치한 접착층을 더 포함할 수 있다. 예를 들어, 하부 전극(204)은, 예를 들어, Ti(하부)/Al/TiN(상부), 또는 Ti/TiN/Al/TiN, 또는 Ti/Al/TiW 또는 이들 재료의 임의의 조합인 전도성 재료의 스택을 포함할 수 있다. 바람직한 실시예에서, 하부 전극(204)은 실질적으로 평행하고 실질적으로 동일 평면 상의 레일일 수 있다.
규소 산화물, 규소 질화물, 또는 규소 옥시질화물과 같은 절연 재료(208)는 하부 전극(204)의 위와 그 사이에 형성될 수 있고, 그 다음에 하부 전극(204)의 상부 표면을 정지부(stop)로 이용하여 CMP 또는 에치백 단계가 행해진다.
제 1 층(500)은 기재층(200) 위에 형성될 수 있다. 제 1 층(500)은 IV족 반도체 재료를 성장시키기 위해 Si, Ge, Si-Ge 합금 또는 금속 규화물과 같은 임의의 적절한 시드 재료로 이루어진 시드층(511)을 포함할 수 있다. 다른 시드 재료가 III-V, II-VI 등의 반도체를 성장시키기 위해 사용될 수 있다. 시드층(511)의 두께는 약 20 내지 50nm일 것이다.
몇몇 실시예에서, 제 1 층(500)은 시드층(511) 아래에 형성된 저장 재료 스택(518)을 더 포함할 수 있다. 저장 재료 스택(518)은 두 개의 전기 전도성(예를 들어, TiN)층(520, 521) 사이에 저장 재료 층(519)을 포함하는 금속-절연체-금속형 스택을 포함할 수 있다. 저항 스위칭 재료 층(519)은 안티퓨즈(antifuse)(즉, 안티퓨즈 유전체), 퓨즈, 폴리실리콘 메모리 효과 재료, 금속 산화물(니켈 산화물, 퍼로브스카이트 재료 등), 탄소 나노튜브(단일벽, 다중벽 또는 단일 및 다중벽 나노튜브의 혼합), 무정형 탄소, 다결정 탄소, 그라핀(graphene) 저항 스위칭 재료, 상 변화 재료, 스위칭 가능한 착물 산화 금속, 전도성 브리지 요소 또는 스위칭 가능한 중합체 등과 같은 임의의 적절한 재료를 포함할 수 있다. 몇몇 실시예에서, 전도층(520) 및/또는 전도층(521)은 원할 경우 생략될 수 있다.
이어서, 제 2 층(600)이 제 1 층(500) 위에 형성될 수 있다. 제 2 층(600)은 무정형 탄소, 규소 질화물, 또는 게르마늄과 같은 임의의 적절한 희생 재료로 이루어진 희생 층(612)을 포함할 수 있다. 유기 재료 또는 감광성(예를 들어, 포토레지스트) 재료와 같은 다른 희생 재료가 사용될 수 있다. 제 2 층(600)은 또한 도 1a에 도시된 바와 같이 희생 층(612) 위에 형성된 하드 마스크 층(614)을 더 포함할 수 있다. 하드 마스크 층(614)은 하나 이상의 임의의 적절한 하드 마스크 및/또는 예를 들어, 규소 산화물, 규소 질화물 등의 반사 방지 재료를 포함할 수 있다. 몇몇 실시예에서, 하드 마스크 층(614)은 원할 경우 생략될 수 있다.
마지막으로, 포토레지스트 또는 유사한 감광 재료 특징부(606)가 선택적인 하드 마스크 층(614) 상에 (또는 하드 마스크 층(614)이 생략되면 희생 층(612) 상에) 형성되어, 도 1a에 도시된 바와 같은 구조를 생성한다. 희생 층(612)이 감광성이면, 특징부(606)와 하드 마스크 층(614)은 생략될 수 있다. 이러한 실시예에서, 감광 희생 층(614)은 방사선에 의해 {층(614)이 포토레지스트인 경우} 또는 전자빔{층(614)이 전자 빔 반응성 레지스트인 경우}에 의해 패터닝될 수 있다.
다음으로, 제 2 층(600){예를 들어, 하드 마스크 층(614)과 희생 층(612)}과 제 1 층(500){예를 들어, 시드층(511) 및 저장 재료 층(518)}은 복수의 개별 특징부(700)를 형성하도록 포토레지스트 특징부(606)를 마스크로 사용하여 에칭된다. 복수의 분리된 특징부(700) 각각은 도 1b에 도시된 바와 같이 희생 재료 부분(602) 아래의 시드 재료 부분(111)과, 선택적으로 시드 재료 부분(111) 아래에 위치한 저장 재료 부분(118)을 포함한다. 개별 특징부(700)는 필러 또는 레일 형상을 가질 수 있다. 몇몇 실시예에서, 복수의 개별 특징부(700)는 아래의 전극(204)과 대략 동일한 피치와 대략 동일한 폭을 갖는 원통형 필러를 포함한다. 몇몇 오정렬은 용인될 수 있다.
몇몇 실시예에서, 하드 마스크 층(614)은 희생 층(612), 제 1 층(511), 및 저장 재료(518)의 스택의 에칭 단계 동안 완전하게 소모될 것이다. 개별 특징부(700)의 형상은 도 1b에 도시된 바와 같이 반드시 테이퍼 형상을 갖지 않을 수 있다.
대안적으로, 제 1 층(500)은 제 2 층(600)의 패터닝과 동일한 단계에서 패터닝되는 것보다, 하부 전극(204)의 패터닝과 동일한 단계 동안 패터닝될 수 있다. 따라서, 이러한 실시예에서, 최종 시드 재료 부분(111)과 저장 재료 부분(118)은 희생 재료 부분(602)의 필러 형상이 아니라, 하부 전극(204)과 같이 레일 형상을 가질 수 있다.
다음으로, 도 1c로 돌아가서, 라이너(702)가 선택적으로 복수의 개별 특징부(700) 상에 형성될 수 있다. 라이너(702)는 규소 질화물 또는 다른 적절한 절연 재료를 포함할 수 있다.
다음으로, 절연 충전 재료(258)가 복수의 개별 특징부(700) 위와 그 사이에 형성될 수 있어서, 도 1c에 도시된 바와 같은 구조를 생성한다. 절연 충전 재료(258)는 규소 산화물, 규소 질화물, 고 유전 상수 필름, Si-C-O-H 필름 또는 임의의 다른 적절한 절연 재료와 같은 무기 절연 재료를 포함할 수 있다.
다음에, 이러한 절연 충전 재료(258)는 CMP 또는 에치백에 의해 정지부인 희생 재료 부분(602)의 상부 표면과 평탄화되어, 절연 충전 재료(258)에 의해 분리된 희생 재료 부분(602)을 노출한다. 이어서, 희생 재료 부분(602)은 절연 충전 재료(258)에 복수의 개구(632)를 형성하도록 제거되어, 시드 재료 부분(111)이 복수의 개구(632)에 노출되고, 도 1d에 도시된 구조를 생성한다. 희생 재료 부분(602)의 제거는 선택적 에칭 또는 애싱(ashing)에 의해 행해질 수 있다 {희생 재료 섹션(602)이 무정형 탄소 또는 다른 적절한 유기 재료를 포함하는 경우}.
다음으로, 반도체 재료(113)는 도 1e에 도시된 바와 같이 복수의 개구(632)에서 노출된 시드 재료(111) 위에 형성된다. 개구(632)는 도 1e에 도시된 바와 같이 반드시 부분적으로 충전되지는 않을 수 있다. 바람직한 실시예에서, 반도체 재료(113)는 반도체 접합 다이오드를 포함한다. 접합 다이오드라는 용어는 본 명세서에서 두 개의 단자 전극을 갖고 하나의 전극에서 p형이고 다른 전극에서 n형인 반도체 재료로 제조된 비-오믹(non-ohmic) 전도 특성을 갖는 반도체 디바이스를 나타내기 위해 사용된다. 예는, 도 2a에서 도시된 바와 같은 진성(도핑되지 않은) 반도체 재료(114)가 제 1 전도형(예를 들어, n형) 반도체 재료(112)와 제 2 전도성(예를 들어, p형) 반도체 재료(116) 사이에 개재된 p-i-n 다이오드(300)와, 도 2b에 도시된 바와 같이 진성 부분(114)이 생략된, 제너(Zener) 다이오드와 같은 p-n 다이오드와 n-p 다이오드를 포함한다. 물론, 대신에 제 2 전도형은 n형이고, 제 2 전도형은 p형일 수 있다.
다이오드(300)의 반도체 재료(113)는, 예를 들어, 규소, 게르마늄, 또는 규소 게르마늄 합금인 임의의 적절한 반도체 재료를 포함할 수 있다. 이하의 설명에서 지칭하는 선택적 성장 방법은, 예를 들어, 규소를 증착하기 위해 실란과 염소 공급원 가스를 사용하는 LPCVD인 선택적 CVD 방법과 같이, 개구(632)에 노출된{즉, 개구(632)의 측벽 상에서 실질적으로 증착되지 않은} 시드 재료(111) 상의 대응하는 반도체 재료를 선택적으로 성장시키기 위한 임의의 적절한 방법을 포함한다. 예를 들어, 본 명세서에 참조로 포함되어 있는 2005년 6월 22일자로 출원된 미국 출원 번호 제 11/159,031호(또한 미국 공개 출원 번호 제 2006/0292301A1호로 공개)에 개시된 방법이 게르마늄을 증착시키기 위해 사용될 수 있다.
몇몇 실시예에서, 반도체 재료(113)를 형성하는 단계는 복수의 다이오드(300)의 하부 부분(즉, 제 1 전도형 부분)(112)을 형성하기 위해 시드 재료 부분(111) 상에 복수의 개구(632)에서 제 1 전도형의 반도체 재료를 선택적으로 성장시키는 단계를 포함한다. 임의의 적절한 방법이 제 1 전도형 반도체 재료를 형성하기 위해 사용될 수 있다. 예를 들어, 다량 도핑된(heavily doped) n형 재료를 형성하는 단계는, 진성 재료를 증착하는 단계와, 이어서 도핑하는 단계를 포함하거나, 반도체 재료의 선택적 CVD 동안 정위치에서 n형 도펀트 원자를 제공하는 도펀트, 예를 들어, 인(즉, 게르마늄 및/또는 실란 가스에 첨가된 포스핀 가스 형태의) 포함 가스를 유동시켜 도핑하는 단계를 포함할 수 있다. 다량 도핑된 영역(112)은 약 10 내지 약 80nm 두께인 것이 바람직하다.
진성 재료(intrinsic material)(114) 증착은 개별 CVD 단계 동안, 또는 증착 영역(112)으로 동일한 CVD 단계 동안, 포스핀과 같은 도펀트 가스의 유동을 중지시켜서 수행될 수 있다. 진성 영역(114)은 약 40 내지 약 200nm, 바람직하게는 약 50nm 두께일 수 있다.
몇몇 실시예에서, 반도체 재료(113)는 도 3a에 도시된 바와 같이 개구(632) 내와 개구 위에 비선택적으로 형성될 수 있다. 이러한 실시예에서, CMP 단계가 절연층(258)의 상부의 임의의 브리지된 반도체 재료(113)를 제거하기 위해 행해질 수 있어서, 도 3b에 예시된 것과 같은 구조를 형성한다. 반도체 재료(113)를 평탄화하기 위해, 임의의 다른 적절한 방법, 예를 들어, HBr/O2 화학물질 등을 사용하는 표준 건조 에칭이 사용될 수 있다. 비선택적인 다이오드 증착 방법은, 본 명세서에 참조로 완전히 포함되어 있는 2008년 1월 15일자로 출원된 미국 특허 출원 번호 제 12/007,781호에 개시되어 있다.
또한, 도펀트는 도 3c에 도시된 바와 같이 복수의 다이오드(300)의 상부 부분을 형성하기 위해 복수의 다이오드(300)의 진성 반도체 부분(114)의 상부 부분 내에 이식될 수 있다. 복수의 다이오드(300)의 상부 부분(116)은 제 1 전도형과 다른 제 2 전도형의 반도체 재료를 포함한다. 제 2 전도형 영역(116)의 형성은 필러 형상 다이오드(300)의 형성을 완료한다.
대안적으로, 이온 이식 대신에, 제 2 전도형의 반도체는, 진성 부분(114) 상의 또는 복수의 다이오드(300)의 하부 부분(112){진성 부분(114)이 생략되는 경우} 상에서 복수의 개구(632)의 상부 부분(116)을 형성하기 위해 비선택적으로 증착되거나 또는 선택적으로 성장될 수 있다. 예를 들어, p형 상부 영역(116) 증착은 진성 영역(114) 증착 단계로부터 개별 CVD 단계 동안, 또는 영역(114) 증착 단계와 동일한 CVD 단계 동안 삼염화 붕소와 같은 도펀트 가스 유동을 켜서 수행될 수 있다. p형 영역(116)은 약 10 내지 약 80nm 두께 사이일 수 있다.
몇몇 다른 실시예에서, 시드 재료 부분(111)은 도 2a에 도시된 바와 같이 복수의 다이오드(300)의 하부 부분(112)을 포함하는 제 1 전도형의 반도체 재료를 포함한다. 이들 실시예에서, 반도체 재료(113)를 형성하는 단계는, 복수의 다이오드(300)의 진성 부분(114)을 형성하는, 시드 재료 부분(111) 상에서 복수의 개구(632)에 진성 반도체 재료를 선택적으로 성장시키는 단계를 포함한다. 제 2 전도형의 반도체 재료는 도 2a에 도시된 바와 같이 복수의 다이오드(300)의 상부 부분(116)을 형성하기 위해 비선택적으로 증착되거나 또는 선택적으로 성장시킬 수 있다. 대안적으로, 복수의 다이오드(300)의 상부 부분(116)을 형성하기 위해 제 2 전도형(예를 들어, p형)의 반도체 재료를 비선택 증착 또는 선택적 성장시키는 대신에, 복수의 다이오드(300)의 상부 부분(116)을 형성하기 위해 진성 반도체 부분(114)의 상부를 변환하도록 이온 이식이 행해질 수 있다. 상부 부분(116)은 제 1 전도형과 다른 제 2 전도형의 반도체 재료를 포함한다.
예시적인 예에서, 하부 영역(112)은 N+(다량으로 도핑된 n형)이고, 상부 영역(116)은 P+이다. 그러나, 수직 필러는 또한 다른 구조를 포함할 수 있다. 예를 들어, 하부 영역(122)은 N+ 상부 영역(116)을 갖는 P+일 수 있다. 또한, 중간 영역은 의도적으로 약하게 도핑될 수 있거나 또는 진성 또는 의도적으로 도핑되지 않을 수 있다. 도핑되지 않은 영역(즉, 진성 영역)은 결코 완전히 전기적으로 중립이지 않을 것이고, 항상 결함 또는 오염을 가져서, 약하게 n 도핑 또는 p 도핑되는 것처럼 거동하게 된다. 이러한 다이오드는 p-i-n 다이오드로 고려할 수 있다. 따라서, P+/N-/N+, P+/P-/N+, N+/N-/P+ 또는 N+/P-/P+ 다이오드가 형성될 수 있다.
일반적으로, 다이오드(300)는 바람직하게는 250nm 이하의 직경을 갖는 원형 또는 대략 원형의 단면을 갖는 실질적으로 원통형 형상을 갖는다. 다이오드(300)의 피치와 폭은 개구(632)에 의해 한정되고, 원하는 대로 변경될 수 있다. 하나의 바람직한 실시예에서, 다이오드(300)의 피치(하나의 다이오드의 중심으로부터 다음 다이오드의 중심까지의 거리)는 약 48nm인 반면, 다이오드(300)의 폭은 약 24 내지 약 28nm 사이에서 변한다. 다른 바람직한 실시예에서, 다이오드(300)의 피치는 약 48nm이고, 다이오드(300)의 폭은 약 18 내지 24nm 사이에서 변화한다.
다음에, 상부 전극(400)은 다이오드(300)와 절연 충전 재료(258) 위에 형성될 수 있다. 상부 전극은, 예를 들어, Ti(하부)/Al/TiN(상부), 또는 Ti/TiN/Al/TiN, 또는 Ti/Al/TiW 또는 이들 재료의 임의의 조합인, 전도성 재료의 스택을 포함할 수 있다. 상부의 TiN 또는 TiW 층은 전도체를 패터닝하기 위한 반사 반지 코팅으로, 그리고 후술하는 바와 같은 절연층의 후속하는 CMP를 위한 폴리시 중단 재료로 제공될 수 있다. 상술한 상부 전극(400)은, 바람직하게는 하부 전극(204)에 수직으로 연장하는 실질적으로 평행하고 실질적으로 동일 평면인 전도체 레일을 형성하기 위해 임의의 적절한 마스킹과 에칭 기술을 사용하여 패터닝 및 에칭된다.
다음으로, 다른 절연층(미도시)이 전도체 레일(400)의 위와 이들 사이에 증착된다. 절연층은 규소 산화물, 규소 질화물, 또는 규소 옥시질화물과 같은 임의의 공지된 전기 절연성 재료일 수 있다. 바람직한 실시예에서, 규소 산화물이 절연 재료로 사용된다. 이러한 절연층은 CMP 또는 에치백에 의해 전도체 레일(400)의 상부 표면과 동일 평면으로 될 수 있다. 최종 디바이스의 3차원 도면이 도 4에 도시된다.
대안적인 실시예에서, 저장 요소는, 다이오드 아래보다는, 반도체 다이오드 위, 또는 다이오드의 하부 부분과 상부 부분 사이에 위치할 수 있다. 이러한 실시예에서, 상술한 바와 같이 시드층 아래에 위치한 저장 재료 층은 생략될 수 있고, 개구에 다이오드를 형성한 후에 저장 요소가 형성된다. 다른 비제한적인 예에서, 시드층은 다이오드의 하부 부분을 포함하고, 진성 부분은 시드층 위에서 선택적으로 성장하고, 다음으로 저장 재료 층은 다이오드의 상부 부분을 비선택적으로 증착하기 전에 다이오드의 진성 부분에 형성된다. 이러한 비제한적인 예에서, 최종 구조는 다이오드의 하부 부분과 상부 부분 사이에 위치한 저장 부분을 포함한다.
반도체 디바이스는 1회용 프로그래머블(OTP) 또는 재기록 가능한 비휘발성 메모리 셀을 포함할 수 있다. 예를 들어, 각각의 다이오드(300)는 메모리 셀의 스티어링 요소로 작동할 수 있고, 저장 재료(118)는 도 4에 도시된 바와 같이 전극(204, 400) 사이의 다이오드(300)와 직렬로 위치한 저항성 스위칭 재료(즉, 프로그래밍 전류 또는 전압의 인가 후에 저항성 상태의 영구적인 변화에 의해 데이터를 저장함)로 작동한다.
몇몇 실시예에서, 필러 다이오드(300) 자체는 데이터 저장 디바이스로 사용될 수 있다. 이들 실시예에서, 다이오드(300)의 저항성은 그 기재 내용이 본 명세서에 참조로 포함되어 있는 2004년 9월 29일자로 출원된 미국 특허 출원 번호 제 10/955,549호(미국 공개 출원 번호 2005/0052915A1호에 대응)와 2007년 3월 30일자로 출원된 미국 특허 출원 번호 제 11/693,845호(미국 공개 출원 번호 2007/0164309A1호에 대응)에 개시된 바와 같이, 전극(204, 400) 사이에 제공된 정(forward)/역(reverse) 바이어스의 인가에 의해 변화된다. 이러한 실시예에서, 저항성 스위칭 소자(118)는 원한다면 생략될 수 있다.
선택적으로, 하나 이상의 접착/배리어 층은 최종 디바이스의 성능을 개선하기 위해 형성될 수 있다. 선택적인 접착/배리어 층(들)으로서, 예를 들어, 티타늄, 티타늄 규화물, 티타늄 질화물, 텅스텐 규화물, 텅스텐 질화물, 니켈 규화물 또는 니켈 질화물과 같은, 전이 금속, 금속 규화물, 금속 질화물인, 임의의 적절한 재료가 사용될 수 있다. 예를 들어, 일 실시예에서, 티타늄 질화물 접착층이 저장 재료 부분과 시드 재료 부분 사이에 형성된다.
제 1 메모리 레벨의 형성이 설명되었다. 추가 메모리 레벨이 이러한 제 1 메모리 레벨 위에 형성될 수 있어서, 모놀리식 3차원 메모리 어레이를 형성한다. 몇몇 실시예에서, 전도체는 메모리 레벨 사이에서 공유될 수 있고; 즉, 상부 전도체(400)는 다음 메모리 레벨의 하부 전도체로 제공될 수 있다. 다른 실시예에서, 중간레벨 유전체(미도시)가 제 1 메모리 레벨 위에 형성되고, 그 표면은 평탄화되고, 제 2 메모리 레벨의 구성이 이러한 평탄화된 중간레벨 유전체 상에서 공유 전도체를 갖지 않고 개시된다.
모놀리식 3차원 메모리 어레이는 개재된 기판이 없이 웨이퍼와 같은 단일 기판 위에 다중 메모리 레벨이 형성된 것이다. 하나의 메모리 레벨을 형성하는 층은 기존의 레벨 또는 레벨들의 층 위에 직접 증착되거나 성장된다. 반면에, Leedy의 미국 특허 제 5,915,167호 "Three dimensional structure memory"에서와 같이, 개별 기판에 메모리 레벨을 형성하고 메모리 레벨을 서로 겹쳐 접착하여 스택 메모리가 구성되었다. 기판은 결합 전에 메모리 레벨로부터 박형화되거나 제거될 수 있지만, 메모리 레벨은 개별 기판 위에 초기에 형성되기 때문에, 이러한 메모리는 진정한 모놀리식 3차원 메모리 어레이가 아니다. Leedy에 기술된 공정과 비교해서, 본 발명의 실시예에서, 다이오드는 인접한 두 개의 층 사이에 전도성 와이어 또는 전극을 공유한다. 이러한 구성에서, "하부" 다이오드는 "상부"층의 다이오드의 반대 방향으로 "포인트"될 것이다 (즉, 각 다이오드의 동일한 전도형층은 다이오드 사이에 위치한 동일한 와이어 또는 전극과 전기적으로 접촉). 이러한 구성으로, 두 개의 다이오드는 이들 사이의 와이어를 공유할 수 있고, 판독 또는 기록 방해 문제를 갖지 않을 것이다.
기판 위에 형성된 모놀리식 3차원 메모리 어레이는, 기판 위에 제 1 높이로 형성된 제 1 메모리 셀과, 제 1 높이와 다른 제 2 높이로 형성된 제 2 메모리 셀을 적어도 포함한다. 3개, 4개, 8개, 또는 임의의 수의 메모리 레벨이 이러한 다중 레벨 어레이의 기판 위에 형성될 수 있다.
상술한 실시예의 한 가지 이점은, 개구의 반도체 재료(예를 들어, Si, Ge 또는 Si-Ge)의 선택적인 성장(예를 들어, 의사-에피텍셜 성장)이 종래의 비선택적인 증착 방법에 의해 증착된 반도체 재료보다 더 큰 입자를 얻을 수 있다는 점이다. 이러한 큰 입자 재료(예를 들어, 큰 입자의 폴리실리콘)는 메모리 셀의 저장 재료를 스위칭하는데 필요한 높은 전류를 견딜 수 있다. 따라서, 입자 크기를 증가시키기 위해 종래에 사용되는 고온 포스트-어닐링은 생략될 수 있다. 또한, 메모리 셀의 제조 단계 동안 층의 접착은 종래의 방법에서 필요한 디바이스 층의 두꺼운 스택을 에칭하는 단계를 에칭하기 아주 쉬운 희생 재료를 에칭하는 단계로 대체하여 개선될 수 있다.
비제한적인 예
비제한적인 예에서, 텅스텐 하부 전극이 형성된다. 이어서, TiN 층, 다결정 규소 시드 층, 및 어드밴스드 패터닝 필름(즉, 또한 APF층으로도 불리는 무정형 탄소 희생 재료)이 이러한 순서로 하부 전극에 증착된다.
다음으로, 이러한 TiN/Si/APF 층의 스택은 복수의 필러를 형성하도록 패터닝된다. 도 5는 APF 층이 Si 및 TiN 층 위에서 필러로 에칭되는 SEM 상을 도시한다.
규소 질화물 라이너는 다음으로 TiN/Si/APF 필러 위와 그 사이에 형성된다. 이러한 단계는 도 6에 도시된다. 이어서, 규소 산화물 절연 충전 층이 PECVD에 의해 필러 위와 그 사이에 형성된다. 필러의 무정형 탄소는, 가능하게는 규소 산화물 충전 재료를 증착하기 위해 사용되는 산화물 플라즈마 때문에, 규소 산화물 충전 재료의 증착 단계 동안 작은 크기로 수축된다.
무정형 탄소 충전 부분의 상부 표면을 정지부로 사용하여 규소 산화물 충전 재료를 평탄화하는 CMP 단계 후에, 필러의 탄소 부분은 산소 플라즈마 애싱에 의해 제거되고, 도 7에 도시된 바와 같이 개구 어레이를 형성한다. 규소 시드 재료는 개구 어레이에서 노출된다.
이어서, 규소 필러는 도 8에 도시된 바와 같이 개구에서 노출된 규소 시드 재료에서 선택적으로 성장한다. 이러한 비제한적인 예에서, 저압 화학 증기 증착(LPCVD)은 공급원 가스로 이용된 SiH4 및 Cl2와 함께 620℃에서 수행된다. 성장한 규소 재료의 평균 입자 폭은 약 15 내지 25nm이고, 이들 모두는 구멍의 하부로부터 상부 방향으로 수직으로 연장한다. 대략, 3개와 같은, 2개 내지 4개의 다결정 입자만이 이러한 비제한적인 예에서 각각의 개구에 형성된다. LPCVD의 파라미터 및/또는 구멍의 크기가 변하면 구멍당 입자 크기와 입자의 수가 변할 수 있다.
본 명세서의 교시에 기초하여, 당업자는 본 발명을 쉽게 실행할 수 있을 것으로 예상된다. 본 명세서에 제공된 여러 실시예의 설명은 당업자가 본 발명을 실행할 수 있도록 본 발명의 충분한 이해와 세부 사항을 제공하는 것으로 생각된다. 특정 지지 회로와 제조 단계는 구체적으로 설명되지 않았지만, 이러한 회로와 프로토콜은 잘 알려져 있고, 본 발명을 실행하는 맥락에서 이러한 단계의 특정한 변경에 의해 특별한 이점이 제공되지 않는다. 게다가, 본원의 교시를 갖고 당업자는 과도한 실험 없이 본 발명을 수행할 수 있을 것으로 생각된다.
상술한 상세한 설명은 본 발명의 가능한 많은 구현 중 극히 일부만을 기술했다. 이러한 이유로, 상세한 설명은 예시를 위해 의도되고 제한을 위해 의도되지는 않는다. 본 명세서에 기재된 실시예의 변화와 변형예는, 본 발명의 사상과 범주로부터 벗어나지 않으면서 상술한 상세한 설명에 기초하여 이루어질 수 있다. 모든 등가물을 포함하는 다음 청구범위만이 본 발명의 범위를 한정하는 것으로 의도된다.

Claims (26)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기재층 위에 시드 재료(seed material)를 포함하는 제 1 층을 형성하는 단계와,
    상기 제 1 층 위에 상기 시드 재료와 상이한 희생 재료(sacrificial material)를 포함하는 제 2 층을 형성하는 단계와,
    상기 제 1 층과 제 2 층을 복수의 개별 특징부로 패터닝하는 단계로서, 상기 복수의 개별 특징부 각각은 희생 재료 부분 아래에 위치한 적어도 하나의 시드 재료 부분을 포함하는, 상기 패터닝 단계와,
    상기 복수의 개별 특징부 사이에 절연 충전 재료를 형성하는 단계와,
    상기 절연 충전 재료에 복수의 개구를 형성하기 위해 상기 개별 특징부로부터 상기 희생 재료 부분을 제거하여 상기 시드 재료 부분이 상기 복수의 개구에서 노출되도록 하는 단계와,
    상기 복수의 개구에서 상기 노출된 시드 재료 상에 반도체 재료를 성장시키는 단계를
    포함하는, 반도체 디바이스 제조 방법.
  2. 제 1항에 있어서, 상기 시드 재료는 금속 규화물(metal silicide)을 포함하는, 반도체 디바이스 제조 방법.
  3. 제 1항에 있어서,
    상기 시드 재료는 제 1 전도형의 반도체 재료를 포함하고,
    상기 반도체 재료를 성장시키는 단계는, 진성 반도체 재료 또는 제 2 전도형의 반도체 재료를 선택적으로 성장시키는 단계를 포함하는, 반도체 디바이스 제조 방법.
  4. 제 1항에 있어서, 상기 시드 재료와 상기 반도체 재료는 각각 Si, Ge, 또는 Si-Ge 합금을 포함하는, 반도체 디바이스 제조 방법.
  5. 제 1항에 있어서,
    상기 희생 재료는 무정형 탄소, 규소 질화물, 또는 Ge를 포함하고,
    상기 절연 충전 재료는 무기 절연 재료를 포함하는, 반도체 디바이스 제조 방법.
  6. 제 1항에 있어서, 상기 복수의 개별 특징부 사이에 상기 절연 충전 재료를 형성하는 단계 전에, 상기 복수의 개별 특징부 상에 라이너(liner)를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  7. 제 1항에 있어서, 상기 복수의 개별 특징부 각각은 필러(pillar) 또는 레일(rail)을 포함하는, 반도체 디바이스 제조 방법.
  8. 제 1항에 있어서, 상기 복수의 개별 특징부 각각은 원통형 필러를 포함하고, 상기 반도체 디바이스는 다이오드를 포함하는, 반도체 디바이스 제조 방법.
  9. 복수의 다이오드를 제조하는 방법에 있어서,
    기재층 위에 시드 재료를 포함하는 제 1층을 형성하는 단계와,
    상기 제 1층 위에 희생 층을 포함하는 제 2층을 형성하는 단계와,
    상기 제 1층과 제 2층을 복수의 필러로 패터닝하는 단계로서, 상기 복수의 필러 각각은 희생 재료 부분 아래에 위치한 시드 재료 부분을 포함하는, 상기 패터닝 단계와,
    상기 복수의 필러 사이에 절연 충전 재료를 형성하는 단계와,
    상기 절연 충전 재료에 복수의 개구를 형성하기 위해 상기 복수의 필러의 희생 재료 부분을 제거하여, 상기 복수의 필러의 상기 시드 재료가 상기 복수의 개구에서 노출되도록 하는 단계와,
    복수의 다이오드를 형성하기 위해 상기 복수의 개구에서 노출된 시드 재료에 반도체 재료를 성장시키는 단계를
    포함하는, 복수의 다이오드 제조 방법.
  10. 제 9항에 있어서, 상기 시드 재료는 금속 규화물(metal silicide)을 포함하는, 복수의 다이오드 제조 방법.
  11. 제 9항에 있어서, 상기 시드 재료와 상기 반도체 재료는 Si, Ge, 또는 Si-Ge 합금을 포함하는, 복수의 다이오드 제조 방법.
  12. 제 9항에 있어서,
    상기 희생 재료는 무정형 탄소, 규소 질화물, 또는 Ge를 포함하고,
    상기 절연 충전 재료는 무기 충전 재료를 포함하는, 복수의 다이오드 제조 방법.
  13. 제 9항에 있어서, 상기 복수의 개별 특징부 사이에 절연 충전 재료를 형성하는 단계 전에, 상기 복수의 필러 상에 라이너를 형성하는 단계를 더 포함하는, 복수의 다이오드 제조 방법.
  14. 제 9항에 있어서,
    상기 시드 재료는 복수의 다이오드의 하부 부분을 포함하는 제 1 전도형의 반도체 재료를 포함하고,
    상기 반도체 재료를 성장시키는 단계는, 상기 복수의 다이오드의 진성 부분을 형성하기 위해 상기 시드 재료 상에서 상기 복수의 개구에 진성 반도체 재료를 선택적으로 성장시키는 단계를 포함하는, 복수의 다이오드 제조 방법.
  15. 제 14항에 있어서,
    상기 진성 반도체 부분 상에서 상기 복수의 개구에 상기 복수의 다이오드의 상부 부분을 형성하는 단계를
    더 포함하고,
    상기 상부 부분은 상기 제 1 전도형과 다른 제 2 전도형의 반도체 재료를 포함하고,
    상기 상부 부분을 형성하는 단계는 상기 제 2 전도형의 반도체를 비선택적으로 증착시키거나 선택적으로 성장시키는 단계를 포함하는, 복수의 다이오드 제조 방법.
  16. 제 14항에 있어서, 상기 복수의 다이오드의 상부 부분을 형성하기 위해 상기 진성 반도체 부분의 상부 부분에 도펀트를 이식하는 단계를 더 포함하고,
    상기 상부 부분은 제 1 전도형과 다른 제 2 전도형의 반도체 재료를 포함하는, 복수의 다이오드 제조 방법.
  17. 제 9항에 있어서, 반도체 재료를 성장시키는 단계는 상기 복수의 다이오드의 하부 부분을 형성하기 위해 상기 시드 재료 상에서 상기 복수의 개구에 제 1 전도형의 반도체 재료를 선택적으로 성장시키는 단계를 더 포함하는, 복수의 다이오드 제조 방법.
  18. 제 17항에 있어서,
    상기 복수의 다이오드의 하부 부분 상에서 상기 복수의 개구에 상기 복수의 다이오드의 진성 부분을 선택적으로 성장시키거나 비선택적으로 증착시키는 단계와,
    상기 복수의 다이오드의 상부 부분을 형성하기 위해 상기 복수의 다이오드의 진성 반도체 부분의 상부 부분에 도펀트를 이식하는 단계로서, 상기 복수의 다이오드의 상부 부분은 상기 제 1 전도형과 다른 제 2 전도형의 반도체 재료를 포함하는, 상기 단계를
    포함하는, 복수의 다이오드 제조 방법.
  19. 제 17항에 있어서,
    상기 복수의 다이오드의 상기 하부 부분 상에서 상기 복수의 개구에 상기 복수의 다이오드의 상부 부분을 형성하는 단계를
    더 포함하고,
    상기 상부 부분은 상기 제 1 전도형과 다른 제 2 전도형의 반도체 재료를 포함하고,
    상기 상부 부분을 형성하는 단계는 상기 제 2 전도형의 반도체를 비선택적으로 증착시키거나 선택적으로 성장시키는 단계를 포함하는, 복수의 다이오드 제조 방법.
  20. 제 19항에 있어서, 상기 상부 부분을 형성하는 단계 전에 상기 복수의 다이오드의 상기 하부 부분 상에서 상기 복수의 개구에 상기 복수의 다이오드의 진성 부분을 형성하는 단계를 더 포함하고,
    상기 진성 부분을 형성하는 단계는 진성 반도체를 비선택적으로 증착시키거나 선택적으로 성장시키는 단계를 포함하는, 복수의 다이오드 제조 방법.
  21. 비휘발성 메모리 디바이스를 제조하는 방법에 있어서,
    비휘발성 메모리 셀의 복수의 저장 요소를 형성하는 단계와,
    복수의 필러를 형성하는 단계로서, 상기 각각의 복수의 필러는 희생 재료 부분 아래에 위치한 시드 재료 부분을 포함하는, 상기 복수의 필러 형성 단계와,
    상기 복수의 필러 상에 라이너를 형성하는 단계와,
    상기 복수의 필러 사이에 절연 충전 재료를 형성하는 단계와,
    상기 절연 충전 재료에 복수의 개구를 형성하기 위해 상기 복수의 필러의 희생 재료 부분을 제거하여, 상기 복수의 필러의 상기 시드 재료 부분이 상기 복수의 개구에서 노출되는 단계와,
    상기 복수의 개구에 복수의 다이오드 스티어링 요소를 형성하는 단계를
    포함하는, 비휘발성 메모리 디바이스 제조 방법.
  22. 제 21항에 있어서,
    상기 복수의 다이오드 스티어링 요소 각각은, 하부 부분과 상기 하부 부분 상에 위치한 상부 부분을 적어도 포함하고,
    상기 복수의 저장 요소 각각은, 안티퓨즈(antifuse), 퓨즈, 금속 산화물 메모리, 스위칭 가능한 착물 산화 금속, 탄소 나노튜브 메모리, 그라핀(graphene) 저항성 스위칭 가능 재료, 탄소 저항성 스위칭 가능 재료, 상 변화 재료 메모리, 전도성 브릿지 요소, 또는 스위칭 가능한 중합체 메모리로 이루어진 군으로부터 선택되며,
    각각의 비휘발성 메모리 셀에서, 상기 저장 요소는 상기 다이오드 스티어링 요소 위에 위치하거나, 상기 다이오드 스티어링 요소 아래 위치하거나, 상기 복수의 다이오드 스티어링 요소 각각의 상부 부분과 하부 부분 사이에 위치하는, 비휘발성 메모리 디바이스 제조 방법.
  23. 제 21항에 있어서, 상기 복수의 개구에 상기 복수의 다이오드 스티어링 요소를 형성하는 단계는, 상기 복수의 다이오드 스티어링 요소의 하부 부분을 형성하기 위해 상기 시드 재료 부분 상에서 상기 복수의 개구에 제 1 전도형의 반도체 재료를 선택적으로 성장시키는 단계를 포함하는, 비휘발성 메모리 디바이스 제조 방법.
  24. 제 23항에 있어서, 상기 복수의 개구에 복수의 다이오드 스티어링 요소를 형성하는 단계는,
    상기 복수의 다이오드 스티어링 요소의 상기 하부 부분 상에서 상기 복수의 개구에 복수의 다이오드 스티어링 요소의 진성 부분을 형성하기 위해 진성 반도체를 비선택적으로 증착시키거나 선택적으로 성장시키는 단계와,
    상기 복수의 다이오드 스티어링 요소의 상부 부분을 형성하기 위해 상기 진성 반도체 부분의 상부 부분에 도펀트를 이식하는 단계로서, 상기 복수의 다이오드 스티어링 요소의 상부 부분은 상기 제 1 전도형과 다른 제 2 전도형의 반도체 재료를 포함하는, 상기 도펀트 이식 단계를
    더 포함하는, 비휘발성 메모리 디바이스 제조 방법.
  25. 제 23항에 있어서, 상기 복수의 개구에 상기 복수의 다이오드 스티어링 요소를 형성하는 단계는, 상기 복수의 다이오드 스티어링 요소의 하부 부분 상에서 상기 복수의 개구에 상기 복수의 다이오드 스티어링 요소의 상부 부분을 형성하기 위해 상기 제 1 전도형과 다른 제 2 전도형의 반도체를 비선택적으로 증착시키거나 선택적으로 성장시키는 단계를 더 포함하는, 비휘발성 메모리 디바이스 제조 방법.
  26. 제 25항에 있어서, 상기 복수의 개구에 상기 복수의 다이오드 스티어링 요소를 형성하는 단계는, 상기 복수의 다이오드 스티어링 요소의 상부 부분을 형성하는 단계 전에 상기 복수의 다이오드 스티어링 요소의 하부 부분 상에 상기 복수의 다이오드 스티어링 요소의 진성 부분을 형성하기 위해 상기 복수의 개구에서 진성 반도체를 선택적으로 성장시키는 단계를 더 포함하는, 비휘발성 메모리 디바이스 제조 방법.
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