CN102612748B - 使用牺牲材料制造大马士革二极管的方法 - Google Patents

使用牺牲材料制造大马士革二极管的方法 Download PDF

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Abstract

一种制造半导体器件的方法，其包括：在底层之上形成包括籽晶材料的第一层；在第一层之上形成包括牺牲材料的第二层，牺牲材料不同于籽晶材料；将第一层和第二层图形化为多个分离的特征部；在多个分离的特征部之间形成绝缘填充材料；从分离的特征部中去除牺牲材料，从而在绝缘填充材料中形成多个开口，使得籽晶材料暴露于多个开口中；以及在多个开口中暴露的籽晶材料上生长半导体材料。

Description

使用牺牲材料制造大马士革二极管的方法
技术领域
本发明总体涉及半导体器件加工领域，具体涉及制造非易失性存储器件的方法。
背景技术
Herner等人2004年9月29日提交的美国专利申请No.10/955,549(其对应于美国公布申请2005/0052915A1)，通过引用合并于此，其描述了三维存储器阵列，在其中存储器单元的数据状态储存在柱形半导体结二极管的多晶半导体材料的电阻率状态中。相减法(subtractivemethod)用于制作这类基柱二级管器件。该方法包括淀积一个或多个硅层、锗层或其它半导体材料层。接着刻蚀淀积的一个或多个半导体层从而获得半导体基柱。可以使用SiO2层作为用于基柱刻蚀的硬掩膜，之后去除SiO2层。接下来，在基柱之间和顶部上淀积SiO2或其它缝隙填充电介质材料。接着，进行化学机械抛光(CMP)或回刻蚀步骤，从而使缝隙填充电介质和基柱上表面齐平。
为了额外描述相减基柱制作过程，参见Herner等人2004年12月17日提交的题为“Non-volatile Memory Cell Comprising a ReducedHeight Vertical Diode”的美国专利申请No.11/015,824和2005年7月25日提交的美国专利申请No.11/819,078。然而，在相减法中，半导体基柱的高度会受用作刻蚀掩膜的薄且软的光刻胶限制。光刻胶掩膜材料以低于半导体材料的速率刻蚀，但是虽然如此刻蚀，当半导体刻蚀完成时必须存留一些掩膜材料。当基柱之间的开口的纵横比增加和/或缝隙填充层的CMP工艺或回刻蚀去除了绝大部分厚度的所淀积的半导体材料时，基柱刻蚀之后的氧化物缝隙填充步骤存在着加工上的挑战。
发明内容
本发明的一个实施例提供制造半导体器件的方法，其包括：在底层之上形成包括籽晶材料的第一层；在第一层之上形成包括牺牲材料的第二层，牺牲材料与籽晶材料不同；将第一层和第二层图形化成多个分离的特征部；在多个分离的特征部之间形成绝缘填充材料；从分离的特征部中去除牺牲材料，从而在绝缘填充材料中形成多个开口，使得籽晶材料暴露于多个开口中；以及在多个开口中暴露的籽晶材料上生长半导体材料。
本发明的另一个实施例提供制造多个二极管的方法，其包括：在底层之上形成包括籽晶材料的第一层；在第一层之上形成包括牺牲材料的第二层；将第一层和第二层图形化成多个基柱，多个基柱中的每一个包括位于牺牲材料部分之下的籽晶材料部分；在多个基柱之间形成绝缘填充材料；去除多个基柱的牺牲材料部分，从而在绝缘填充材料中形成多个开口，使得多个基柱的籽晶材料部分暴露于多个开口中；以及在多个开口中暴露的籽晶材料部分上生长半导体材料，从而形成多个二极管。
本发明的另一个实施例提供制造非易失性存储器件的方法，其包括：形成多个非易失性存储器单元的存储元件；形成多个基柱，多个基柱中的每一个包括位于牺牲材料部分之下的籽晶材料部分；在多个基柱之上形成衬垫；在多个基柱之间形成绝缘填充材料；去除多个基柱的牺牲材料部分，从而在绝缘填充材料中形成多个开口，使得多个基柱的籽晶材料部分暴露在多个开口中；以及在多个开口中形成多个二极管换向元件。
附图说明
图1a至1e为根据本发明实施例的侧横断面视图，其说明半导体器件形成的阶段。
图2a至2b示意性示出本发明一些实施例的二极管结构。
图3a至3c为根据本发明实施例的侧横断面视图，其说明半导体器件形成的阶段。
图4为根据本发明实施例的完整非易失性存储器件的三维视图。
图5至8为根据本发明非限制性示例的半导体器件形成阶段的横断面SEM图像。
具体实施方式
本发明的一个实施例提供制造半导体器件的方法，其包括：在底层上形成包含籽晶材料的第一层；在第一层上形成包含牺牲材料的第二层，牺牲材料与籽晶材料不同；将第一层和第二层图形化成多个分离的特征部；在多个分离的特征部之间形成绝缘填充材料；从分离的特征部中去除牺牲材料从而在绝缘填充材料中形成多个开口，使得籽晶材料暴露于多个开口中；以及在多个开口中的暴露的籽晶材料上生长半导体材料。
在一些实施例中，半导体器件包括形成于多个开口中的多个二级管。在一些实施例中，多个二极管可以为柱形。每个二极管至少包括第一导电型(例如，n型)半导体材料和位于第一导电型半导体材料上的第二导电型(例如，p型)半导体材料。在一些实施例中，二极管的取向可以反向。可选地，二极管可以包括位于第一导电型半导体材料和第二导电型半导体材料之间的本征半导体材料。
半导体器件可以为非易失性存储器件，其包括多个存储元件和多个二极管换向(steering)元件。每个存储元件形成在对应的二极管换向元件之下或之上。替换地，存储元件可以形成在二极管的下部分(例如，第一导电型半导体材料)和上部分(例如，第二导电型半导体材料)之间。
图1a至1d示出使用选择性淀积形成基柱器件的优选方法。
参考图1a，可以在衬底210上形成底层200。衬底可以为本领域中已知的任何半导体衬底，例如单晶硅、IV-IV化合物(例如硅锗或硅锗碳)、III-V化合物、II-VI化合物、在这类衬底上的外延层，或任何其它半导体或非半导体材料，例如玻璃、塑料、金属或陶瓷衬底。衬底可以包括制造于其上的集成电路，例如用于存储器件的驱动器电路。绝缘层(未示出)优选形成于底层200之下。
在一些实施例中，底层200可以包括多个底电极204和将底电极204分开的绝缘材料208。可以使用本领域中已知的任何导电材料，例如钨和/或其它材料，包括铝、钽、钛、铜、钴或其合金。在一些实施例中，底电极204可以进一步包括位于导电材料之上/之下的粘附层。例如，底电极204可以包括导电材料叠层，例如，Ti(底部)/Al/TiN(顶部)、或Ti/TiN/Al/TiN、或Ti/Al/TiW、或这些材料的任意组合。在优选实施例中，底电极204可以为大体上平行、大体上共面的轨状物。
接着，可以在底电极204之上和之间形成绝缘材料208，例如氧化硅、氮化硅或氮氧化硅，之后使用底电极204的顶表面作为停止点进行CMP或回刻蚀步骤。
可以在底层200上形成第一层500。第一层500可以包括由任何合适的籽晶材料构成的籽晶层511，例如硅、锗、硅锗合金、或金属硅化物，其用于生长IV族半导体材料。可以使用其它籽晶材料用于生长III-V、II-VI等半导体。籽晶层511的厚度可以大约为20-50nm。
在一些实施例中，第一层500可以进一步包括在籽晶层511之下形成的存储材料叠层518。存储材料叠层518可以包括金属-电介质-金属型叠层，其包括两个导电(例如，TiN)层520和521之间的存储材料层519。电阻率转换材料层519可以包括任何合适的材料，例如反熔丝(即，反熔丝电介质)、熔丝、多晶硅记忆效应材料、金属氧化物(例如氧化镍、钙钛矿材料等)、碳纳米管(单壁纳米管、多壁纳米管、或单壁纳米管和多壁纳米管的混合)、无定形碳、多晶碳、石墨烯电阻率转换材料、相变材料、可转换络合金属氧化物、导电桥元件、或可转换聚合体等。在一些实施例中，如果期望，可以省略导电层520和/或导电层521。
接着，可以在第一层500之上形成第二层600。第二层600可以包括牺牲层612，其由任意合适的牺牲材料构成，例如无定形碳、氮化硅或锗。可以使用其它牺牲材料，例如有机材料或光敏(例如光刻胶)材料。第二层600可以进一步包括形成于牺牲层612之上的硬掩膜层614，如图1a所示。硬掩膜层614可以包括一个或多个任意合适的硬掩膜和/或防反射材料，例如氧化硅、氮化硅等。在一些实施例中，如果期望，可以省略硬掩膜层614。
最后，在可选的光学硬掩膜层614上(或者，若硬掩膜层614被省略，则在牺牲层612上)形成光刻胶或类似的光敏材料特征部606，得到如图1a所示结构。若牺牲层612为感光性的，则可以省略特征部606和硬掩膜层614。在该实施例中，可以通过辐射(若层614为光刻胶)或电子束(若层614为电子束敏感抗蚀剂)来图形化感光牺牲层614。
接着，使用光刻胶特征部606作为掩膜来刻蚀第二层600(例如，硬掩膜层614和牺牲层612)和第一层500(例如，籽晶层511和存储材料层518)，从而形成多个分离的特征部700。多个分离的特征部700中的每一个包括牺牲材料部分602之下的籽晶材料部分111以及可选地包括位于籽晶材料部分111之下的存储材料部分118，如图1b所示。分离的特征部700可以为柱形或导轨形。在一些实施例中，多个分离的特征部700包括圆柱形基柱，其具有与下面的电极204大约相同的间距和大约相同的宽度。可以容许一些未对准。
在一些实施例中，在刻蚀牺牲层612、第一层511和存储材料518的叠层的步骤期间，会完全消耗硬掩膜层614。分离的特征部700的形状可以为但不必须为如图1b中所示的锥形。
替换地，可以在图形化底电极204的同一步骤期间而不是在图形化第二层600的同一步骤期间，对第一层500图形化。因此，在该实施例中，得到的籽晶材料部分111和存储材料部分118可以为如底电极204的导轨形，而不是牺牲材料部分602的柱形。
接着，转向图1c，可以在多个分离的特征部700之上可选地形成衬垫702。衬垫702可以包括氮化硅或其它合适的绝缘材料。
接着，可以在多个分离的特征部700之上或之间形成绝缘填充材料258，得到如图1c所示的结构。绝缘填充材料258可以包括无机绝缘材料，例如氧化硅、氮化硅、高介电常数薄膜、硅-碳-氧-氢薄膜或任何其它合适的绝缘材料。
接着，可以通过CMP或回刻蚀平坦化绝缘填充材料258，其中牺牲材料部分602的上表面作为停止点，从而暴露由绝缘填充材料258分离的牺牲材料部分602。接着，去除牺牲材料部分602，从而在绝缘填充材料258中形成多个开口632，使得籽晶材料部分111暴露于多个开口632中，得到图1d中所示结构。可以通过选择性刻蚀或灰化(若牺牲材料部分602包括无定形碳或其它合适的有机材料)来进行牺牲材料部分602的去除。
接着，可以在多个开口632中暴露的籽晶材料111之上形成半导体材料113，如图1e所示。开口632可以是但不必须是如图1e所示的那样部分填充。在优选实施例中，半导体材料113包括半导体结二极管。在此使用的术语结二极管指的是带有非欧姆导电性质的半导体器件，其具有两个终端电极，并且由半导体材料构成，一个电极为p型且另一个为n型。示例包括如图2a中所示的p-i-n二极管300(在其中本征(无掺杂)半导体材料114介于第一导电型(例如n型)半导体材料112和第二导电型(例如p型)半导体材料116之间)以及p-n二极管和n-p二极管(例如本征部分114被省略的Zener二极管，如图2b所示)。当然，第二导电型可以代替地为n型，而第一导电型为p型。
二极管300的半导体材料113可以包括任何合适的半导体材料，例如，硅、锗、或硅锗合金。在以下描述中提到的选择性生长方法包括用于在暴露于开口632中的籽晶材料111之上选择性生长对应的半导体材料(即基本不淀积在开口632的侧壁上)的任意合适方法，例如选择性CVD方法，例如，使用硅烷和氯源气体来淀积硅的LPCVD。例如，在2005年6月22日提交的美国专利申请No.11/159,031(其作为美国公布申请2006/0292301A1公布)中描述的方法可以用于淀积锗，该文献通过引用合并到此。
在一些实施例中，形成半导体材料113的步骤包括在籽晶材料部分111之上的多个开口632中选择性生长第一导电型的半导体材料，从而形成多个二极管300的下部分(即第一导电型部分)112。任何合适方法可以用于形成第一导电型半导体材料。例如，形成重掺杂n型材料的步骤可以包括淀积本征材料，之后是掺杂步骤，或者通过在半导体材料的选择性CVD期间流过含掺杂剂的气体来进行原位掺杂，该含掺杂剂的气体提供n型掺杂剂原子，例如磷(即，以磷化氢气体加入锗烷和/或硅烷气体的形式)。重掺杂区域112厚度优选在大约10nm和大约80nm之间。
可以在单独的CVD步骤期间进行本征材料114淀积，或者可以在与淀积区域112相同的CVD步骤期间，通过关闭掺杂剂气体流(例如磷化氢)来进行本征材料114淀积。本征区域114的厚度可以在大约40nm和大约200nm之间，优选为大约50nm。
在一些实施例中，可以在开口632中和之上非选择性地形成半导体材料113，如图3a所示。在这类实施例中，可以进行CMP步骤，从而去除绝缘层258顶部上任何桥接的半导体材料113，形成如图3b示出的结构。任何其它合适的方法可以用于平坦化半导体材料113，例如，使用HBr/O2化学剂等的标准干法刻蚀。在于2008年1月15日提交的美国专利申请No.12/007,781中描述了非选择性二极管淀积方法，全文通过引用合并到此。
此外，可以将掺杂剂注入多个二极管300的本征半导体部分114的顶部部分，从而形成多个二极管300的上部分，如图3c所示。多个二极管300的上部分116包括不同于第一导电型的第二导电型的半导体材料。第二导电型区域116的形成完成了柱形二极管300的形成。
替换地，不是进行离子注入，而是可以非选择性淀积或选择性生长第二导电型半导体，从而在多个二极管300的本征部分114之上或下部分112之上(若本征部分114被省略)的多个开口632中形成上部分116。例如，可以在与本征区域114淀积步骤分开的CVD步骤期间进行p型顶部区域116淀积，或者通过在与区域114淀积步骤相同的CVD步骤期间打开掺杂剂气体流(例如，三氯化硼)来进行p型顶部区域116淀积。P型区域116的厚度可以在大约10nm和大约80nm之间。
在一些其它实施例中，籽晶材料部分111包括第一导电型的半导体材料，其包括如图2a所示的多个二极管300的下部分112。在这些实施例中，形成半导体材料113的步骤包括在籽晶材料部分111之上的多个开口632中选择性生长本征半导体材料，从而形成多个二极管300的本征部分114。接着，可以在本征部分114之上非选择性淀积或选择性生长第二导电型的半导体材料，从而形成多个二极管300的上部分116，如图2a所示。替换地，可以进行离子注入来转换本征半导体部分114的顶部部分，从而形成多个二极管300的上部分116，而不是通过非选择性地淀积或选择性生长第二导电型(例如，p型)的半导体材料来形成多个二极管300的上部分116。上部分116包括不同于第一导电型的第二导电型半导体材料。
在说明性示例中，底部区域112为N+(重掺杂n型)，且顶部区域116为P+。然而，垂直基柱也可以包括其它结构。例如，底部区域112可以为P+，而顶部区域116为N+。此外，中间部分可以有意地轻掺杂，或它可以为本征的，或非有意掺杂的。未掺杂区域(即，本征区域)永远不是完全电中性的，其总是具有缺陷或污染，这些缺陷或污染使其表现为如同轻n型掺杂或p型掺杂。这种二极管可以视为p-i-n二极管。因此，可以形成P+/N-/N+、P+/P-/N+、N+/N-/P+或N+/P-/P+二极管。
通常，二极管300优选具有大致圆柱形，其具有直径大约为250nm或更小的圆形或大致圆形的横截面。二极管300的间距和宽度由开口632限定，且可以按需要改变。在一个优选实施例中，二极管300的间距(从一个二极管的中心到下一个二极管的中心的距离)为大约48nm，而二级管300的宽度在大约24nm和28nm之间变化。在另一个优选实施例中，二极管300的间距大约为48nm，而二极管300的宽度在大约18nm和24nm之间变化。
接着，可以在二极管300和绝缘填充材料258之上形成上部电极400。上部电极可以包括导电材料叠层，例如Ti(底部)/Al/TiN(顶部)、或Ti/TiN/Al/TiN、或Ti/Al/TiW、或这些材料的任意组合。顶部的TiN或TiW层可以充当抗反射涂层，其用于图形化导体和在随后的绝缘层CMP中用作抛光停止材料，在下文中将进行说明。使用任何合适的掩膜技术和刻蚀技术来图形化和刻蚀以上描述的上部电极400，从而形成大体平行、大体共面的导体导轨，其优选垂直于底电极204延伸。
接着，在导体导轨400之上和之间淀积另一个绝缘层(未示出)。绝缘层可以为任何已知的电气绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在优选实施例中，氧化硅用作该绝缘材料。可以通过CMP或回刻蚀使该绝缘层与导体导轨400的上表面齐平。图4中示出得到的器件的三维视图。
在替换实施例中，存储元件可以位于半导体二极管之上或二极管的下部分和上部分之间，而不是在二极管之下。在该实施例中，可以省略如上解释的位于籽晶层之下的存储材料层，且在开口中形成二极管之后形成存储元件。在另一个非限制性示例中，籽晶层包括二极管的下部分，在籽晶层之上选择性生长本征部分，接着在二极管的本征部分之上形成存储材料层，之后非选择性淀积二极管的上部分。在该非限制性示例中，得到的结构包括位于二极管的下部分和上部分之间的存储部分。
半导体器件可以包括一次性可编程(OTP)或可重写非易失性存储单元。例如，每个二极管300可以充当存储单元的换向元件，存储材料118充当电阻率转换材料(即，在施加编程电流或电压之后，其通过电阻率状态的永久改变存储数据)，其与二极管300串联在电极204和400之间，如图4所示。
在一些实施例中，柱形二极管300自身可以用作数据存储器件。在这些实施例中，通过施加电极204和400之间提供的正向和/或反向偏压改变二极管300的电阻率，如2004年9月29日提交的美国专利申请No.10/955,549(其对应于美国公布申请2005/0052915A1)和2007年3月30日提交的美国专利申请No.11/693,845(其对应于美国公布申请2007/0164309A1)中所描述的，两篇全文通过引用合并到此。在该实施例中，如果期望，可以省略电阻率转换材料118。
可选地，可以形成一个或多个粘附/阻挡层，从而改善得到的器件的性能。任何合适的材料可以用作可选的粘附/阻挡层，例如，过渡金属、金属硅化物、金属氮化物，例如钛、硅化钛、氮化钛、硅化钨、氮化钨、硅化镍或氮化镍。例如，在一个实施例中，在存储材料部分和籽晶材料部分之间形成氮化钛粘附层。
已经描述了第一存储器级的形成。可以在该第一存储器级之上形成额外的存储器级，从而形成单片三维存储器阵列。在一些实施例中，可以在存储器级之间共享导体；即顶部导体400将充当下一个存储器级的底部导体。在另一个实施例中，在第一存储器级之上形成级间电介质(未示出)，它的表面是平坦的，且在该平坦的级间电介质上开始构造第二存储器级，而没有共享的导体。
单片三维存储器阵列是：在其中，在单个衬底(例如晶圆)之上形成多个存储器级，没有介入的衬底。在现有的一个或多个级的层之上直接淀积或生长形成一个存储器级的层。相比之下，通过在分开的衬底上形成存储器级并且将存储器级粘附在彼此的顶上来构造堆叠的存储器，如Leedy的名为“Three dimensional structure memory”的美国专利No.5,915,167。在键合之前可以减薄衬底或从存储器级中去除衬底，但是由于存储器级最初形成于分开的衬底之上，这类存储器并不是真正的单片三维存储器阵列。和Leedy描述的工艺相比，在本发明的实施例中，二极管共享两个相邻层之间的导线或电极。在该配置中，“底部”二极管将“指向”与“上”层中的二极管相反的方向(即，每个二极管的相同导电型层电接触位于二级管之间的同一导线或电极)。借助该配置，两个电极可以共享它们之间的导线且仍不存在读或写干扰的问题。
在衬底之上形成的单片三维存储器阵列包括形成于衬底之上第一高度处的至少第一存储器级和形成于第二高度处的第二存储器级，第二高度不同于第一高度。可以以这种多级阵列的方式在衬底之上形成三个、四个、八个或事实上任意数目的存储器级。
上述实施例的一个优势为，在开口中选择性生长(例如，准外延生长)半导体材料(例如，硅、锗或硅-锗)可以得到比通过传统的非选择性淀积方法淀积的半导体材料大很多的颗粒。这种大颗粒材料(例如，大颗粒多晶硅)可以承受转换存储单元的存储材料所需要的较高的电流。因此，可以省略传统用于增加颗粒大小的高温后退火。此外，可以通过用刻蚀牺牲材料(非常容易刻蚀)的步骤替换传统方法要求的刻蚀厚叠层的器件层的步骤，以此来改善在存储单元的制造步骤期间各层的粘附。
非限制性示例
在非限制性示例中，形成钨底电极。接着，TiN层、多晶硅籽晶层和先进图形化薄膜(即，无定形碳牺牲材料，也称为APF层)按该顺序淀积在底电极之上。
接着，对该TiN/Si/APF叠层进行图形化，从而形成多个基柱。图5示出SEM图像，其中APF层已经被刻蚀成硅和TiN层上的基柱。
接着，在TiN/Si/APF基柱之上和之间形成氮化硅衬垫。该步骤在图6中示出。接着，在基柱之上和之间通过PECVD形成氧化硅绝缘填充层。在淀积氧化硅填充材料步骤期间，基柱中无定形碳收缩至更小的尺寸，其可能是由于用于淀积氧化硅填充材料的氧化物等离子体而造成的。
在CMP步骤使用无定形碳基柱部分的顶部表面作为停止点对氧化硅填充材料平坦化之后，通过氧等离子体灰化去除基柱的碳部分，从而形成开口阵列，如图7所示。硅籽晶材料暴露于开口阵列中。
接着，在暴露于开口中的硅籽晶材料上选择性生长硅基柱，如图8所示。在该非限制性示例中，在620摄氏度使用SiH4和Cl2作为源气体进行低压化学气相淀积(LPCVD)。生长的硅材料的平均颗粒宽度为大约15nm至25nm，从孔的底部一直垂直延伸到顶部。近似地，在该非限制性示例中，每个开口中仅形成二到四个(例如三个)多晶颗粒。若LPCVD的参数和/或孔的大小改变，则颗粒大小和每个孔的颗粒数目也会变化。
基于本公开的教导，可以预见，本领域技术人员能够容易实施本发明。在此提供的多种实施例的说明被认为是提供本发明的足够内涵和细节，从而使本领域技术人员能够实践本发明。虽然未具体描述某些支持电路和制造步骤，但这类电路和协议是众所周知的，且在实践本发明的背景下这类步骤的特定变化不提供特殊的优势。而且，我们相信，借助本公开的教导，本领域技术人员将能够执行本发明而不需要过度的试验。
前述的细节描述仅描述了本发明的许多可能实现中的一部分。因此，该详细的描述旨在说明而非限制。可以基于此处阐述的描述对此处公开的实施例做出变化和修改，而不偏离本发明的范围和精神。仅权利要求，包括所有等价物，限定本发明的范围。

Claims (26)

1.一种制造半导体器件的方法，其包括：
在底层之上形成第一层，所述第一层包括籽晶材料；
在所述第一层之上形成第二层，所述第二层包括牺牲材料，所述牺牲材料不同于所述籽晶材料；
将所述第一层和所述第二层图形化成多个分离的特征部，所述多个分离的特征部中的每一个至少包括位于牺牲材料部分之下的籽晶材料部分；
在所述多个分离的特征部之间形成绝缘填充材料；
从所述分离的特征部中去除所述牺牲材料部分，从而在所述绝缘填充材料中形成多个开口，使得所述籽晶材料部分暴露于所述多个开口中，其中所述牺牲层完全被从所述器件去除；以及
在所述多个开口中暴露的籽晶材料上生长半导体材料，
其中：
所述籽晶材料包括金属硅化物；或
所述籽晶材料包括第一导电型的半导体材料，以及生长所述半导体材料的步骤包括选择性地生长本征半导体材料或第二导电型的半导体材料。
2.根据权利要求1所述的方法，其中所述籽晶材料包括所述金属硅化物。
3.根据权利要求1所述的方法，其中
所述籽晶材料包括所述第一导电型的所述半导体材料；以及
生长所述半导体材料的步骤包括选择性地生长所述本征半导体材料或所述第二导电型的所述半导体材料。
4.根据权利要求1所述的方法，其中所述籽晶材料和所述半导体材料各自包括硅、锗或硅锗合金。
5.根据权利要求1所述的方法，其中
所述牺牲材料包括无定形碳、氮化硅或锗；以及
所述绝缘填充材料包括无机绝缘材料。
6.根据权利要求1所述的方法，进一步包括在所述多个分离的特征部之间形成所述绝缘填充材料的步骤之前，在所述多个分离的特征部之上形成衬垫。
7.根据权利要求1所述的方法，其中所述多个分离的特征部中的每一个包括基柱或导轨。
8.一种制造半导体器件的方法，其包括：
在底层之上形成第一层，所述第一层包括籽晶材料；
在所述第一层之上形成第二层，所述第二层包括牺牲材料，所述牺牲材料不同于所述籽晶材料；
将所述第一层和所述第二层图形化成多个分离的特征部，所述多个分离的特征部中的每一个至少包括位于牺牲材料部分之下的籽晶材料部分；
在所述多个分离的特征部之间形成绝缘填充材料；
从所述分离的特征部中去除所述牺牲材料部分，从而在所述绝缘填充材料中形成多个开口，使得所述籽晶材料部分暴露于所述多个开口中，其中所述牺牲层完全被从所述器件去除；以及
在所述多个开口中暴露的籽晶材料上生长半导体材料；
其中所述多个分离的特征部中的每一个包括圆柱形基柱，并且其中所述半导体器件包括二极管。
9.一种制造多个二极管的方法，其包括：
在底层之上形成第一层，所述第一层包括籽晶材料；
在所述第一层之上形成第二层，所述第二层包括牺牲材料；
将所述第一层和所述第二层图形化成多个基柱，所述多个基柱中的每一个包括位于牺牲材料部分之下的籽晶材料部分；
在所述多个基柱之间形成绝缘填充材料；
去除所述多个基柱的牺牲材料部分，从而在所述绝缘填充材料中形成多个开口，使得所述多个基柱的籽晶材料暴露于所述多个开口中，其中所述牺牲层完全被从所述多个二极管去除；以及
在所述多个开口中暴露的籽晶材料上生长半导体材料，从而形成所述多个二极管。
10.根据权利要求9所述的方法，其中所述籽晶材料包括金属硅化物。
11.根据权利要求9所述的方法，其中所述籽晶材料和所述半导体材料包括硅、锗或硅锗合金。
12.根据权利要求9所述的方法，其中：
所述牺牲材料包括无定形碳、氮化硅或锗；以及
所述绝缘填充材料包括无机填充材料。
13.根据权利要求9所述的方法，进一步包括在所述多个分离的特征部之间形成所述绝缘填充材料的步骤之前，在所述多个基柱之上形成衬垫。
14.根据权利要求9所述的方法，其中：
所述籽晶材料包括第一导电型的半导体材料，其包括所述多个二极管的下部分；以及
生长半导体材料的步骤包括在所述籽晶材料之上的所述多个开口中选择性地生长本征半导体材料，从而形成所述多个二极管的本征部分。
15.根据权利要求14所述的方法，进一步包括：
在所述本征半导体部分之上的所述多个开口中形成所述多个二极管的上部分，
其中：
所述上部分包括不同于所述第一导电型的第二导电型半导体材料；以及
形成所述上部分的步骤包括非选择性淀积或选择性生长所述第二导电型的半导体。
16.根据权利要求14所述的方法，进一步包括将掺杂剂注入至所述本征半导体部分的顶部部分，从而形成所述多个二极管的上部分，其中所述上部分包括不同于所述第一导电型的第二导电型半导体材料。
17.根据权利要求9所述的方法，其中生长半导体材料的步骤包括在所述籽晶材料上的所述多个开口中选择性生长第一导电型的半导体材料，从而形成所述多个二极管的下部分。
18.根据权利要求17所述的方法，进一步包括：
在所述多个二极管的下部分之上的所述多个开口中选择性生长或非选择性淀积所述多个二极管的本征部分；以及
将掺杂剂注入至所述多个二极管的本征半导体部分的顶部部分，从而形成所述多个二极管的上部分，所述多个二极管的上部分包括不同于所述第一导电型的第二导电型半导体材料。
19.根据权利要求17所述的方法，进一步包括：
在所述多个二极管的下部分之上的所述多个开口中形成所述多个二极管的上部分，
其中：
所述上部分包括不同于所述第一导电型的第二导电型半导体材料；以及
形成所述上部分的步骤包括非选择性淀积或选择性生长所述第二导电型的半导体。
20.根据权利要求19所述方法，进一步包括在形成所述上部分的步骤之前，在所述多个二极管的下部分之上的所述多个开口中形成所述多个二极管的本征部分，其中形成所述本征部分的步骤包括非选择性淀积或选择性生长本征半导体。
21.一种制造非易失性存储器件的方法，其包括：
形成非易失性存储器单元的多个存储元件；
形成多个基柱，所述多个基柱中的每一个包括位于牺牲材料部分之下的籽晶材料部分；
在所述多个基柱之上形成衬垫；
在所述多个基柱之间形成绝缘填充材料；
去除所述多个基柱的牺牲材料部分，从而在所述绝缘填充材料中形成多个开口，使得所述多个基柱的籽晶材料部分暴露于所述多个开口中，其中所述牺牲层完全被从所述器件去除；以及
在所述多个开口中形成多个二极管换向元件。
22.根据权利要求21所述的方法，其中：
所述多个二极管换向元件中的每一个至少包括下部分以及位于所述下部分之上的上部分；
所述多个存储元件中的每一个选自于：反熔丝、熔丝、金属氧化物存储器、可转换络合金属氧化物、碳纳米管存储器、石墨烯电阻率可转换材料、碳电阻率可转换材料、相变材料存储器、导电桥元件或可转换聚合体存储器；以及
在每个非易失性存储单元中，所述存储元件位于所述二极管换向元件之上、或位于所述二极管换向元件之下、或位于所述多个二极管换向元件中的每一个的下部分和上部分之间。
23.根据权利要求21所述的方法，其中在所述多个开口中形成所述多个二极管换向元件的步骤包括在所述籽晶材料部分之上的所述多个开口中选择性生长第一导电型半导体材料，从而形成所述多个二极管换向元件的下部分。
24.根据权利要求23所述的方法，其中在所述多个开口中形成多个二极管换向元件的步骤进一步包括：
非选择性淀积或选择性生长本征半导体，从而在所述多个二极管换向元件的下部分之上的所述多个开口中形成所述多个二极管换向元件的本征部分；以及
将掺杂剂注入至所述本征半导体部分的顶部部分，从而形成所述多个二极管换向元件的上部分，所述多个二极管换向元件的上部分包括不同于所述第一导电型的第二导电型半导体材料。
25.根据权利要求23所述的方法，其中在所述多个开口中形成所述多个二极管换向元件的步骤进一步包括非选择性淀积或选择性生长不同于所述第一导电型的第二导电型半导体，从而在所述多个二极管换向元件的所述下部分之上的所述多个开口中形成所述多个二极管换向元件的上部分。
26.根据权利要求25所述的方法，其中在所述多个开口中形成所述多个二极管换向元件的步骤进一步包括在所述多个开口中选择性生长本征半导体，从而在形成所述多个二极管换向元件的上部分的步骤之前，在所述多个二极管换向元件的下部分之上形成所述多个二极管换向元件的本征部分。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8586962B2 (en) 2008-10-06 2013-11-19 Samsung Electronics Co., Ltd. Cross point memory arrays, methods of manufacturing the same, masters for imprint processes, and methods of manufacturing masters
US8105884B2 (en) * 2008-10-06 2012-01-31 Samsung Electronics Co., Ltd. Cross point memory arrays, methods of manufacturing the same, masters for imprint processes, and methods of manufacturing masters
US8148230B2 (en) * 2009-07-15 2012-04-03 Sandisk 3D Llc Method of making damascene diodes using selective etching methods
US8394682B2 (en) * 2011-07-26 2013-03-12 Micron Technology, Inc. Methods of forming graphene-containing switches
US8313959B1 (en) 2011-08-17 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Hole first hardmask definition
KR20130043533A (ko) * 2011-10-20 2013-04-30 삼성전자주식회사 도전성 버퍼 패턴을 갖는 비-휘발성 메모리소자 및 그 형성 방법
EP2791970A4 (en) * 2011-12-12 2015-04-22 Hewlett Packard Development Co MEMORISTS AND METHODS OF MANUFACTURE
US8658463B2 (en) 2012-07-30 2014-02-25 Hewlett-Packard Development Company, L.P. Memristor with embedded switching layer
US9691981B2 (en) * 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
KR102101763B1 (ko) 2013-06-25 2020-04-20 인텔 코포레이션 Cmos 호환가능 폴리사이드 퓨즈 구조체와 그 제조 방법
CN104752323B (zh) * 2013-12-27 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
KR102174336B1 (ko) 2014-07-08 2020-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9184060B1 (en) * 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
US10468596B2 (en) 2018-02-21 2019-11-05 Sandisk Technologies Llc Damascene process for forming three-dimensional cross rail phase change memory devices
US10692759B2 (en) * 2018-07-17 2020-06-23 Applied Materials, Inc. Methods for manufacturing an interconnect structure for semiconductor devices
JP7304721B2 (ja) * 2019-03-18 2023-07-07 東京エレクトロン株式会社 半導体装置およびその製造方法
CN111326677B (zh) * 2020-03-09 2023-05-26 京东方科技集团股份有限公司 显示装置、显示面板及显示基板的封装方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1582404A (en) 1924-09-27 1926-04-27 Edwin F Hurst Dehydrator for petroleum emulsions
JPH0467671A (ja) 1990-07-09 1992-03-03 Matsushita Electron Corp 半導体装置の製造方法
JPH06334139A (ja) 1993-05-18 1994-12-02 Sony Corp 読出し専用メモリとその製造方法
US5831276A (en) 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US6750091B1 (en) 1996-03-01 2004-06-15 Micron Technology Diode formation method
TW377496B (en) 1997-01-15 1999-12-21 United Microelectronics Corp Method of manufacturing read-only memory structure
TW312851B (en) 1997-02-03 1997-08-11 United Microelectronics Corp Manufacturing method of read only memory by silicon on insulator process
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
FR2823010B1 (fr) 2001-04-02 2003-08-15 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor
JP2003007869A (ja) * 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
JP4235440B2 (ja) 2002-12-13 2009-03-11 キヤノン株式会社 半導体デバイスアレイ及びその製造方法
US7618850B2 (en) 2002-12-19 2009-11-17 Sandisk 3D Llc Method of making a diode read/write memory cell in a programmed state
JP2006511965A (ja) 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US8637366B2 (en) 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US7176064B2 (en) * 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US7800932B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US7285464B2 (en) 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US6890819B2 (en) 2003-09-18 2005-05-10 Macronix International Co., Ltd. Methods for forming PN junction, one-time programmable read-only memory and fabricating processes thereof
US7410838B2 (en) * 2004-04-29 2008-08-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication methods for memory cells
US7405465B2 (en) 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
JP4488947B2 (ja) * 2005-04-08 2010-06-23 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR100689831B1 (ko) 2005-06-20 2007-03-08 삼성전자주식회사 서로 자기정렬된 셀 다이오드 및 하부전극을 갖는 상변이기억 셀들 및 그 제조방법들
US7678420B2 (en) 2005-06-22 2010-03-16 Sandisk 3D Llc Method of depositing germanium films
KR100665227B1 (ko) 2005-10-18 2007-01-09 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US7575984B2 (en) 2006-05-31 2009-08-18 Sandisk 3D Llc Conductive hard mask to protect patterned features during trench etch
KR100766504B1 (ko) 2006-09-29 2007-10-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100782496B1 (ko) * 2006-11-09 2007-12-05 삼성전자주식회사 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법
KR100801084B1 (ko) * 2007-01-08 2008-02-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법
US7629247B2 (en) * 2007-04-12 2009-12-08 Sandisk 3D Llc Method of fabricating a self-aligning damascene memory structure
US7830697B2 (en) 2007-06-25 2010-11-09 Sandisk 3D Llc High forward current diodes for reverse write 3D cell
CN101720506B (zh) * 2007-06-29 2012-05-16 桑迪士克3D公司 存储器单元，存储器阵列以及形成它们的方法
KR20090012829A (ko) * 2007-07-31 2009-02-04 삼성전자주식회사 상변화 메모리 소자 및 그 제조 방법
KR101448154B1 (ko) * 2008-06-30 2014-10-08 삼성전자주식회사 반도체 소자의 게이트 전극의 형성 방법

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KR20120062708A (ko) 2012-06-14

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