KR20200111110A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20200111110A
KR20200111110A KR1020200031767A KR20200031767A KR20200111110A KR 20200111110 A KR20200111110 A KR 20200111110A KR 1020200031767 A KR1020200031767 A KR 1020200031767A KR 20200031767 A KR20200031767 A KR 20200031767A KR 20200111110 A KR20200111110 A KR 20200111110A
Authority
KR
South Korea
Prior art keywords
layer
film
metal
semiconductor device
conductive layer
Prior art date
Application number
KR1020200031767A
Other languages
English (en)
Other versions
KR102423663B1 (ko
Inventor
마코토 와다
다카시 마츠모토
마사히토 스기우라
료타 이후쿠
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20200111110A publication Critical patent/KR20200111110A/ko
Application granted granted Critical
Publication of KR102423663B1 publication Critical patent/KR102423663B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53247—Noble-metal alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은, 배선으로서 금속 실리사이드 화합물을 사용했을 때, 가일층의 배선의 저저항화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 반도체 장치는, 기판 상에 형성된 제1 도전층과, 배선층이 되는 제2 도전층과, 제1 도전층과 제2 도전층의 사이에 마련된 배리어층을 갖고, 배리어층은, 그래핀 막으로 구성되고, 제2 도전층은, 금속 실리사이드 화합물을 포함하고, 금속 실리사이드 화합물은, 배리어층을 구성하는 상기 그래핀 막에 접촉하도록 마련되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 개시는, 반도체 장치 및 그 제조 방법에 관한 것이다.
최첨단 디바이스의 저저항 배선 재료로서 Cu가 사용되고 있다. 그러나, 배선에서의 미세화·박막화가 점점 진행되어, 배선 폭 및 배선 높이가, Cu 중에서의 전도 전자의 평균 자유 행정인 41nm보다도 작게 되어가면서, 전기 저항률의 상승이 현저해진다. 즉, 배선계 전체의 저항은, 체적 저항·계면 산란 저항·입계 산란 저항의 총합에 의해 결정되는데, 계면 산란에 의한 저항 인자 및 입계 산란에 의한 저항 인자는 모두 평균 자유 행정에 비례하기 때문에, 배선의 미세화에 수반하여, Cu에서는 배선계 전체의 저항을 충분히 저하시키는 것이 곤란해진다. 금속 배선에서의 배선 저항은, 배선 금속의 전기 저항률과 그 배선 길이에 의해 결정되며, 전기 저항률 상승에 수반해서 다층 배선을 흐르는 신호 지연(RC 지연)이 심각화된다. RC 지연은 LSI 디바이스 성능 저하의 큰 요인이 되기 때문에, 가능한 한 배선 저항의 상승을 억제하고자 한다.
그래서, 최근 들어, Cu 배선을 대신하는 신규 배선 재료로서 금속 실리사이드 화합물을 사용한 배선이 주목받고 있다(예를 들어 특허문헌 1). 금속 실리사이드 화합물은, 순금속에 비하면 체적 저항률(벌크 저항률)이 높다. 그러나 도체 중을 흐르는 전자의 평균 자유 행정은 체적 저항률의 역수에 비례하기 때문에, 금속 실리사이드 화합물에서는 전자 평균 자유 행정이 순금속보다도 짧아진다. Ni 실리사이드 화합물을 예로 들면, 체적 저항률≒18μΩ·cm이지만, 전자 평균 자유 행정은 2nm로 여겨지고 있다. 즉, 미세한 배선 사이즈에서도 계면 비탄성 산란의 빈도가 감소되기 때문에, 미세화에 수반하는 전기 저항 상승을 억제할 수 있다. 또한, 특허문헌 2에는, 도전층 상에, 배리어 메탈층을 개재하여, 금속 실리사이드를 형성하는 것이 기재되어 있다.
일본 특허 공개 제2013-251358호 공보 일본 특허 공개 제2016-18899호 공보
본 개시는, 배선으로서 금속 실리사이드 화합물을 사용했을 때, 가일층의 배선의 저저항화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 개시의 일 형태에 관한 반도체 장치는, 기판 상에 형성된 제1 도전층과, 배선층이 되는 제2 도전층과, 상기 제1 도전층과 상기 제2 도전층의 사이에 마련된 배리어층을 갖고, 상기 배리어층은, 그래핀 막으로 구성되고, 상기 제2 도전층은, 금속 실리사이드 화합물을 포함하고, 상기 금속 실리사이드 화합물은, 상기 배리어층을 구성하는 상기 그래핀 막에 접촉하도록 마련되어 있다.
본 개시에 의하면, 배선으로서 금속 실리사이드 화합물을 사용했을 때, 가일층의 배선의 저저항화를 실현할 수 있는 반도체 장치 및 그 제조 방법이 제공된다.
도 1은 제1 실시 형태에 따른 반도체 장치를 도시하는 단면도이다.
도 2는 그래핀의 원자 배열과, FCC 구조 (111) 최밀면 원자 배열/(111) 최밀면 사면체 위치를 도시하는 모식도이다.
도 3은 사면체 위치에 하층의 그래핀 탄소 원자가 배열되도록 FCC 금속막이 형성된 상태를 도시하는 모식도이다.
도 4는 각 금속 원소의 그래핀의 인접간 원자 거리/FCC(HCP) 금속의 사면체 위치 거리와 그래핀에 대한 미스피트 상수를 도시하는 도면이다.
도 5a는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5b는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5c는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5d는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5e는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5f는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5g는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5h는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 5i는 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
도 6a는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 6b는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 6c는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 6d는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 6e는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 6f는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 6g는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 6h는 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
도 7은 제4 실시 형태에 따른 반도체 장치를 도시하는 단면도이다.
이하, 첨부 도면을 참조하여 실시 형태에 대해서 구체적으로 설명한다.
<제1 실시 형태>
[반도체 장치의 구조]
도 1은 제1 실시 형태에 따른 반도체 장치를 도시하는 단면도이다.
반도체 장치(10)는, 배선 구조를 구성하는 것이며, 기판(1)과, 콘택트층(3)과, 그래핀 막으로 구성된 배리어층(4)과, 금속 실리사이드 화합물을 포함하는 배선층(5)을 갖는다. 기판(1)에는, 트랜지스터나 캐패시터 등의 반도체 소자(도시하지 않음)가 형성되어 있고, 콘택트층(3)은 제1 도전층으로서 기능하여, 반도체 소자와 배선층(5)을 접속한다. 배리어층(4)은 콘택트층(3)과 배선층(5)에 직접 접촉하여, 이들에 대한 확산 배리어로서 기능한다. 콘택트층(3)은 콘택트층 절연막(2) 내에 형성되어 있다. 또한, 배리어층(4) 및 배선층(5)을 덮도록, 표면 보호층(6)이 마련되어 있다.
기판(1)으로서는, 반도체 기판을 사용할 수 있고, 대표적인 것으로서 실리콘 기판을 들 수 있다. 콘택트층 절연막(2)은 절연 재료이면 되며, 예를 들어 SiO2막을 사용할 수 있다. 콘택트층(3)은 도전성 재료이면 되며, 예를 들어 Poly-Si, W, Cu, Al 등의 메탈 재료를 사용할 수 있다.
표면 보호층(6)은, 배선 구조 중에 사용되는 금속 재료의 확산을 방지하는 역할과, 배리어층(4)을 구성하는 그래핀이나, 배선층(5)을 구성하는 금속 실리사이드 화합물의 산화를 방지하는 역할과, 배선 구조의 상층에 콘택트층이 형성되는 경우에는, 상층 콘택트층의 절연막으로서 기능한다. 표면 보호층(6)으로서는, 예를 들어 SiO2막이나 SiN막을 사용할 수 있다. 배선간에는 공극을 갖는 에어 갭 구조가 형성되어도 된다.
배리어층(4)을 구성하는 그래핀 막은, 탄소 육원환 구조를 갖는 이차원 결정의 극박막의 구조이며, 양자화 전도 특성(벌리스틱 전도 특성)을 갖고, 높은 전자 이동도를 갖는다. 또한 치밀하고 평탄한 원자 구조, 고열전도율, 화학적·물리적 안정성을 겸비하기 때문에, 하층 막인 콘택트층(3)과 배선층(5)에 비하여 높은 확산 배리어성을 갖는다. 그래핀 막은, 높은 전자 전도도를 갖고, 극박막에서 우수한 확산 배리어성을 가지므로, 최적의 배선 배리어층으로서 적용할 수 있다. 이 때문에, 그래핀 막의 하층에 촉매층 등을 끼우지 않고, 그래핀 막을 콘택트층(3)의 상면에 직접 형성하는 것이 LSI 디바이스 배선의 콘택트 저항을 최소화하는 관점에서 바람직하다. 본 실시 형태에서는, 배리어층(4)으로서 그래핀 막이 콘택트층(3)의 상면에 직접 형성되어 있고, 또한 배리어층(4) 상에 배선층(5)이 직접 형성되어 있다.
배선층(5)은, 제2 도전층으로서 기능하고, 적어도 배리어층(4)(그래핀 막)과 접촉하는 부분이 금속 실리사이드 화합물이다. 금속 실리사이드 화합물은, 금속막과 Si막을 반응시킴으로써 형성된다. 배리어층(4)을 구성하는 그래핀은, 이차원 결정을 갖고, 평탄성이 높으며, 복수의 그래핀 도메인을 갖는다. 이 때문에, 배리어층(4)을 구성하는 그래핀 막 상에는, 그래핀 도메인을 이용하여 금속이 성장하기 쉬워, 금속 실리사이드 화합물을 구성하는 금속을 대입경으로 형성할 수 있고, 실리사이드화한 후의 금속 실리사이드 화합물도 대입경화할 수 있다.
배선계 전체의 저항은, 체적 저항·계면 산란 저항·입계 산란 저항의 총합에 의해 결정된다. 금속 실리사이드 화합물 배선에서는 계면 산란 저항을 작게 하는 것이 가능하지만, 입계 산란 저항은 계면 산란 저항에 대하여 독립된 파라미터이며, 그대로 배선 저항에 가산된다. 따라서, 배선층(5)의 하지의 배리어층(4)을 그래핀 막으로 형성하고, 그 위의 배선층(5)을 구성하는 금속 실리사이드 화합물을 대입경화함으로써, 입계 산란 저항을 작게 하여 배선 저항을 작게 할 수 있다.
배선층(5)은 전기 전도를 담당하는 것이다. 배선층(5)을 구성하는 금속 실리사이드 화합물로서는, 배선으로서 충분한 저저항화를 실현할 수 있는 것이면 되며, 예를 들어 NiSi, CoSi, RuSi, Cu3Si, PtSi, AlSi, AgSi, TiSi, WSi, MoSi 등을 들 수 있다.
금속 실리사이드 화합물로서는, 실리콘과 결부되는 금속 원소의 결정 구조가 FCC 구조 혹은 HCP 구조를 갖고, 그 금속 원소의 4면체 위치 거리(σ)가 그래핀층 육원환 구조의 탄소 인접간 원자 거리(τ)=0.142nm에 대하여 미스피트가 적은 것인 것이 바람직하다.
도 2에 그래핀의 원자 배열과, FCC 구조 (111) 최밀면 원자 배열/(111) 최밀면 사면체 위치의 모식도를 나타낸다. 지면 수직 방향이 <111> 방향이다. 도면 중 τ는 그래핀을 구성하는 카본 원자의 인접 거리이다. 그래핀은 카본 육원환 구조를 갖고, 카본 원자의 인접 거리(τ)는 0.142nm이다. 한편, FCC 금속의 (111)면 상에는 사면체 위치가 육각 형상으로 존재하고 있다. FCC 금속(111)의 경우에는, 사면체 위치 거리(σ)는 (1/√6)×a(금속 격자 상수)로 계산된다. 금속 결정학의 지견으로부터, FCC 결정 격자의 사면체 위치는, 공극을 갖는 격자간 사이트이며, 원자 반경이 작은 경원소인 탄소 원자가 안정되게 배위되는 에너지 포텐셜이 낮은 사이트이다. 이 때문에, 도 3에 도시한 바와 같이 사면체 위치에 하층의 그래핀 탄소 원자가 배열되도록 FCC 금속막이 형성되고, 그래핀 육원환 시트 구조 상에 FCC (111)면이 미스피트가 적게 성막된다. 이때, τ와 σ의 미스피트가 작을수록 정합성이 높다. 따라서, 그래핀 상에 형성되는 FCC 금속은, 의사 에피택셜적으로 성장하므로, 보다 큰 결정 입경을 갖는 FCC 금속막의 형성이 가능하고, 그 후의 금속 실리사이드 반응에 의해 얻어진 금속 실리사이드 화합물도 마찬가지로, 보다 큰 결정 입경을 갖는 것이 된다. 또한, 최밀면 원자 배열은 HCP 구조의 금속도 마찬가지이므로, HCP 구조의 금속도 마찬가지의 효과를 얻을 수 있다.
도 4는 각 금속 원소의 그래핀의 인접간 원자 거리/FCC(HCP) 금속의 사면체 위치 거리와 그래핀에 대한 미스피트 상수를 나타내는 도면이다. 또한, 미스피트 상수는, ((σ-τ)/τ)×100％로 계산된다. 특히, 미스피트 상수가 15％ 이하인 금속은 그래핀과의 정합성이 높아, 한층 큰 결정 입경을 얻을 수 있다. 도 4에 도시한 바와 같이, Ni, Co, Cu, Ru, Pt는, 미스피트 상수가 15％ 이하이고, 이들 금속이 한층 큰 결정 입경 증대 기능을 갖는다.
또한, AlSi, AgSi, TiSi를 구성하는 금속 원소인 Al, Ag, Ti는, FCC 구조 또는 HCP 구조이지만, 미스피트 상수가 15％를 초과하고 있다. 또한, WSi 및 MoSi를 구성하는 금속 원소인 W 및 Mo는, BCC 구조이다. 그러나, 이들에 대해서도 그래핀 도메인을 이용한 성장이 가능하여, 일정 결정 입경 증대 기능을 발휘할 수 있다.
[반도체 장치의 제조 방법의 일례]
이어서, 도 1의 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 도 5a 내지 도 5i는, 도 1의 반도체 장치의 제조 방법의 일례를 도시하는 공정 단면도이다.
먼저, 도 5a에 도시하는 바와 같이, 트랜지스터나 캐패시터 등의 반도체 소자(도시하지 않음)가 형성된 기판(1) 상에 콘택트층 절연막(2)을 형성하고, RIE 에칭에 의해 홀을 형성한 후, 반도체 소자와 배선층을 접속하기 위한 콘택트층(3)을 형성한다. 콘택트층 절연막에는, 예를 들어 SiO2막을 사용할 수 있고, 콘택트층(3)의 도전 재료에는, 예를 들어 Poly-Si, W, Cu, Al 등의 도체 재료를 사용할 수 있다. 또한 콘택트층(3)은 도체 재료의 확산을 방지할 목적으로, 배리어 메탈층을 가져도 된다. 배리어 메탈의 재료로서는, 예를 들어 Ta, Ti, Ru, Mn, Co, 혹은 이들의 질화물을 사용할 수 있다.
이어서, 도 5b에 도시하는 바와 같이, 전체면에 배리어층이 되는 그래핀 막(11)을 형성한다. 그래핀 막(11)은 콘택트층(3)의 상면에 직접 형성할 수 있다. 그래핀 막(11)의 성막은, 플라스마 CVD법에 의해 실시할 수 있다.
플라스마 CVD법에 의한 그래핀 막(11)의 성막에 앞서, 하층 표면의 세정화와 활성화의 목적으로 플라스마 전처리를 행해도 된다. 전처리 시의 방전 가스로서는 수소 가스, 희가스가 바람직하다. 방전 가스는, 어느 한쪽이어도 되고, 이들 양쪽을 포함한 혼합 가스여도 된다. 처리 온도, 플라스마 파워는 하지 상태에 따라서 적절히 변화시킬 수 있다. 또한, 전처리로서 가열 열처리를 사용해도 된다. 열처리 가스로서 수소 가스, 희가스가 바람직하다.
플라스마 CVD법에 의한 그래핀 막의 성막 시에는, 방전 가스로서 탄화수소계 가스를 사용할 수 있다. 방전 가스로서는 탄화수소 가스 단독이어도, 다른 가스와의 혼합 가스여도 된다. 처리 온도의 상한은 900℃ 정도, 하한은 300℃ 정도이다. 300℃를 하회하면 성장 속도가 얻어지지 않아, 그래핀 성장이 거의 일어나지 않지만, 300℃ 정도의 처리 온도에서 그래핀 성장이 일어나, 균일한 그래핀 막이 성막된다. 이 온도 범위는, 통상의 LSI 디바이스의 배선 공정 제작 온도와 동등 혹은 그 이하이며, 반도체 프로세스와의 친화성이 우수하다. 그래핀 막의 성막에는 이온, 전자를 제거하고 라디칼만을 기판에 공급함으로써, 보다 데미지가 적고 연속성이 높은 그래핀 도메인이 얻어진다. 이러한 관점에서, 라디칼 주체로 저전자 온도의 리모트 플라스마를 사용하는 것이 바람직하다. 또한 그래핀 도메인을 확대시키기 위해서, 방전 가스 중에 H2 가스를 첨가해도 된다. 성막되는 그래핀 막은, 그래핀을 1층 내지 10수층 정도 적층하여 이루어지는 극박막의 구조이며, 상기와 같은 플라스마 CVD법을 사용하여 형성함으로써, 특히 균일성이 우수한 막을 얻을 수 있다.
이어서, 도 5c에 도시하는 바와 같이, 배선층(5)을 형성하기 위한 금속막(12)을 성막한다. 금속막(12)의 성막에는 플라스마 CVD법, 또는 스퍼터법을 사용할 수 있다. 금속막의 성막 전처리로서 그래핀 막(11)의 표면의 세정화, 활성화의 목적으로, 플라스마 전처리를 행해도 된다. 플라스마 전처리 시의 방전 가스로서는 수소 또는 희가스가 바람직하다. 금속막(12)의 성막에서는, 하층의 그래핀 막(11)의 그래핀 도메인을 이용하여 성막되고, 특히 FCC 구조나 HCP 구조의 금속 원자라면 그래핀 육원환 시트 구조 상에 FCC (111)면 등이 미스피트가 적고, 의사 에피택셜적으로 성막되므로, 성막 초기의 스텝은 가능한 한 낮은 성막 속도로 성막하는 것이 바람직하다. 플라스마 CVD법이라면 성막의 초기의 스텝을 ALD법으로 하는 것이 효과적이다. 하층의 그래핀 막(11)은 열적으로 매우 안정되므로, 성막 온도에 대해서는 임의의 온도를 사용해도 된다.
금속막(12)을 구성하는 금속 원소로서는, 배선층(5)을 구성하는 금속 실리사이드 화합물을 형성할 수 있는 것이면 되며, 예를 들어 Ni, Co, Ru, Cu, Pt, W, Mo 등을 들 수 있다. 이들 금속을 실리사이드화함으로써, 금속 실리사이드 화합물로서, 상술한 NiSi, CoSi, RuSi, Cu3Si, PtSi, WSi, MoSi를 형성할 수 있다.
금속막(12)을 구성하는 금속 원소로서는, 상술한 바와 같이, 결정 구조가 FCC 구조 혹은 HCP 구조를 갖고, 그 금속 원소의 4면체 위치 거리(σ)가 그래핀층 육원환 구조의 탄소 인접간 원자 거리(τ)=0.142nm에 대하여 미스피트가 적은 것인 것이 바람직하다. 특히, Ni, Co, Cu, Ru, Pt는, 미스피트 상수가 15％ 이하이고, 그래핀과의 정합성이 높아, 결정 입경 증대 기능이 매우 크다.
이어서, 도 5d에 도시하는 바와 같이, 금속막(12) 상에 금속막(12)과 반응시키는 Si막(13)을 형성한다. Si막(13)의 성막에는 플라스마 CVD법을 사용할 수 있고, 이에 의해, Si막(13)으로서 Poly-Si막 혹은 아몰퍼스 Si막이 성막된다. 안정된 금속 실리사이드 반응을 위해서, Si막의 성막 전에 금속막 표면의 H2 플라스마 전처리를 행하는 것이 효과적이다.
이어서, 도시하지 않은 레지스트 도포·리소그래피의 공정을 거쳐, 도 5e에 도시하는 바와 같이, 건식 에칭(RIE 가공)에 의해, Si막(13)을 배선 형상으로 패터닝한다. RIE 가공은, 예를 들어 CF4 가스, SF6 가스, Cl2 가스 등을 사용하여 행한다. RIE 형상 제어의 목적으로 Si막(13) 상에 가공 하드 마스크로서 TiN막, SiN막, SiO2막 등이 성막되어 있어도 된다.
이어서, 도 5f에 도시하는 바와 같이, Si막(13)과 가공 선택비를 취할 수 있는 방법으로 금속막(12)을 가공한다. 가공 방법은 건식 에칭(RIE 가공) 및 습식 에칭의 어느 쪽이든 상관없다. Co나 Ni와 같이 건식 에칭하기 어려운 재료에 대해서는, 예를 들어 H2SO4+H3PO4와 같은 습식 에칭을 사용한다. 도 5e 및 도 5f의 공정에 의해, 금속막(12)과 Si막(13)의 적층 구조의 배선 패턴(14)이 형성된다.
이어서, 도 5g에 도시하는 바와 같이, 그래핀 막(11)의 에칭 가공을 행한다. 이에 의해, 배리어층(4)을 형성한다. 그래핀 막(11)은 약액에 대하여 매우 내성이 높으므로, 건식 에칭으로의 가공이 바람직하다. 건식 에칭으로서는, O2 플라스마 가공, H2 플라스마 가공, 혹은 이것들과 희가스의 혼합에 의한 플라스마 가공을 사용할 수 있다.
이어서, 도 5h에 도시하는 바와 같이, 형성된 배선 패턴(14)에 대하여 열처리를 행하여, 금속과 Si의 사이에서 금속 실리사이드 반응(합금화 반응)을 발생시킨다. 열처리는 불활성 분위기 혹은 환원 분위기에서 행하여, 온도 제어에 의해 안정 조성의 금속 실리사이드 화합물로 구성된 배선층(5)을 형성한다. 그래핀 상에 의사 에피택셜적으로 성막된 금속막의 대입경을 이용하여, 반응에 의해 형성되는 금속 실리사이드 화합물도 대입경을 갖는다. 반응 온도는 각각의 원소에 따라 상이하지만, 기본적으로는 각 금속과 Si의 2원계 상태도에 따라서 선택하면 된다. 배리어성이 우수한 그래핀 막으로 이루어지는 배리어층(4)이 하층에 배치되어 있음으로써, 금속막 및 Si막이 하층의 콘택트층(3)과 반응하지 않아, 안정된 반응을 행할 수 있다.
이어서, 도 5i에 도시하는 바와 같이, 배리어층(4) 및 배선층(5)으로 이루어지는 배선 구조를 피복하도록 표면 보호층(6)을 형성하여, 반도체 장치(10)를 완성시킨다. 표면 보호층(6)으로서는, 예를 들어 SiO2막이나 SiN막을 사용할 수 있고, 플라스마 CVD법에 의해 성막할 수 있다. 이때 CVD 조건을 의도적으로 피복률이 낮은 조건을 사용하여, 배선과 배선의 사이에 공극을 제작하여, 에어 갭 구조를 형성해도 된다.
[반도체 장치의 제조 방법의 다른 예]
이어서, 도 1의 반도체 장치의 제조 방법의 다른 예에 대하여 설명한다. 도 6a 내지 도 6h는, 도 1의 반도체 장치의 제조 방법의 다른 예를 도시하는 공정 단면도이다.
상기 예에서는, 금속막(12) 상에 Si막(13)을 형성한 후, 먼저 패터닝을 행한 후, 실리사이드화했지만, 본 예에서는 먼저 실리사이드화를 행한 후, 패터닝을 행한다. 도 6a 내지 도 6d의 공정은, 상기 예의 도 5a 내지 도 5d의 공정과 완전히 마찬가지로 행하여진다.
도 6d의 금속막(12) 상에 Si막(13)을 형성하는 공정 후에, 도 6e에 도시하는 바와 같이, 이들에 대하여 열처리를 행하여, 금속과 Si의 사이에서 금속 실리사이드 반응(합금화 반응)을 발생시켜, 금속 실리사이드층(15)을 형성한다. 이때의 열처리의 조건은, 상기 예의 도 5h의 공정과 마찬가지이다.
이어서, 도시하지 않은 레지스트 도포·리소그래피의 공정을 거쳐, 도 6f에 도시하는 바와 같이, 건식 에칭(RIE 가공)에 의해, 금속 실리사이드층(15)을 패터닝하여 배선층(5)을 형성한다. RIE 가공은, 예를 들어 CF4 가스, SF6 가스, Cl2 가스 등을 사용하여 행한다. RIE 형상 제어의 목적으로 금속 실리사이드층(15) 상에 가공 하드 마스크로서 TiN막, SiN막, SiO2막 등이 성막되어 있어도 된다.
이어서, 도 6g에 도시하는 바와 같이, 상기 예의 도 5g의 공정과 마찬가지로, 그래핀 막(11)의 에칭 가공을 행한다. 이에 의해, 배리어층(4)을 형성한다. 이어서, 도 6h에 도시하는 바와 같이, 상기 예의 도 5i의 공정과 마찬가지로, 배리어층(4) 및 배선층(5)으로 이루어지는 배선 구조를 피복하도록 표면 보호층(6)을 형성하여, 반도체 장치(10)를 완성시킨다.
<제2 실시 형태>
제2 실시 형태에서는, 배선층(5)을 구성하는 금속 실리사이드 화합물과, 배리어층(4)을 구성하는 그래핀 막 표면이, 탄소 결합을 공유하는 구성을 갖고 있다. 금속 실리사이드 화합물을 구성하는 금속이, 탄소의 고용 한계를 갖는 금속 또는 탄화물을 형성하는 금속이라면, 그래핀 막의 표면과 탄소 결합을 공유할 수 있다. 이렇게 탄소 결합을 공유함으로써, 밀착성의 향상, 콘택트 저항의 저감으로 이어진다.
탄소 결합의 공유는, 열처리에 의한 금속 실리사이드의 합금화 반응 시에, 금속막(금속막을 구성하는 금속 원소), 혹은 금속 실리사이드 화합물(배선층)과, 그래핀 막 표면의 사이에서 발생시킬 수 있다.
<제3 실시 형태>
제3 실시 형태에서는, 금속 실리사이드 합금화 후, 그래핀 막 단부면의 댕글링 본드의 종단(終端) 처리를 실시한다. 그래핀 막 단부면의 댕글링 본드의 종단 처리가 행해짐으로써, 그래핀의 전도 특성이 개선된다. 댕글링 본드의 종단 처리로서는, H2 신터링을 들 수 있다. 또한, 댕글링 본드 종단 처리는, H2 신터링에 한하지 않고, 예를 들어 실릴화 처리나, HDMS에 의한 소수화 처리 등이어도 된다. 실릴화 처리나 소수화 처리에서는, 실리콘-메틸기 등에 의해 댕글링 본드를 종단한다. 또한, 댕글링 본드 종단 처리는, 금속 실리사이드 합금화 처리의 후처리로서 포함하는, 혹은 다음 공정의 표면 보호층을 형성의 전처리로서 포함함으로써, 연속 처리화해도 된다.
<제4 실시 형태>
도 7은 제4 실시 형태에 따른 반도체 장치를 도시하는 단면도이다. 도 7에 도시하는 바와 같이, 제4 실시 형태의 반도체 장치(10')에서는, 콘택트층(3)은, 콘택트층 절연막(2) 중의 플러그 부분 외에, 그래핀 막을 포함하는 배리어층(4)에 접하는 부분에 배리어층(4)과 동일 폭의 접촉부(7)를 갖고 있다. 즉, Poly-Si 등으로 이루어지는 콘택트층(3)의 일부인 접촉부(7)와, 그래핀 막을 포함하는 배리어층(4)과, 금속 실리사이드 화합물을 포함하는 배선층(5)이 동일 폭으로 적층된 구조를 갖고 있다.
이러한 구조의 경우에는, 그래핀 막을 포함하는 안정적인 배리어층(4)이 콘택트층(3)의 접촉부(7)와 금속 실리사이드 화합물을 포함하는 배선층(5)의 전체면에 개재되어 있게 되어, 그래핀 막의 배리어 효과를 높일 수 있다.
이상, 실시 형태에 대하여 설명했지만, 금회 개시된 실시 형태는, 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 상기 실시 형태는, 첨부의 특허 청구 범위 및 그 주지를 일탈하지 않고, 다양한 형태로 생략, 치환, 변경되어도 된다.
예를 들어, 반도체 장치의 구조는, 도 1이나 도 7에 도시한 것에 한하지 않고, 하층의 도전층과 상층의 금속 실리사이드 화합물을 포함하는 층의 사이에, 그래핀 막을 포함하는 구조를 갖는 것이면 된다.

Claims (12)

  1. 기판 상에 형성된 제1 도전층과,
    배선층이 되는 제2 도전층과,
    상기 제1 도전층과 상기 제2 도전층의 사이에 마련된 배리어층
    을 포함하고,
    상기 배리어층은, 그래핀 막으로 구성되고,
    상기 제2 도전층은, 금속 실리사이드 화합물을 포함하고, 상기 금속 실리사이드 화합물은, 상기 배리어층을 구성하는 상기 그래핀 막에 접촉하도록 마련되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전층은, 기판 상에 형성된 반도체 소자에 접속되는 콘택트층인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 금속 실리사이드 화합물을 구성하는 금속 원소는, 결정 구조가 FCC 구조 또는 HCP 구조를 갖고, 그 최밀면 사면체 위치 거리가, 그래핀의 육원환 구조의 탄소 인접간 원자 거리에 대하여, 미스피트 상수 15％ 이하인, 기재된 반도체 장치.
  4. 제3항에 있어서,
    상기 금속 실리사이드 화합물은, NiSi, CoSi, RuSi, Cu3Si 및 PtSi에서 선택된 것인, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배선층의 상기 금속 실리사이드 화합물과 상기 배리어층의 상기 그래핀 막 표면은, 탄소 결합을 공유하는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 도전층과, 상기 배리어층과, 상기 제2 도전층은, 동일 폭으로 적층된 구조를 갖는, 반도체 장치.
  7. 기판 상에 제1 도전층을 형성하는 공정과,
    상기 제1 도전층 상에 그래핀 막을 형성하는 공정과,
    상기 그래핀 막 상에 금속막을 형성하는 공정과,
    상기 금속막 상에 Si막을 형성하는 공정과,
    상기 금속막과 상기 Si막을 반응시켜, 상기 그래핀 막에 접촉하도록 금속 실리사이드 화합물을 형성하여, 배선층이 되는 제2 도전층을 형성하는 공정
    을 포함하고,
    상기 그래핀 막을 상기 제1 도전층과 상기 제2 도전층의 사이의 배리어층으로서 기능시키는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 도전층은, 기판 상에 형성된 반도체 소자에 접속되는 콘택트층인, 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 금속막의 금속 원소는, 결정 구조가 FCC 구조 또는 HCP 구조를 갖고, 그 최밀면 사면체 위치 거리가, 그래핀의 육원환 구조의 탄소 인접간 원자 거리에 대하여, 미스피트 상수 15％ 이하인, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 금속 실리사이드 화합물은, NiSi, CoSi, RuSi, Cu3Si 및 PtSi에서 선택된 것인, 반도체 장치의 제조 방법.
  11. 제7항 내지 제10항 중 어느 한 항에 있어서,
    상기 금속막과 상기 Si막을 반응시킬 때, 상기 금속막 혹은 금속 실리사이드 화합물과, 상기 그래핀 막 표면의 사이에서 탄소 결합의 공유를 발생시키는, 반도체 장치의 제조 방법.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    상기 배선층이 되는 제2 도전층을 형성하는 공정 후에 행하여지는, 상기 그래핀 막 단부면의 댕글링 본드의 종단 처리를 행하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
KR1020200031767A 2019-03-18 2020-03-16 반도체 장치 및 그 제조 방법 KR102423663B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2019-050004 2019-03-18
JP2019050004A JP7304721B2 (ja) 2019-03-18 2019-03-18 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20200111110A true KR20200111110A (ko) 2020-09-28
KR102423663B1 KR102423663B1 (ko) 2022-07-21

Family

ID=72513691

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200031767A KR102423663B1 (ko) 2019-03-18 2020-03-16 반도체 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US11302576B2 (ko)
JP (1) JP7304721B2 (ko)
KR (1) KR102423663B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230045140A1 (en) * 2021-08-05 2023-02-09 Tokyo Electron Limited Barrier Schemes for Metallization Using Manganese and Graphene

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100743660B1 (ko) * 2006-06-30 2007-07-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20090315182A1 (en) * 2008-06-24 2009-12-24 Besser Paul R Silicide interconnect structure
KR20120062708A (ko) * 2009-07-15 2012-06-14 쌘디스크 3디 엘엘씨 희생 재료를 사용하여 다마신 다이오드를 제조하는 방법
KR20130032105A (ko) * 2011-09-22 2013-04-01 삼성전자주식회사 그래핀을 포함하는 전극 구조체 및 전계효과 트랜지스터
JP2013251358A (ja) 2012-05-31 2013-12-12 Toshiba Corp 半導体装置の製造方法及び半導体装置
US20140339700A1 (en) * 2011-12-20 2014-11-20 University Of Florida Research Foundation, Inc. Graphene-based metal diffusion barrier
KR20150036987A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2016018899A (ja) 2014-07-08 2016-02-01 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193024A (ja) * 1993-12-27 1995-07-28 Nec Corp 半導体装置およびその製造方法
JP5439120B2 (ja) 2009-11-02 2014-03-12 株式会社東芝 半導体装置およびその製造方法
JP2012199520A (ja) 2011-03-10 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
JP2012253148A (ja) 2011-06-01 2012-12-20 Toshiba Corp 半導体装置及びその製造方法
JP5826783B2 (ja) 2013-03-25 2015-12-02 株式会社東芝 半導体装置
WO2015126139A1 (en) * 2014-02-19 2015-08-27 Samsung Electronics Co., Ltd. Wiring structure and electronic device employing the same
KR102371295B1 (ko) 2015-02-16 2022-03-07 삼성전자주식회사 확산 방지층을 포함하는 층 구조물 및 그 제조방법
KR102412966B1 (ko) 2015-09-25 2022-06-24 삼성전자주식회사 연결 구조체 및 이를 적용한 전자소자
US11180373B2 (en) * 2017-11-29 2021-11-23 Samsung Electronics Co., Ltd. Nanocrystalline graphene and method of forming nanocrystalline graphene
KR102563925B1 (ko) * 2018-08-31 2023-08-04 삼성전자 주식회사 반도체 제조 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100743660B1 (ko) * 2006-06-30 2007-07-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20090315182A1 (en) * 2008-06-24 2009-12-24 Besser Paul R Silicide interconnect structure
KR20120062708A (ko) * 2009-07-15 2012-06-14 쌘디스크 3디 엘엘씨 희생 재료를 사용하여 다마신 다이오드를 제조하는 방법
KR20130032105A (ko) * 2011-09-22 2013-04-01 삼성전자주식회사 그래핀을 포함하는 전극 구조체 및 전계효과 트랜지스터
US20140339700A1 (en) * 2011-12-20 2014-11-20 University Of Florida Research Foundation, Inc. Graphene-based metal diffusion barrier
JP2013251358A (ja) 2012-05-31 2013-12-12 Toshiba Corp 半導体装置の製造方法及び半導体装置
KR20150036987A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2016018899A (ja) 2014-07-08 2016-02-01 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP7304721B2 (ja) 2023-07-07
KR102423663B1 (ko) 2022-07-21
US11302576B2 (en) 2022-04-12
US20200303251A1 (en) 2020-09-24
JP2020155471A (ja) 2020-09-24

Similar Documents

Publication Publication Date Title
US10679943B2 (en) Electrically conductive laminate structures
TWI302727B (en) Atomic layer deposited tantalum containing adhesion layer
US8759824B2 (en) Semiconductor structure and circuit including ordered arrangement of graphene nanoribbons, and methods of forming same
US8361853B2 (en) Graphene nanoribbons, method of fabrication and their use in electronic devices
US9117738B2 (en) Interconnection of semiconductor device with graphene wire
KR101298789B1 (ko) 반도체 장치
KR20150125539A (ko) 복합 접촉 플러그 구조 및 그 제조 방법
US11145542B2 (en) Global dielectric and barrier layer
US20190067436A1 (en) Silicide implants
JP2014096411A (ja) 配線構造及びその製造方法
JP2012204841A (ja) 自己整合シリサイドの形成方法、半導体デバイスの製造方法、および半導体構造物
CN113471140A (zh) 形成阻挡结构的方法和半导体结构
JP2007214436A (ja) 半導体装置の製造方法および半導体装置
KR102423663B1 (ko) 반도체 장치 및 그 제조 방법
US9356119B2 (en) MOSFETs with reduced contact resistance
US8168522B2 (en) Method for fabricating semiconductor device
TW200419680A (en) Nitride and polysilicon interface with titanium layer
JP2023548939A (ja) トポロジカル半金属相互接続
KR20040065339A (ko) 실리콘나노와이어를 이용한 반도체 소자의 콘택 형성 방법
US10957644B2 (en) Integrated structures with conductive regions having at least one element from group 2 of the periodic table
KR20100003075A (ko) 단층 확산방지막을 구비하는 반도체 장치 및 그 제조 방법
US20050227469A1 (en) Method of manufacturing semiconductor device
KR20090080441A (ko) 샐리사이드 공정을 이용한 반도체 소자의 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant