KR20120054515A - 고체 초고용량 커패시터 및 그 제작방법 - Google Patents

고체 초고용량 커패시터 및 그 제작방법 Download PDF

Info

Publication number
KR20120054515A
KR20120054515A KR1020110114249A KR20110114249A KR20120054515A KR 20120054515 A KR20120054515 A KR 20120054515A KR 1020110114249 A KR1020110114249 A KR 1020110114249A KR 20110114249 A KR20110114249 A KR 20110114249A KR 20120054515 A KR20120054515 A KR 20120054515A
Authority
KR
South Korea
Prior art keywords
electrode
nanowire bundle
nanowire
bundle
substrate
Prior art date
Application number
KR1020110114249A
Other languages
English (en)
Inventor
팅-켕 린
신-구오 공
헝-친 창
리-휘 린
Original Assignee
델리지우 인더스트리 앤 시스템스 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 델리지우 인더스트리 앤 시스템스 컴퍼니 리미티드 filed Critical 델리지우 인더스트리 앤 시스템스 컴퍼니 리미티드
Publication of KR20120054515A publication Critical patent/KR20120054515A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/13—Energy storage using capacitors

Abstract

본 발명은 고체 초고용량 커패시터 및 그 제작방법에 관한 것으로, 고체 초고용량 커패시터는 표면에 나노와이어 번들이 분포된 두 개의 나노와이어 번들 전극 및 상기 두 개의 나노와이어 번들 전극 및 나노와이어 번들 사이의 간격에 충진되는 유전체 재료를 포함하여 구성된다. 여기서 나노와이어 번들은 다수 가닥의 나노와이어로 형성되어, 전극의 표면적을 증가시킨다. 두 개의 나노와이어 번들 전극은 나노와이어 번들으로 구성된 것이기 때문에, 표면적이 매우 높게 된다. 유전체층은 상기 유전체 재료의 원료가 되는데, 두 개의 나노와이어 번들 전극 사이의 간격에 직접 반응 적층되어 경화 형성됨으로써, 다른 가공 공정으로 인한 오염이 발생하지 않게 되어 순도가 높은 유전체 재료를 생성한다. 이러한 유전체 재료는 유전체 계수가 크고, 효과적으로 커패시터의 단위면적당 정전 용량을 증가시킬 수 있다.

Description

고체 초고용량 커패시터 및 그 제작방법{Solid State Supercapacitor and Method for Manufacturing the Same}
본 발명은 고체 초고용량 커패시터에 관한 것으로, 더욱 자세하게는 나노와이어 번들(bundle)을 이용하여 전극 표면적을 증가시키고, 직접 반응 적층시켜 고순도의 유전체 재료를 형성함으로써, 상기 재료가 높은 유전체 계수를 갖도록 하는 고체 초고용량 커패시터에 관한 것이다.
커패시터는 에너지를 저장할 수 있는 장치로서, 교류 커플링, 필터, 동조(同調), 위상 시프트, 에너지저장 및 측로(bypass) 등의 용도를 구비한다. 고주파 전력 전자회로의 기술이 진화함에 따라, 에너지 고밀도의 발전 추세로 접어 들었고 세라믹 정전 용량은 아주 높은 유전체 계수를 가지게 되었지만, 여전히 더 개선될 여지가 있다. 과거에는 세라믹 정전 용량의 생성 조건에 제한이 있었기 때문에, 세라믹 재료는 하소(calcination) 공정 후에 필수적으로 분쇄 처리를 걸쳐야 했는데, 재료 분쇄 시, 오염으로 인해 유전체 계수가 낮아질 가능성이 있었다. 또한 세라믹 재료 형성시에는 접합제가 추가해야 하는데, 재료의 순도를 낮추는 동시에 유전체 계수가 낮아지게 된다. 또한 세라믹 재료 소결 후에는 부드러운 표면이 형성되기 때문에, 원형 플레이트 정전 용량이나 적층 세라믹 정전 용량(MLCC)과 같은 평면 전극과만 결합될 수 있고, 표면적이 넓은 전극을 생성하기 어렵다. 더욱이 현재에도 적층 세라믹 정전 용량 생성시에 길이와 두께 모두를 크게 형성할 수 없다.
현재 사용되고 있는 커패시터의 제작과정으로는 도체의 표면적이 넓으면서도 동시에 유전체 계수가 높은 초대형 용량의 정전 용량을 생성할 수 없다. 예를 들어, 전해 커패시터(Wet electrolyic capacitors)와 전기 더블 레이어 수퍼커패시터(Electric double layer supercapacitor)는 도체의 표면적이 넓기는 하지만 전해질을 사용해야 하기 때문에, 유전체 계수가 높은 유전체층을 얻기 어려우며, 또한 사용 수명이 길고 안전도가 높으며 저항 정압을 높게 할 수 없으며, 온도의 제한도 받게 된다.
전해 커패시터는 양극처리가 진행되기 때문에 알루미늄박 표면에 산화알루미늄이 생성되어 절연층으로 작용하고, 따라서 사용되는 극성이 상반되거나 전압이 초과될 경우 절연층이 손상되어 누전이 될 수 있으며, 또한 전해질이 분해되어 기체가 생성됨으로써, 커패시터가 폭발하거니 시스템이 폭발하는 위험한 사고가 발생할 수도 있다.
전기 더블 레이어 수퍼커패시터는 도체표면적이 대단히 크기는 하지만,수계 전해질 단량체(cell)를 사용하는 저항 전압과 유전체 계수가 모두 매우 낮고, 응답 속도가 느리며, 일반 내압이 3V를 초과하지 못한다. 시스템규격을 고전압에 견딜 수 있도록 설계할 때, 전기 더블 레이어 수퍼커패시터는 병렬로 연결해야 하고, 추가전력으로 관리시스템 배치와 조작위험성을 제어할 수 있도록 해야 한다.
미국 EESTOR 사는 미국 특허공보 US7033406호와 US7466536호에서, 전자 에너지 저장장치(EESU)를 개시하고 있는데, 유전체 계수가 높은 바륨 티타늄을 사용하여 혼합식 분말로 변형하여 유전체 재료가 되게 하였고, 재료의 양면을 산화알루미늄(aluminum oxide)과 칼슘 마그네슘 산화알루미늄 유리재료(calcium magnesium aluminosilicate)로 도포한 후, 스크린 인쇄방식을 이용하여 대칭형 니켈 전극층을 제작하였다. 다음으로 재료에 대한 소결 및 열균압 처리를 진행하여 고밀도 박층화의 표면적이 증가된 에너지 저장 구조를 생성하였다.
그러나 상기 특허가 개시하고 있는 기술은 박막의 제조공정을 채택하여 사용하고 있기 때문에, 혼합 슬러리(Slurry)의 응력이 쉽게 제거되지 않아, 불순물, 미세 균열 및 기공의 생성 등은 극복하기 어려운 기술적 과제가 되었다. 또한 세라믹류의 유리 기판 재료를 기질(matrix)로 채택하여 사용하기 때문에, 간접적으로 유전체계수가 낮춰지고, 동시에 부적당한 제작공정으로 인해 생성된 열충격(thermal shock), 불순물(impurities), 기계응력(mechanical stress) 등의 요소를 처리하기가 어려워서, 유전체층 재료 내부에 미세 균열(internal crack) 등의 문제가 발생하게 된다. 그 밖에, 박막제조공정을 사용하여 저항 정압이 높지 않기 때문에, 저항 정압을 직렬로 적층시켜야 하는데, 만일 적층된 직렬구조 중 어느 하나라도 완전히 연결되지 못하거나 누전된다면 에너지 저장 장치는 실효되거나 또는 저항 정압이 하강하게 되고, 에너지 저장 장치에 대한 안전한 조작에 큰 위험 요소가 된다. 그밖에, 발명자는 고순도의 바륨 티타늄을 사용하여 재료를 변형시키고 재료를 박층화하는 소결제작공정을 진행함으로써 전체적인 전하 저장 능력을 높이고자 하였는데, 전술한 제작공정이 비록 상당한 정도로 에너지 저장 장치의 에너지밀도를 높일 수 있다 하더라도, 가장 바람직한 에너지 밀도의 상승이나 생성위험의 감소를 달성할 수 없다는 문제가 있다. 더욱이 전술한 문제점을 극복하는 것이 가장 큰 기술적 도전과제가 되고 있는데, 이로 인해 제작비용이 크게 상승할 수 있다.
캐나다의 특허공보 CA2598754호 및 CA2598787호에는 순수한 세라믹 재료 또는 세라믹 고분자 혼합 재료를 사용하여 유전체층을 형성하고, 알루미늄 또는 알루미늄 합금으로 전극층을 형성하되, 내부전극(internal electrode) 제작시, 외부전극(external electrode)과는 서로 연접되지 않은 유동전극(floating electrode)을 추가하여, 적층식으로 에너지 저장 장치의 구조를 제작하는 기술이 개시되어 있다. 여기서 표면적이 높은 유동전극이 외부전극과 서로 연결되지 않는데, 실제로는 허상전극이기 때문에 편극전하를 인출하지 못하게 되어, 실질적으로 고용량 커패시터를 제작할 수 없게 된다. 그밖에, 세라믹 고분자 혼합물의 입자크기, 분산처리기술, 유전체 특성의 영향 및 밀도의 영향은 모두 제작 과정에 있어서 해결해야 할 큰 도전과제가 되고 있고, 또한 고분자재료는 온도의 변화에 매우 민감하기 때문에, 재료의 밀도와 전극 간격에 영향을 미칠 수 있다. 즉 온도의 상승은 전체 모듈의 체적을 팽창시켜, 정전 용량을 현저하게 감소시키게 되고, 에너지 저장 효율에 영향을 미치게 되며, 부유전극의 분산을 쉽게 제어할 수 없기 때문에, 쉽게 단락될 수 될 수 있는데 이는 제작과정 상에서 해결해야할 큰 과제가 되었다.
US 7033406 US 7466536 CA 2598754 CA 2598787
본 발명의 주요 목적은 정전 용량이 크고 에너지 밀도가 높은 고체 초고용량 커패시터 및 그 제작방법을 제공하는 것이다.
전술한 종래 기술의 문제점을 해결하기 위하여 본 발명이 제공하는 고체 초고용량 커패시터는 제 1 나노와이어 번들 전극, 제 2 나노와이어 번들 전극 및 유전체 재료를 포함하여 구성된다. 제 1 나노와이어 번들 전극은 제 1 전극과 제 1 나노와이어 번들을 구비하되, 상기 제 1 나노와이어 번들은 상기 제 1 전극으로부터 수직으로 연장 형성되고, 상호 간격이 형성된 다수 가닥의 제 1 나노와이어를 포함한다. 제 2 나노와이어 번들 전극은 제 2 전극과 제 2 나노와이어 번들을 구비하되, 상기 제 2 전극은 상기 제 1 전극과 평행하게 형성되고, 상기 제 2 나노와이어 번들은 상기 제 2 전극으로부터 수직으로 연장 형성되며, 상기 제 1 나노와이어 번들과 이격되되, 상호 간격이 형성된 다수 가닥의 제 2 나노와이어를 포함한다. 유전체 재료는 상기 제 1 나노와이어 번들 전극과 제 2 나노와이어 번들 전극을 구성하는 나노와이어 사이의 간격 및 상기 두 개의 나노와이어 번들 전극 사이의 간격에 형성된다.
본 발명의 실시예에서, 상기 제 1 전극과 제 2 전극은 동일 평면 또는 다른 평면상에 형성될 수 있다.
본 발명이 제공하는 고체 초고용량 커패시터의 제작방법은 다음 단계를 포함하여 구성된다: (a) 기판의 표면에 제 1 전극, 제 2 전극 및 다수 개의 나노홀을 형성하되, 상기 제 1 전극과 제 2 전극에 접착제를 도포하는 단계; (b) 전극재료로 상기 다수 개의 나노홀 내부를 충진시켜서, 서로 이격된 제 1 나노와이어 번들과 제 2 나노와이어 번들을 형성하되, 상기 제 1 나노와이어 번들은 다수 가닥의 제 1 나노와이어를 구비하여 상기 제 1 전극과 전기적으로 연결되도록 함으로써 제 1 나노와이어 번들 전극을 형성하도록 하며, 상기 제 2 나노와이어 번들은 다수 가닥의 제 2 나노와이어를 구비하여 상기 제 2 전극과 전기적으로 연결되도록 함으로써, 제 2 나노와이어 번들 전극을 형성하는 단계; (c) 상기 기판을 제거하는 단계; 및 (d) 유전체 재료를 사용하여 상기 다수 가닥의 제 1 나노와이어 사이의 간격, 상기 다수 가닥의 제 2 나노와이어 사이의 간격 및 상기 제 1 나노와이어 번들 전극과 제 2 나노와이어 번들 전극 사이의 간격에 충진하는 단계.
본 발명의 실시예에서, 상기 제 1 전극과 제 2 전극은 각각 상기 기판의 상부 표면과 하부 표면에 형성되거나, 또는 상기 기판의 상부 표면 또는 하부 표면 중 어느 하나의 동일 표면에 형성될 수 있다.
종래 기술에 따른 커패시터와 비교하여, 본 발명에 따른 고체 초고용량 커패시터는 고출력 밀도 및 고에너지 밀도의 특성을 구비하고 있으며, 그 압력값은 두 개의 나노와이어 번들 전극 사이의 간격 두께에 의해 결정된다. 각종 전압에 사용되는 직류전원은 교류설비와 함께 장착되어 사용될 수 있다.
유전체층은 직접 반응하여 적층 생성되어 기타 다른 가공공정을 진행할 필요가 없기 때문에, 기타 다른 오염이 생성되지 않으며, 경화(또는 굽기, 소결) 후에, 유전체 계수가 상당히 높은 고순도 및 고밀도의 유전체층이 형성된다. 또한 상기 전극의 표면은 나노와이어 번들으로 형성되기 때문에, 표면적이 상당히 넓은 전극이 형성되고, 고체 초고용량 커패시터의 용량을 효과적으로 높일 수 있다.
도 1은 본 발명에 따른 고체 초고용량 커패시터의 제 1 실시예를 보여주는 입체도이다.
도 2a는 기판의 평면도이다.
도 2b는 기판의 단면도이다.
도 3a는 기판에 형성된 전극 도안의 평면도이다.
도 3b는 기판에 형성된 전극 도안의 단면도이다.
도 4a는 나노홀을 형성하고 접착제를 도포한 모습을 보여주는 평면도이다.
도 4b는 나노홀을 형성하고 접착제를 도포한 모습을 보여주는 단면도이다.
도 5a는 나노와이어 번들을 형성한 후 기판을 제거한 모습을 보여주는 평면도이다.
도 5b는 나노와이어 번들을 형성한 후 기판을 제거한 모습을 보여주는 단면도이다.
도 6a는 유전체 재료로 충진된 틈새를 보여주는 평면도이다.
도 6b는 유전체 재료로 충진된 틈새를 보여주는 단면도 및 나노와이어 번들의 확대도이다.
도 7a는 접착제를 제거한 모습을 보여주는 평면도이다.
도 7b는 접착제를 제거한 모습을 보여주는 단면도이다.
도 8은 본 발명에 따른 고체 초고용량 커패시터의 제 2 실시예를 보여주는 입체도이다.
본 발명은 고체 초고용량 커패시터에 관한 것으로, 나노와이어 번들을 이용하여 전극 표면적을 증가시키고, 직접 반응 적층시켜 고순도의 유전체 재료를 형성함으로써, 상기 재료가 높은 유전체 계수를 갖는 고체 초고용량 커패시터를 얻을 수 있게 된다. 이하에서는 본 발명의 목적, 특징 및 장점을 쉽게 이해할 수 있도록 구체적인 실시예와 첨부된 도면을 참조하여 자세하게 설명하도록 하겠다. 여기서 본 발명의 실시예는 예로서 든 것에 불과한 하며, 따라서 본 발명의 권리범위를 제한하기 위해 사용되어서는 아니될 것이다.
도 1은 본 발명에 따른 고체 초고용량 커패시터의 제 1 실시예를 보여주는 입체도인데, 이를 참조한다. 고체 초고용량 커패시터는 제 1 나노와이어 번들 전극(11), 제 2 나노와이어 번들 전극(12) 및 유전체 재료(13)을 포함하여 구성된다.
제 1 나노와이어 번들 전극(11)은 제 1 전극(111)과 제 1 나노와이어 번들(112)으로 구성되는데, 여기서 제 1 나노와이어 번들(112)은 제 1 전극(111)으로부터 수직으로 연장 형성된 것으로, 상호 간격이 형성된 다수 가닥의 제 1 나노와이어를 포함한다. 제 2 나노와이어 번들 전극(12)은 제 2 전극(121)과 제 2 나노와이어 번들(122)으로 구성된다. 여기서, 제 2 나노와이어 번들(122)은 제 2 전극(121)으로부터 수직으로 연장 형성된 것으로, 상기 제 1 나노와이어 번들(112)과 이격되되, 상호 간격이 형성된 다수 가닥의 제 2 나노와이어를 포함한다.
제 2 전극(121)은 상기 제 1 전극(111)과 평행하게 형성되고, 본 발명의 실시예에 의할 경우 제 1 전극(111)과 제 2 전극(121)은 동일 평면상에 형성되거나, 또는 다른 평면상에 형성될 수도 있다. 제 1 전극(111)과 제 2 전극(121)이 동일 평면상에 형성될 경우, 제 1 나노와이어 번들(112)과 제 2 나노와이어 번들(122)은 각각 제 1 전극(111)과 제 2 전극(121)을 향해 연장 형성된다.
유전체 재료(13)는 상기 다수 가닥의 제 1 나노와이어 사이의 간격, 상기 다수 가닥의 제 2 나노와이어 사이의 간격 및 상기 제 1 나노와이어 번들 전극(11)과 제 2 나노와이어 번들 전극(12) 사이의 간격(16)에 형성된다. 유전체 재료(13)는 제품이 요구하는 특성에 따라 각기 다른 유전체 재료를 채택하여 사용할 수 있는데, 본 발명의 실시예에서는 유전체 재료로 바륨 티나늄(Barium titanium)을 사용하였다.
본 발명은 고체 초고용량 커패시터의 제작방법을 개시하고 있는데, 상기 제작방법은 다음 단계를 포함한다:
도 2a는 기판의 평면도, 도 2b는 기판의 단면도, 도 3a는 기판에 형성된 전극 도안의 평면도, 도 3b는 기판에 형성된 전극 도안의 단면도, 도 4a는 나노홀을 형성하고 접착제를 도포한 모습을 보여주는 평면도, 도 4b는 나노홀을 형성하고 접착제를 도포한 모습을 보여주는 단면도인데, 상기 도 2a 내지 도 4b를 참조한다. 여기서, 단면도는 AA 절개선에 따른 단면도이다. 우선, 기판(100)의 표면에 제 1 전극(111), 제 2 전극(121) 및 다수 개의 나노홀(15)을 형성하되, 상기 제 1 전극(111)과 제 2 전극(121)에 접착제(14)를 도포한다. 그런데 여기서 강조되어야 할 것은, 형성 순서가 후속되는 제작 단계에 영향을 미치지 않는다는 것이다. 즉, 도 2a 내지 도 4b에 도시된 바와 같이, 기판(100)의 표면에 제 1 전극(111)과 제 2 전극(112)을 형성한 후, 나노홀(15)을 형성하고 접착제(14)를 도포할 수도 있고, 또는 우선 기판(100)의 표면에 나노홀(15)을 형성한 후에 제 1 전극(111)과 제 2 전극(121)을 형성하고 접착제(14)를 도포할 수도 있다. 그 밖에, 나노홀(15)의 형성방식으로는 여러 가지 방법이 선택되어 사용될 수 있는데, 예를 들어 기판(100)을 전해질에 담그고 양극처리를 진행함으로써 기판(100) 표면에 나노홀(15)을 형성할 수 있다.
도 5a는 나노와이어 번들을 형성한 후 기판을 제거한 모습을 보여주는 평면도, 도 5b는 나노와이어 번들을 형성한 후 기판을 제거한 모습을 보여주는 단면도, 도 6a는 유전체 재료로 충진된 틈새를 보여주는 평면도, 도 6b는 유전체 재료로 충진된 틈새를 보여주는 단면도 및 나노와이어 번들의 확대도인데, 이들을 참조한다. 다음으로, 전극재료를 상기 다수 개의 나노홀(15) 내부에 충진시켜서, 서로 이격된 제 1 나노와이어 번들(112)과 제 2 나노와이어 번들(122)을 형성하되, 상기 제 1 나노와이어 번들(112)이 상기 제 1 전극(111)과 전기적으로 연결되도록 하여 제 1 나노와이어 번들 전극(11)을 형성하고, 상기 제 2 나노와이어 번들(122)이 상기 제 2 전극(121)과 전기적으로 연결되도록 하여 제 2 나노와이어 번들 전극(12)을 형성한다. 제 1 나노와이어 번들(112)과 제 2 나노와이어 번들(122)이 형성된 후, 기판(100)을 제거한다. 확대도를 통해 알 수 있는 바와 같이, 제 1 나노와이어 번들(112)은 다수 가닥의 제 1 나노와이어(1121a, 1121b, 1121c, 1121d)로 구성된 것이다. 비록 도면에서는 4 가닥의 제 1 나노와이어(1121a, 1121b, 1121c, 1121d)를 보여주고 있으나, 제 1 나노와이어(1121a, 1121b, 1121c, 1121d)의 개수가 본 발명의 기술원리에 영향을 미치는 것은 아니다. 제 2 나노와이어 번들(122) 역시 다수 가닥의 제 2 나노와이어로 구성된다. 본 실시예에 의할 경우, 기판(100)은 에칭(etching) 또는 용매 세척(dissolution)의 방식으로 제거된다.
다음으로, 유전체 재료(13)에 의해 상기 다수 가닥의 제 1 나노와이어(1121a, 1121b, 1121c, 1121d) 사이의 간격, 상기 다수 가닥의 제 2 나노와이어 사이의 간격 및 상기 제 1 나노와이어 번들 전극(11)과 제 2 나노와이어 번들 전극(12) 사이의 간격을 충진시킨다. 유전체 재료(13)는 유전체 특성을 생성할 수 있는 임의의 재료를 사용할 수 있는데, 예를 들어, 세라믹이 될 수 있고, 또는 중공 형상이라면 모두 유전체 재료(13)가 될 수 있다. 유전체 재료(13)의 일부를 충진시킨 후 경화 과정을 진행시켜야 한다. 예를 들어, 유전체 재료(13)로서 세라믹 재료를 사용할 경우 소결, 경화 및 굽기 중 어느 하나의 방식을 이용할 수 있는데, 이들 과정은 종래 기술에서 일반적으로 사용되어 왔기 때문에 여기에서의 자세한 설명은 생략하도록 한다.
도 7a는 접착제를 제거한 모습을 보여주는 평면도, 도 7B는 접착제를 제거한 모습을 보여주는 단면도인데, 상기 도 7a 및 도 7b를 참조한다. 어떠한 종류의 유전체 재료(13)를 사용하더라도, 적당한 방법으로 경화시킬 필요가 있다. 접착제(14)를 제거하여, 본 발명에 따른 고체 초고용량 커패시터를 완성한다. 접착제(14)를 제거하는 방법은 여러 가지 방법이 선택될 수 있는데, 예를 들어, 유전체 재료(13)로서 세라믹 재료를 사용할 경우 소결 성형시 접착제(14)를 동시에 제거한다.
본 발명의 고체 초고용량 커패시터는 동일한 방향으로 다수 개를 적층시켜 전기적으로 병렬 연접시킴으로써, 다양한 크기의 정전 용량을 갖는 고체 초고용량 커패시터를 형성할 수 있다.
그 밖에, 본 발명의 고체 초고용량 커패시터는 제 1 나노와이어 번들 전극(11)과 제 2 나노와이어 번들 전극(12) 사이의 간격(16) 두께를 조정하여, 전체 고체 초고용량 커패시터의 전압을 변화시킬 수 있다.
도 8은 본 발명에 따른 고체 초고용량 커패시터의 제 2 실시예를 보여주는 입체도이데, 이를 참조한다. 본 발명에 따른 고체 초고용량 커패시터를 제작할 때, 제 1 나노와이어 번들 전극(21)과 제 2 나노와이어 번들 전극(22)을 톱날이나 포크 형상 등과 같은 다양한 특수 형상으로 형성할 수 있는데, 단지 제 1 나노와이어 번들(212)과 제 2 나노와이어 번들(222)이 각각 전기적으로 제 1 전극(211) 및 제 2 전극(221)과 전기적으로 연결되되 서로 간격을 유지하도록 하며 유전체 재료(23)로 그 간격을 충진시킬 수 있게 하면 된다.
그 밖에, 본 발명은 또 다른 고체 초고용량 커패시티의 제작방법을 개시하고 있는데, 전술한 제작방법과 다른 점은, 제 1 나노와이어 번들 전극(11)과 제 2 나노와이어 번들 전극(12)을 형성한 후, 기판(100)에 대하여 유전체 처리를 진행하여 유전체 재료(13)를 형성한다는 것이다. 여기서, 전술한 유전체 처리는 소결, 경화 및 굽기 중 적어도 어느 하나의 방식을 포함할 수 있다. 그 밖에, 기판(100)에 대하여 유전체 처리를 진행하기 전에, 먼저 기판(100)과 적어도 하나 이상의 금속용액을 혼합시켜 퇴적시킨다.
예를 들어, 기판(100)은 이산화티타늄(TiO2) 재질을 사용하고, 제 1 나노와이어 번들 전극(11)과 제 2 나노와이어 번들 전극(12)을 형성한 후, 우선 기판(100)을 수산화바륨(Ba(OH)2)에 담가 혼합 적층시킨다. 수산화바륨 용액 중 바륨 이온이 기판(100)의 나노홀(15)에 진입한 후, 다시 기판(100)에 대하여 소결, 경화 또는 굽기 중 적어도 어느 하나를 진행하여 기판(100)의 재질이 이산화티타늄에서 티탄산바륨(BaTiO3)으로 변화되도록 한다. 티탄산바륨(BaTiO3)은 아주 훌륭한 유전체 재료이다.
전술한 내용을 종합하여 보면, 본 발명에 따른 고체 초고용량 커패시티의 전극은 나노와이어 번들과 연결되는데, 나노와이어 번들은 비교적 큰 표면적을 구비한다. 커패시터의 정전 용량은 전극면적 및 유전체 상수와 정비례 관계에 있고, 전극 사이의 간격과는 반비례 관계에 있기 때문에, 전극 면적을 넓히고 높은 유전체 상수를 갖는 세라믹 유전체층을 사용하면 효과적으로 정전 용량을 증가시킬 수 있게 된다. 제 1 나노와이어 번들 전극과 제 2 나노와이어 번들 전극 사이의 간격(16) 두께를 조정하여, 전체 고체 초고용량 커패시터의 전압을 변화시킬 수 있다. 그 밖에, 본 발명의 고체 초고용량 커패시터를 병렬 방식으로 적층시켜, 필요로 하는 크기의 정전 용량을 갖게 함으로써, 고전압 및 고에너지 밀도 규격에 대한 소비자의 수요를 만족시킬 수 있다.
상술한 실시예는 본 발명의 기술적 특징을 설명하기 위하여 예로서 든 실시태양에 불과한 것으로, 청구범위에 기재된 본 발명의 보호범위를 제한하기 위하여 사용되는 것이 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 본 발명의 정신과 범위를 벗어나지 않는 범위 내에서 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해해야 한다. 따라서 본 발명의 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 기판
11 : 제 1 나노와이어 번들 전극
111 : 제 1 전극 112 : 제 1 나노와이어 번들
1121a, 1121b, 1121c, 1121d : 제 1 나노와이어
12 : 제 2 나노와이어 번들 전극 121 : 제 2 전극
122 : 제 2 나노와이어 번들 13 : 유전체 재료
14 : 접착제 15 : 나노홀
16 : 간격
21 : 제 1 나노와이어 번들 전극
211 : 제 1 전극 212 : 제 1 나노와이어 번들
22 : 제 2 나노와이어 번들 전극 221 : 제 1 전극
222 : 제 1 나노와이어 번들 23 : 유전체 재료

Claims (7)

  1. 제 1 전극과 제 1 나노와이어 번들을 구비하되, 상기 제 1 나노와이어 번들은 상기 제 1 전극으로부터 수직으로 연장 형성되고, 상호 간격이 형성된 다수 가닥의 제 1 나노와이어를 포함하는 제 1 나노와이어 번들 전극;
    제 2 전극과 제 2 나노와이어 번들을 구비하되, 상기 제 2 전극은 상기 제 1 전극과 평행하게 형성되고, 상기 제 2 나노와이어 번들은 상기 제 2 전극으로부터 수직으로 연장 형성되며, 상기 제 1 나노와이어 번들과 이격되되 상호 간격이 형성된 다수 가닥의 제 2 나노와이어를 포함하는 제 2 나노와이어 번들 전극; 및
    상기 다수 가닥의 제 1 나노와이어 사이의 간격, 상기 다수 가닥의 제 2 나노와이어 사이의 간격 및 상기 제 1 나노와이어 번들 전극과 제 2 나노와이어 번들 전극 사이의 간격에 형성되는 유전체 재료를 포함하여 구성되는 것을 특징으로 하는 고체 초고용량 커패시터.
  2. (a) 기판의 표면에 제 1 전극, 제 2 전극 및 다수 개의 나노홀을 형성하되, 상기 제 1 전극과 제 2 전극에 접착제를 도포하는 단계;
    (b) 전극재료를 상기 다수 개의 나노홀 내부에 충진시켜서, 서로 이격된 제 1 나노와이어 번들과 제 2 나노와이어 번들을 형성하되, 상기 제 1 나노와이어 번들은 다수 가닥의 제 1 나노와이어를 구비하여 상기 제 1 전극과 전기적으로 연결되도록 함으로써 제 1 나노와이어 번들 전극을 형성하도록 하며, 상기 제 2 나노와이어 번들은 다수 가닥의 제 2 나노와이어를 구비하여 상기 제 2 전극과 전기적으로 연결되도록 함으로써 제 2 나노와이어 번들 전극을 형성하는 단계;
    (c) 상기 기판을 제거하는 단계; 및
    (d) 유전체 재료를 상기 다수 가닥의 제 1 나노와이어 사이의 간격, 상기 다수 가닥의 제 2 나노와이어 사이의 간격 및 상기 제 1 나노와이어 번들 전극과 제 2 나노와이어 번들 전극 사이의 간격에 충진하는 단계를 포함하여 구성되는 것을 특징으로 하는 고체 초고용량 커패시터의 제작방법.
  3. 청구항 2에 있어서, 상기 제 1 전극과 제 2 전극은 각각 상기 기판의 상부 표면과 하부 표면에 형성되는, 고체 초고용량 커패시터의 제작방법.
  4. 청구항 2에 있어서, 상기 제 1 전극과 제 2 전극은 상기 기판의 동일 표면에 형성되는, 고체 초고용량 커패시터의 제작방법.
  5. (a) 기판의 표면에 제 1 전극, 제 2 전극 및 다수 개의 나노홀을 형성하되, 상기 제 1 전극과 제 2 전극에 접착제를 도포하는 단계;
    (b) 전극재료를 상기 다수 개의 나노홀 내부에 충진시켜서, 서로 이격된 제 1 나노와이어 번들과 제 2 나노와이어 번들을 형성하되, 상기 제 1 나노와이어 번들은 다수 가닥의 제 1 나노와이어를 구비하여 상기 제 1 전극과 전기적으로 연결되도록 함으로써 제 1 나노와이어 번들 전극을 형성하도록 하며, 상기 제 2 나노와이어 번들은 다수 가닥의 제 2 나노와이어를 구비하여 상기 제 2 전극과 전기적으로 연결되도록 함으로써 제 2 나노와이어 번들 전극을 형성하는 단계; 및
    (c) 상기 기판에 대하여 유전체 처리를 진행하여 유전체 재료를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 고체 초고용량 커패시터의 제작방법.
  6. 청구항 5에 있어서, 상기 유전체 처리는 소결, 경화 및 굽기 중 적어도 어느 하나를 포함하는 고체 초고용량 커패시터의 제작방법.
  7. 청구항 5에 있어서, (c) 단계 전에, 상기 기판에 적어도 하나 이상의 금속용액을 혼합시켜 퇴적시키는 단계를 더 포함하는 고체 초고용량 커패시터의 제작방법.
KR1020110114249A 2010-11-19 2011-11-04 고체 초고용량 커패시터 및 그 제작방법 KR20120054515A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW099139919 2010-11-19
TW099139919A TW201222589A (en) 2010-11-19 2010-11-19 Solid-state super capacitor and manufacturing method thereof

Publications (1)

Publication Number Publication Date
KR20120054515A true KR20120054515A (ko) 2012-05-30

Family

ID=46064200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110114249A KR20120054515A (ko) 2010-11-19 2011-11-04 고체 초고용량 커패시터 및 그 제작방법

Country Status (4)

Country Link
US (1) US20120127630A1 (ko)
KR (1) KR20120054515A (ko)
CN (1) CN102543452A (ko)
TW (1) TW201222589A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003031A (ko) * 2017-06-30 2019-01-09 삼성전기주식회사 커패시터 부품

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI475583B (zh) * 2014-05-02 2015-03-01 Univ Nat United 一種奈米金屬線固態電容器結構與製造方法
US9755013B2 (en) 2015-04-22 2017-09-05 Globalfoundries Inc. High density capacitor structure and method
CN106128778B (zh) * 2016-07-26 2018-05-15 胡英 一种全固态超级电容器及其制备方法
CN111952080B (zh) * 2019-05-17 2022-08-16 清华大学 可原位充电的储能装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003031A (ko) * 2017-06-30 2019-01-09 삼성전기주식회사 커패시터 부품

Also Published As

Publication number Publication date
CN102543452A (zh) 2012-07-04
US20120127630A1 (en) 2012-05-24
TW201222589A (en) 2012-06-01

Similar Documents

Publication Publication Date Title
CN103700499B (zh) 片式层压电子元件、用于安装该元件的板及其封装单元
EP3143651B1 (en) Capacitor and method of production thereof
CN102568822B (zh) 多层陶瓷电容器及其制造方法
CN109585163B (zh) 电容器及其制造方法
KR101198004B1 (ko) 적층 세라믹 커패시터용 세라믹 페이스트 조성물, 이를 포함하는 적층 세라믹 커패시터 및 이들의 제조방법
KR20120054515A (ko) 고체 초고용량 커패시터 및 그 제작방법
KR102460748B1 (ko) 커패시터 부품
CN102543436B (zh) 多层陶瓷电容器和制造该多层陶瓷电容器的方法
JP2013098528A (ja) 積層セラミックキャパシタ
US11120944B2 (en) Ceramic electronic component including ceramic nanosheets having multimodal lateral size distribution and method of manufacturing the same and electronic device
CN108962599A (zh) 多层陶瓷电容器
CN110164694B (zh) 一种具有超高介电常数有机/无机铁电复合材料、其制备方法及应用
JP2012195555A (ja) 積層セラミックコンデンサー及びその製造方法
JP7026850B2 (ja) 真空又は気体による電気絶縁のための誘電性構造
KR101973438B1 (ko) 커패시터 부품
CN103632742B (zh) 用于内部电极的导电胶和使用该导电胶的多层陶瓷电子元件及其制造方法
US20230326673A1 (en) Multilayer electronic component
KR101141441B1 (ko) 적층 세라믹 전자부품용 세라믹 페이스트의 제조방법 및 이를 포함하는 적층 세라믹 전자부품의 제조방법
US10981833B2 (en) Multi-layered ceramic electronic component and method for manufacturing the same
TWI475583B (zh) 一種奈米金屬線固態電容器結構與製造方法
KR101208286B1 (ko) 세라믹 전자 부품용 다층 박막 필름 및 이의 제조방법
CN102938321A (zh) 一种大功率超级储能电源的制造方法
US9947485B2 (en) Three dimensional energy storage device, method of manufacturing same, and mobile electronic device containing same
US20150302993A1 (en) Multilayer ceramic capacitor using poling process for reduction of vibration
KR101222436B1 (ko) 얇고 다층인 고용량 필름콘덴서용 알루미늄 전극 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination