KR20190003031A - 커패시터 부품 - Google Patents
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Abstract
본 발명의 일 실시 형태는 기판과, 상기 기판 상에 형성된 제1 및 제2 전극과, 상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어와, 상기 금속 나노와이어의 표면에 형성된 유전체층 및 상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층을 포함하는 커패시터 부품을 제공한다.
Description
본 발명은 커패시터 부품에 관한 것이다.
커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다. 최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있으며, 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
이러한 경향에 따라 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있으며, 박막 커패시터는 박막 (Thin Film) 기술을 사용하여 박형의 커패시터를 구현할 수 있다는 장점이 있다. 또한, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다. 이러한 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로 박막 커패시터를 사용하기 위해서 LSC (Land-side Capacitor) 형태로 제작되고 있다.
한편, 한정된 공간에서 커패시터의 용량을 증가시키기 위하여 트렌치(trench) 타입의 커패시터가 개발되었으며, 이는 실리콘 기판에 트렌치를 형성한 후 커패시터 구조를 형성하는 방식이다. 이러한 트렌치 커패시터의 경우, 전극의 표면적을 증가시켜 용량을 증가시키기에 적합하지만 복잡한 반도체 공정 기술이 요구될 뿐만 아니라, 내전압 조건을 충족하는 유전체 두께를 고려하면 트렌치 내에 다수의 유전체를 형성하기 어려운 문제가 있어 초고용량을 구현하기도 쉽지 않은 실정이다.
본 발명의 목적 중 하나는 트렌치 타입 커패시터 대비 더욱 증가된 표면적의 기판을 활용하여 초고용량을 구현할 수 있으며, 나아가 반도체 공정을 이용하지 않고도 효율적으로 제조될 수 있는 커패시터 부품을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 실시 형태를 통하여 신규한 커패시터 부품을 제안하고자 하며, 구체적으로, 기판과, 상기 기판 상에 형성된 제1 및 제2 전극과, 상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어와, 상기 금속 나노와이어의 표면에 형성된 유전체층 및 상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층을 포함하는 형태이다.
일 실시 예에서, 상기 다수의 금속 나노와이어는 그물 구조를 가지면서 서로 연결된 형상일 수 있다.
일 실시 예에서, 상기 제1 및 제2 전극은 각각 상기 기판의 하면에도 형성될 수 있다.
일 실시 예에서, 상기 기판의 측면에 형성되어 상기 제1 및 제2 전극과 각각 연결된 제1 및 제2 도금층을 더 포함할 수 있다.
일 실시 예에서, 상기 유전체층은 상기 제1 전극의 표면을 커버하는 형태일 수 있다.
일 실시 예에서, 상기 도전층은 전도성 폴리머층을 포함할 수 있다.
일 실시 예에서, 상기 도전층은 상기 유전체층의 표면에 코팅된 금속층을 더 포함하며, 상기 전도성 폴리머층은 상기 금속층을 커버하는 형태일 수 있다.
일 실시 예에서, 상기 기판은 세라믹 기판일 수 있다.
일 실시 예에서, 상기 기판 상에 형성되어 상기 금속 나노와이어, 유전체층 및 도전층을 커버하는 절연층을 더 포함할 수 있다.
일 실시 예에서, 상기 금속 나노와이어는 Ag, Ni, Cu, Pt, Sn 및 Au 중 적어도 하나의 물질을 포함할 수 있다.
일 실시 예에서, 상기 유전체층은 알루미나, SiO2, Sn3N4, ZrO2, CaTiO3, SrTiO3 및 (Ba, Sr)TiO3 중 적어도 하나의 물질을 포함할 수 있다.
본 발명의 여러 효과 중 일 효과로서, 트렌치 타입 커패시터 대비 더욱 증가된 표면적의 기판을 활용하여 초고용량을 갖는 커패시터 부품을 구현할 수 있다. 또한, 이러한 커패시터 부품은 반도체 공정이나 소결 공정을 이용하지 않고도 효율적으로 제조될 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 단면도이다.
도 2 및 도 3은 도 1의 커패시터 부품에서 금속 나노와이어의 형태를 구체적으로 나타낸 것으로서 각각 단면도와 상부 평면도에 해당한다.
도 4 내지 10은 본 발명의 일 실시 형태에 따른 커패시터 부품의 제조 공정을 나타낸 것이다.
도 2 및 도 3은 도 1의 커패시터 부품에서 금속 나노와이어의 형태를 구체적으로 나타낸 것으로서 각각 단면도와 상부 평면도에 해당한다.
도 4 내지 10은 본 발명의 일 실시 형태에 따른 커패시터 부품의 제조 공정을 나타낸 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시형태에 따른 커패시터 부품을 개략적으로 나타낸 단면도이다. 도 2 및 도 3은 도 1의 커패시터 부품에서 금속 나노와이어의 형태를 구체적으로 나타낸 것으로서 각각 단면도와 상부 평면도에 해당한다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 기판(101), 제1 및 제2 전극(102a, 102b), 다수의 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 주요 구성 요소로 포함한다. 그리고 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 커버하도록 절연층(107)이 형성될 수 있으며, 기판(101)의 측면에는 제1 및 제2 전극(102a, 102b)과 각각 연결된 제1 및 제2 도금층(108a, 108b)이 형성될 수 있다.
기판(101)은 금속 나노와이어(103) 등을 지지할 수 있으며, 이러한 지지 기능을 수행할 수 있는 물질로 이루어질 수 있다. 일 예로서, 기판(101)은 세라믹, 폴리머, 금속 등으로 이루어질 수 있으며, 여기서 금속으로 기판(101)을 형성하는 경우에는 상면에 추가적인 절연층이 필요할 수 있을 것이다. 기판(101)으로 세라믹 기판을 사용하는 경우, 알루미나 기판이 대표적으로 사용될 수 있으며, 이 외에도 다른 세라믹 물질, 예컨대, BaTiO3(티탄산바륨)계나 티탄산스트론튬(SrTiO3)계 물질로 기판(101)이 형성될 수도 있다. 알루미나 등과 같은 세라믹 기판은 얇은 두께에서도 높은 강도를 가질 수 있으므로 커패시터 부품(100)의 특성 향상에 유리하다.
제1 및 제2 전극(102a, 102b)은 기판(101) 상면에 형성되며, 고 전도성 물질, 예컨대, Ag, Cu, Pt, Ni 등의 금속을 포함할 수 있다. 도 1에 도시된 형태와 같이, 제1 및 제2 전극(102a, 102b)은 기판(101)의 하면에도 형성될 수 있으며, 이에 따라 커패시터 부품(100)의 효과적인 실장 구조를 제공할 수 있다. 기판(101)의 상면과 하면에 형성된 부분을 연결하기 위하여 제1 및 제2 전극(102a, 102b)과 각각 접속된 제1 및 제2 도금층(108a, 108b)이 제공될 수 있다. 이를 위하여, 제1 및 제2 도금층(108a, 108b)은 기판(101)의 측면 외에도 기판(101) 상면과 하면을 커버하도록 형성될 수 있다. 또한, 제1 및 제2 도금층(108a, 108b)은 도 1에 도시된 형태와 같이 다층 구조를 가질 수 있으며, 예를 들어, Ni/Sn 등의 형태를 가질 수 있다. 한편, 상부에 금속 나노와이어(103)가 형성되는 제1 전극(102a)의 크기가 제2 전극(102b)보다 크게 형성될 수 있다.
도 2 및 도 3의 상세도를 참조하면, 기판(101) 상에 형성된 다수의 금속 나노와이어(103)는 제1 전극(102a)과 연결되어 커패시터의 일 전극부를 구성한다. 다수의 금속 나노와이어(103)는 기판(101) 상에 수직으로 배치되기 보다는 그물 구조를 가지면서 서로 연결된 형상을 가질 수 있으며, 이러한 그물 구조에 의하여 다수의 포어를 갖는 다공성 구조를 얻을 수 있다. 본 실시 형태에서 제안하는 다공성의 금속 나노와이어(103) 연결 구조는 넓은 표면적을 가지면서도 효과적으로 제조될 수 있는 나노와이어 구조의 커패시터를 구현하기에 적합한 형태이다. 금속 나노와이어(103)는 후술할 바와 같이 나노와이어 페이스트를 이용하여 형성될 수 있으며, 나노와이어는 예를 들어, Ag, Ni, Cu, Pt, Sn, Au 등을 물질을 적어도 하나 포함할 수 있다.
유전체층(104)은 금속 나노와이어(103)의 표면에 형성되며, 일 예로서 원자층 증착(ALD) 방식으로 효과적으로 형성될 수 있다. 다만, 원자층 증착 외에도 다공성 구조의 포어에 코팅 가능한 다른 방법을 사용할 수도 있을 것이다. 또한, 도 2에 도시된 형태와 같이 유전체층(104)은 제1 전극(102a)의 표면을 커버할 수 있다. 제1 전극(102a)의 표면이 유전체층(104)으로 커버됨에 따라 제1 전극(102a)과 도전층(104, 105)이 접촉하는 것을 효과적으로 방지할 수 있다.
한편, 유전체층(104)은 알루미나(Al2O3), SiO2, Sn3N4, ZrO2, CaTiO3, SrTiO3, (Ba, Sr)TiO3, BaTiO3 등의 물질로 형성될 수 있으며 하나 또는 복수의 물질로 이루어질 수 있다. 이 경우, 유전체층(104)을 복수의 물질로 형성함으로써 절연 특성을 높일 수 있다. 또한, 유전체층(104)이 높은 표면적은 갖는 금속 나노와이어(103)의 표면에 형성되므로 상유전체 물질을 사용하기에 적합하며 이에 따라 DC 바이어스나 온도 특성이 향상될 수 있다.
도전층(105, 106)은 제2 전극(102b)과 연결되어 커패시터의 타 전극을 구성한다. 이 경우, 도전층(105, 106)은 유전체층(104)의 표면에 코팅된 금속층(105)과 이를 커버하는 전도성 폴리머층(106)를 포함할 수 있다. 금속층(105)은 원자층 증착이나 기상 증착 등의 공정으로 형성될 수 있으며, 예컨대, TiN와 같은 물질로 형성될 수 있다. 금속층(105) 상에 형성된 전도성 폴리머층(106)은 높은 전기 전도성을 가지면서도 커패시터 부품(100)의 구조적 안정성을 향상시킬 수 있다. 예컨대, 폴리머층(106)은 수지 베이스 내에 도전성 필러가 분산된 구조를 가질 수 있다.
한편, 본 실시 형태에서는 금속층(105)과 전도성 폴리머층(106)의 다층 전극 구조가 제2 전극(102b)과 연결된 예를 나타내고 있지만, 단일 전극 구조도 사용될 수 있다. 예컨대, 도전층은 전도성 폴리머층(106)만을 포함할 수 있으며, 반대로 금속층(105)만을 포함할 수도 있다.
절연층(107)은 기판(101) 상에 형성되어 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 커버하여 이들을 보호할 수 있으며, 산화물이나 폴리머 등의 물질을 도포하는 방식 등으로 구현될 수 있다.
한편, 앞선 실시 형태에서는 커패시터에 포함된 유전체층(104)이 하나만 존재하는 구조를 나타내고 있지만, 용량 조절 등의 목적으로 필요 시 유전체층(104)과 도전층(105, 106)의 개수는 늘어날 수 있을 것이다. 이 경우, 유전체층(104)과 도전층(105, 106)은 2회 이상 교대로 형성된 구조를 가질 수 있다.
이하, 상술한 구조를 갖는 커패시터 부품을 제조할 수 있는 공정의 일 예를 설명한다. 커패시터 부품의 구조적 특징들은 후술할 제조 공정의 설명으로부터 더욱 명확히 이해될 수 있을 것이다.
우선, 도 4에 도시된 형태와 같이, 기판(101)의 상면과 하면에 제1 및 제2 전극(102a, 102b)을 형성하며, 본 단계는 예컨대, 금속 물질을 증착, 페이스트 도포, 도금 등의 공정으로 형성한 후 적절한 패터닝 공정을 수행함으로써 구현될 수 있을 것이다.
이어서, 도 5 및 도 6에 도시된 형태와 같이, 금속 나노와이어 페이스트(130)를 기판(101) 상에 형성한 후 이를 열처리 하여 다수의 금속 나노와이어(103)가 결합된 다공성 구조를 형성한다. 금속 나노와이어 페이스트(130)는 금속 나노와이어와 바인더 등을 포함하며 저온 열처리로 탈 바인딩이 공정이 진행되면서 금속 나노와이어(103)는 서로 간에 그리고 제1 전극(102a) 등과 결합될 수 있다. 이 경우, 상술한 열처리 공정은 금속 나노와이어가 완전히 소결되지 않는 조건에서 진행되는 것이 바람직하다. 이와 같이, 본 실시 형태에서는 금속 나노와이어(103)의 결합 구조를 통하여 소결 공정을 거치지 않더라도 표면적이 넓은 다공성 구조를 얻을 수 있다.
다음으로, 도 7에 도시된 형태와 같이, 금속 나노와이어(103)와 제1 전극(102a)의 표면에 유전체층(104)을 형성하며 원자층 증착 등의 공정을 이용할 수 있다. 이어서, 도 8에 도시된 형태와 같이, TiN과 같은 고 전도성 물질을 이용하여 제2 전극(102b)과 연결되도록 금속층(105)을 형성한다. 금속층(105)은 증착법, 액상법, 스퍼터링 등 다양한 공정을 이용하여 형성될 수 있을 것이지만, 다공성 구조의 포어가 미세한 것을 고려하였을 때 원자층 증착을 사용할 경우 효과적으로 형성될 수 있다. 다만, 상술한 바와 같이 금속층(105) 형성 공정은 필요에 따라 실행되지 않을 수도 있다.
다음으로, 도 9에 도시된 형태와 같이, 금속층(105) 상에 전도성 폴리머층(106)을 형성한다. 상술한 바와 같이, 전도성 폴리머층(106)은 베이스 수지에 분산된 다수의 금속 필러를 포함할 수 있으며, 당 기술 분야에서 알려진 공정, 예컨대, 폴리머 페이스트를 도포한 후 경화하는 공정 등을 이용하여 얻어질 수 있다.
다음으로, 도 10에 도시된 형태와 같이, 금속 나노와이어(103), 유전체층(104) 및 도전층(105, 106)을 커버하도록 절연층(107)을 형성한다. 절연층(107)은 에폭시 수지 등의 폴리머를 도포하거나 몰딩하는 방법 등으로 형성될 수 있으며, 이와 달리, 산화막의 형태로 구현될 수도 있을 것이다. 이후, 제1 및 제2 도금층(108a, 108b)을 제1 및 제2 전극(102a, 102b)과 각각 접속되도록 형성하여 도 1에 도시된 커패시터 부품(100)을 얻을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터 부품
101: 기판
102a, 102b: 제1 및 제2 전극
103: 금속 나노와이어
104: 유전체층
105: 금속층
106: 전도성 폴리머층
107: 절연층
108a, 108b: 제1 및 제2 도금층
130: 금속 나노와이어 페이스트
101: 기판
102a, 102b: 제1 및 제2 전극
103: 금속 나노와이어
104: 유전체층
105: 금속층
106: 전도성 폴리머층
107: 절연층
108a, 108b: 제1 및 제2 도금층
130: 금속 나노와이어 페이스트
Claims (11)
- 기판;
상기 기판 상에 형성된 제1 및 제2 전극;
상기 기판 상에 형성되어 상기 제1 전극과 연결된 다수의 금속 나노와이어;
상기 금속 나노와이어의 표면에 형성된 유전체층; 및
상기 유전체층의 표면에 형성되어 상기 제2 전극과 연결된 도전층;
을 포함하는 커패시터 부품.
- 제1항에 있어서,
상기 다수의 금속 나노와이어는 그물 구조를 가지면서 서로 연결된 형상인 커패시터 부품.
- 제1항에 있어서,
상기 제1 및 제2 전극은 각각 상기 기판의 하면에도 형성된 커패시터 부품.
- 제3항에 있어서,
상기 기판의 측면에 형성되어 상기 제1 및 제2 전극과 각각 연결된 제1 및 제2 도금층을 더 포함하는 커패시터 부품.
- 제1항에 있어서,
상기 유전체층은 상기 제1 전극의 표면을 커버하는 형태인 커패시터 부품.
- 제1항에 있어서,
상기 도전층은 전도성 폴리머층을 포함하는 커패시터 부품.
- 제6항에 있어서,
상기 도전층은 상기 유전체층의 표면에 코팅된 금속층을 더 포함하며, 상기 전도성 폴리머층은 상기 금속층을 커버하는 형태인 커패시터 부품.
- 제1항에 있어서,
상기 기판은 세라믹 기판인 커패시터 부품.
- 제1항에 있어서,
상기 기판 상에 형성되어 상기 금속 나노와이어, 유전체층 및 도전층을 커버하는 절연층을 더 포함하는 커패시터 부품.
- 제1항에 있어서,
상기 금속 나노와이어는 Ag, Ni, Cu, Pt, Sn 및 Au 중 적어도 하나의 물질을 포함하는 커패시터 부품.
- 제1항에 있어서,
상기 유전체층은 알루미나, SiO2, Sn3N4, ZrO2, CaTiO3, SrTiO3 및 (Ba, Sr)TiO3 중 적어도 하나의 물질을 포함하는 커패시터 부품.
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Applications Claiming Priority (1)
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| KR (1) | KR101994753B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100111160A (ko) * | 2009-04-06 | 2010-10-14 | 삼성전자주식회사 | 전기 에너지 발생 장치 및 그 제조 방법 |
| KR20120054515A (ko) * | 2010-11-19 | 2012-05-30 | 델리지우 인더스트리 앤 시스템스 컴퍼니 리미티드 | 고체 초고용량 커패시터 및 그 제작방법 |
| KR20140143764A (ko) * | 2012-03-29 | 2014-12-17 | 아토테크더치랜드게엠베하 | 유전체 기판과 금속 층 사이에 접착을 증진시키는 방법 |
| KR20150030450A (ko) * | 2013-09-12 | 2015-03-20 | 삼성전기주식회사 | 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터 실장 기판 |
-
2017
- 2017-06-30 KR KR1020170083463A patent/KR101994753B1/ko active IP Right Grant
Patent Citations (4)
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| Publication number | Publication date |
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