KR20230095214A - 세라믹 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 세라믹 커패시터 및 그 제조방법에 관한 것으로, 복수의 유전체층과, 내부전극을 포함하고, 내부전극의 일부분이 두껍게 형성된 세라믹 본체와, 세라믹 본체의 길이 방향에서 마주보는 양단면 각각에 배치되고, 내부전극과 접속되는 외부전극을 포함하는 세라믹 커패시터 및 그 제조방법을 제공한다. 본 발명은 내부전극의 전극부 상에서 외부전극과의 접속 부위에 배치되어 내부전극의 두께를 부분적으로 증가시키는 보강부를 포함한다.
Description
본 발명은 세라믹 커패시터 및 그 제조방법에 관한 것으로, 전자기기에 적용되는 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
커패시터(Capacitor)는 전압이 일정하게 유지되어야 하는 부품이 있을 때 전기를 저장했다가 부품이 필요로 하는 만큼 전기를 균일하고 안정적으로 공급함으로써 해당 부품을 보호하는 용도로 사용하거나, 전자기기 안에서 노이즈를 제거하는 용도로 사용하거나, 직류와 교류가 섞여 있는 신호에서 교류 신호만 통과시키는 용도로 사용한다.
최근 전자기기의 소형 경량화, 디지털화, 고주파화에 따라 전극간 유전체로 세라믹을 여러 층으로 쌓은 적층 세라믹 커패시터(MLCC, Multilayer Chip Capacitor)가 많이 사용되고 있다. 적층 세라믹 커패시터는 능동소자와 수동소자로 구분되어 있는 전자회로에서 반도체, IC 등의 능동소자에 영향을 주는 노이즈를 제거하여 해당 전자기기가 잘 동작하도록 돕는다. 노이즈는 전자기기의 작동을 방해하는 신호를 의미한다.
도 8을 참조하면, 종래의 세라믹 커패시터(10)는 유전체(11), 제1 및 제2 내부전극(12a,12b) 및 외부전극(13)으로 구성된다. 제1 및 제2 내부전극(12a,12b)이 겹쳐지는 커패시터 영역(c)에서의 내부전극 층수는 총 20층이지만, 커패시터 영역(c)을 제외한 나머지 영역에서는 제1 내부전극(12a)들만 겹쳐지거나 제2 내부전극(12b)들만 겹쳐져 내부전극 층수가 총 10층이다. 이와 같이 커패시터 영역(c)에서의 내부전극 층수가 나머지 영역에서의 내부전극 층수보다 2배 더 많기 때문에 커패시터 영역(c)의 두께가 나머지 영역의 두께보다 더 두꺼워지는 변형이 발생한다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된 종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 정전 용량이 형성되는 커패시터 영역에서의 내부전극 층수가 더 많아 발생하는 유전체층의 변형을 방지할 수 있는 세라믹 커패시터 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 세라믹 커패시터는 복수의 유전체층과, 내부전극을 포함하고, 내부전극의 일부분이 두껍게 형성된 세라믹 본체와, 세라믹 본체의 길이 방향에서 마주보는 양단면 각각에 배치되고, 내부전극과 접속되는 외부전극을 포함하고, 내부전극은, 일단면이 외부전극에 접하도록 배치되고, 적층되는 방향으로 인접한 내부전극과 상호 대향하는 커패시터 영역을 형성하도록 길이 방향을 따라 길게 형성된 전극부와, 전극부 상에서 외부전극과의 접속 부위에 배치되어 내부전극의 두께를 부분적으로 증가시키는 보강부를 포함할 수 있다.
보강부는 전극부에서 커패시터 영역을 제외한 나머지 영역에 겹쳐지게 배치될 수 있다.
보강부의 두께는 전극부의 두께와 동일할 수 있다.
전극부와 보강부는 서로 동일한 금속 재료를 포함할 수 있다.
보강부는 전극부의 재료보다 높은 융점을 갖는 재료로 이루어질 수 있다.
보강부는 일측 끝단이 전극부의 일단면에 정렬되어 일단면과 수직으로 동일 선상에 위치할 수 있다.
보강부는 타측 끝단이 커패시터 영역의 경계까지 연장되게 형성될 수 있다.
보강부의 두께는 외부전극에서 멀어질수록 곡선 형태를 유지하면서 점차 얇아지게 형성될 수 있다.
한편, 본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법은 복수의 유전체층과 내부전극을 포함하고, 내부전극의 일부분이 두껍게 형성된 세라믹 본체를 제조하는 단계와, 세라믹 본체의 길이 방향에서 마주보는 양단면 각각에 배치되고, 내부전극과 접속되는 외부전극을 형성하는 단계를 포함하고, 세라믹 본체를 제조하는 단계에서, 내부전극은, 일단면이 외부전극에 접하도록 배치되고, 적층되는 방향으로 인접한 내부전극과 상호 대향하는 커패시터 영역을 형성하도록 길이 방향을 따라 길게 형성된 전극부와, 전극부 상에서 외부전극과의 접속 부위에 배치되어 내부전극의 두께를 부분적으로 증가시키는 보강부를 포함할 수 있다.
세라믹 본체를 제조하는 단계에서, 전극부는 세라믹 시트의 적어도 일면에 Ag 및 Ni 중 하나를 포함한 도전성 페이스트를 인쇄 또는 도포하여 형성한 것일 수 있다.
세라믹 본체를 제조하는 단계에서, 보강부는 전극부에서 커패시터 영역을 제외한 나머지 영역에 도전성 페이스트를 인쇄 또는 도포하여 형성한 것일 수 있다.
세라믹 본체를 제조하는 단계에서, 전극부의 도전성 페이스트 및 보강부의 도전성 페이스트는 서로 동일한 금속 재료를 포함할 수 있다.
세라믹 본체를 제조하는 단계에서, 보강부의 도전성 페이스트는 전극부의 도전성 페이스트보다 높은 융점을 갖는 재료로 이루어질 수 있다.
본 발명은 전극부에서 커패시터 영역을 제외한 나머지 영역에 보강부를 배치함으로써, 정전 용량에 영향을 주지 않으면서 내부전극에서 외부전극과 접속되는 부분의 두께를 부분적으로 증가시킬 수 있고, 외부전극과의 접속 상태를 안정적으로 유지시키면서 전기 저항 값을 작게 할 수 있다.
또한, 본 발명은 전극부와 외부전극의 접속 부위에 보강부를 형성함으로써 세라믹 본체에서 내부전극의 층수가 영역 별로 다른 것에 따른 두께 차이를 상쇄시키고 변형을 방지할 수 있다.
또한, 본 발명은 내부전극의 보강부가 전극부의 재료보다 높은 융점을 갖는 재료로 이루어짐으로써, 보강부의 소결 온도가 전극부보다 더 높아져 소결 시 수축이 덜 이루어지고, 유전체층과 내부전극의 소결 수축 거동의 차이로 인해 발생하는 간극이 감소하여 내부전극과 외부전극 사이의 접속 상태가 안정적으로 유지될 수 있다.
또한, 본 발명은 보강부가 내부전극에서 커패시터 영역에 해당하는 부분을 제외한 나머지 부분을 모두 덮도록 배치됨으로써, 보강부에 의해 두께가 증가하는 부분의 면적을 최대한 넓게 하여 전기 저항 감소 효과를 높일 수 있고, 적층 방향으로 인접한 전극부와 보강부 사이에서의 단차를 보강할 수 있다.
또한, 본 발명은 보강부가 곡선 형태를 유지하면서 점차 얇아지게 형성됨으로써, 응력이 집중되는 모서리 부분을 없애 균열이 발생할 가능성을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 의한 세라믹 커패시터를 보인 사시도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 도 2의 일부를 확대한 단면도이다.
도 4는 도 1의 B-B'선에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 세라믹 커패시터의 일부를 확대한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 의한 세라믹 커패시터의 일부를 확대한 단면도이다.
도 7은 본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법을 보인 흐름도이다.
도 8은 종래 기술에 의한 세라믹 커패시터를 보인 단면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 도 2의 일부를 확대한 단면도이다.
도 4는 도 1의 B-B'선에 따른 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 세라믹 커패시터의 일부를 확대한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 의한 세라믹 커패시터의 일부를 확대한 단면도이다.
도 7은 본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법을 보인 흐름도이다.
도 8은 종래 기술에 의한 세라믹 커패시터를 보인 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 의한 세라믹 커패시터를 보인 사시도이고, 도 2는 도 1의 A-A'선에 따른 단면도이며, 도 3은 도 2의 일부를 확대한 단면도이고, 도 4는 도 1의 B-B'선에 따른 단면도이며, 도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 일 실시예에 따른 세라믹 커패시터(1)는 세라믹 본체(100)와 외부전극(200)을 포함하여 구성될 수 있다.
세라믹 본체(100)는 유전체층(110)과, 유전체층(110)을 사이에 두고 번갈아 적층되는 내부전극(120)을 포함할 수 있다. 이러한 세라믹 본체(100)는 유전체 재료로 제작한 세라믹 시트 상에 내부전극(120)을 형성하고, 내부전극(120)이 형성된 세라믹 시트를 적층하고, 압착 및 소성하여 제조된 것으로서, 인접하는 각각의 유전체층(110)들은 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
세라믹 본체(100)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 본 발명의 실시예들을 명확하게 설명하기 위한 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 세라믹 본체(100)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
세라믹 본체(100)에서 상면(101) 및 하면(102)은 유전체층(110)의 적층 방향, 즉 두께 방향(T)으로 서로 마주하도록 배치되고, 제1 단면(103) 및 제2 단면(104)은 길이 방향(L)으로 서로 마주하도록 배치되며, 제1 측면(105) 및 제2 측면(106)은 폭 방향(W)으로 서로 마주하도록 배치될 수 있다.
유전체층(110)을 이루는 재료는 유전율이 큰 티탄산바륨(BaTiO3)계 세라믹일 수 있다. 이외에도 유전체층(110)을 형성하는 유전체 재료는 (Ca, Zr)(Sr, Ti)O3를 사용하거나 추가로 포함할 수 있다. 그러나 정전 용량은 유전체의 유전율에 비례하므로 유전율이 큰 유전체 재료인 BaTiO3를 사용하는 것이 바람직하다.
내부전극(120)은 유전체층(110)을 사이에 두고 대향하여 중첩된 제1 내부전극(120a) 및 제2 내부전극(120b)을 포함하고, 제1 및 제2 내부전극(120a,120b) 각각은 전극부(121) 상에서 외부전극(200)의 접속 부위에 배치된 보강부(122)로 인해 일부분의 두께가 더 두껍게 형성될 수 있다. 이러한 전극부(121) 및 보강부(122)에 대해서는 도 3 및 도 4를 참조하여 자세히 후술하기로 한다.
제1 및 제2 내부전극(120a,120b)은 서로 다른 극성을 갖는 전극으로서, 세라믹 본체(100)의 두께 방향으로 연속하여 적층될 수 있다. 내부전극(120a,120b)은 유전체 재료로 제작한 세라믹 시트의 적어도 일면에 내부전극(120a,120b) 재료가 인쇄 또는 도포되어 형성될 수 있다. 일례로, 제1 및 제2 내부전극(120a,120b)은 세라믹 시트의 적어도 일면에 Cu, Ag, Pd, Pt, Au 및 Ni 및 중 적어도 하나를 포함한 도전성 페이스트가 인쇄 또는 도포되어 형성될 수 있다. 바람직하게는, 제1 및 제2 내부전극(120a,120b)은 높은 온도에서 견딜 수 있는 재료인 Ag 및 Ni 중 하나를 포함한 도전성 페이스트가 인쇄 또는 도포되어 형성될 수 있다.
또한, 세라믹 시트는 유전체 재료 파우더와 첨가 재료 등을 균일하게 혼합하여 슬러리를 만든 다음 필름 위에 슬러리를 균일하게 코팅하는 성형 공정으로 제조될 수 있다.
도 2에 도시된 바와 같이, 제1 및 제2 내부전극(120a,120b)은 세라믹 본체(100) 내에서 유전체층(110)을 사이에 두고 제1 단면(103) 및 제2 단면(104)을 통해 번갈아 노출되도록 배치될 수 있다. 여기서, 제1 및 제2 내부전극(120a,120b)은 중간에 배치된 유전체층(110)에 의해 서로 전기적으로 절연되며, 적층되는 방향으로 인접한 내부전극과 상호 대향하는 영역인 커패시터 영역(c)을 형성할 수 있다. 이러한 커패시터 영역(c)은 정전 용량을 형성하는 부분으로, 정전 용량은 적층 방향(T)을 따라 서로 오버랩되는 제1 및 제2 내부전극(120a,120b)의 면적과 비례하게 된다.
세라믹 본체(100)는 두께 방향 단면에서 커패시터 영역(c)의 상부에 배치된 상부 유전체층(111)과, 커패시터 영역(c)의 하부에 배치된 하부 유전체층(112)을 포함할 수 있다. 이러한 상부 유전체층(111)과 하부 유전체층(112)은 제1 내부전극(120a)과 제2 내부전극(120b) 사이에 배치된 유전체층(110)과는 달리 내부전극 형성을 위한 도전성 페이스트가 도포되지 않은 적어도 하나의 세라믹 시트로 이루어질 수 있다.
외부전극(200)은 세라믹 본체(100)의 길이 방향에서 마주보는 양단면(103,104) 각각에 배치되고, 내부전극(120)과 접속될 수 있다. 여기서, 제1 단면(103)에 배치된 외부전극을 제1 외부전극(210), 제2 단면(104)에 배치된 외부전극을 제2 외부전극(220)이라고 정의하면, 제1 내부전극(120a)은 제1 외부전극(210)에 접속되고, 제2 내부전극(120b)은 제2 외부전극(220)에 접속될 수 있다.
외부전극(200)은 휠(wheel)을 이용해 도전성 페이스트를 제1 및 제2 단면(103,104) 각각과, 제1 및 제2 단면(103,104) 각각에 인접한 가장자리측 둘레면, 즉 상면(101), 하면(102), 제1 측면(105) 및 제2 측면(106)을 포함한 둘레면 일부에 직접 전사하여 형성된 것일 수 있다. 휠을 이용한 터미네이션(Termination) 방법은 탄성이 있는 휠을 이용하여 휠의 압력을 조절함으로써 도전성 페이스트가 얇거나 두껍게 전사될 수 있어 두께 조절이 용이하다는 장점이 있다.
비록 도시되지는 않았으나, 외부전극(200)은 복수의 층(미도시)으로 형성될 수도 있다. 일 예로, 제2 외부전극(200)을 형성하는 복수의 층은, 세라믹 본체(100)의 제1 단면(103) 및 제2 단면(104)을 통해 노출된 제1 및 제2 내부전극(120a,120b) 각각과 접하고 Cu를 포함한 제1 층과, Ag 에폭시를 포함한 제2 층과, Ni 또는 Sn을 포함하는 제3 층이 순차적으로 적층된 형태일 수 있다. 이때 제2 층에 포함된 Ag 에폭시는 전도성을 가지면서 유연성과 탄력성을 가진 물질이기 때문에 응력 변화가 큰 환경에서 충격 완화를 위한 쿠션 역할을 하여 크랙을 방지하는데 효과적이다.
도 3을 참조하면, 내부전극(120a,120b)은 전극부(121)와 보강부(122)를 포함하여 구성될 수 있다.
전극부(121)는 일단면이 외부전극(200)에 접하도록 배치되고, 세라믹 본체(100)의 길이 방향을 따라 길게 형성될 수 있다. 이러한 전극부(121)는 내부전극(120a,120b)들이 적층될 때 적층되는 방향으로 인접한 내부전극과 상호 대향하는 커패시터 영역(c)을 형성하고, 이때 커패시터의 정전 용량은 서로 오버랩되는 전극부(121)의 면적과 비례하게 된다.
전극부(121)는 높은 온도에서 견딜 수 있는 재료로 이루어질 수 있다. 일 예로, 전극부(121)는 Cu, Ag, Pd, Pt, Au 및 Ni 중 적어도 하나를 포함한 도전성 페이스트가 인쇄 또는 도포되어 형성될 수 있다. 바람직하게는, 전극부(121)는 높은 온도에서 견딜 수 있는 재료인 Ag 및 Ni 중 하나를 포함한 도전성 페이스트가 인쇄 또는 도포되어 형성될 수 있다.
보강부(122)는 전극부(121) 상에서 외부전극(200)과의 접속 부위에 배치되어 내부전극(120a,120b)의 두께를 부분적으로 증가시킬 수 있다.
보강부(122)는 일측 끝단이 전극부(121)의 일단면에 정렬되어 전극부(121)의 일단면과 수직으로 동일 선상에 위치할 수 있다. 또한, 보강부(122)는 전극부(121)에서 커패시터 영역(c)을 제외한 나머지 영역에 겹쳐지게 배치될 수 있다. 이러한 보강부(122)는 정전 용량에 영향을 주지 않으면서 내부전극(120a,120b)에서 외부전극(200)과 접속되는 부분의 두께를 부분적으로 증가시킬 수 있으므로 외부전극(200)과의 접속 상태를 안정적으로 유지시키면서 전기 저항 값을 작게 할 수 있다.
이와 더불어, 보강부(122)는 내부전극(120)의 층수가 영역 별로 다른 것에 의한 유전체층(110)의 변형을 감소시킬 수 있다. 도 8에 도시된 바와 같이, 종래의 세라믹 커패시터(10)는 제1 내부전극(12a)과 제2 내부전극(12b)이 겹쳐지는 커패시터 영역(c)에서의 내부전극 층수는 총 20층이지만, 커패시터 영역(c)을 제외한 나머지 영역에서는 제1 내부전극(12a)들만 겹쳐지거나 제2 내부전극(12b)들만 겹쳐져 내부전극 층수가 총 10층이다. 이와 같이 커패시터 영역(c)에서의 내부전극 층수가 나머지 영역에서의 내부전극 층수보다 2배 더 많기 때문에 커패시터 영역(c)의 두께가 나머지 영역의 두께보다 더 두꺼워지는 변형이 발생한다.
반면, 도 2 내지 도 4에 도시된 바와 같이, 본 발명은 전극부(121)와 외부전극(200)의 접속 부위에 보강부(122)를 형성함으로써 유전체층(110)의 변형을 방지할 수 있다는 장점이 있다. 즉, 커패시터 영역(c)을 제외한 나머지 영역에서 전극부(121)와 보강부(122) 각각의 층수를 합하면 총 20층이 되기 때문에, 커패시터 영역(c)과 동일하게 총 20층의 내부전극이 적층된 형태가 될 수 있다. 따라서, 본 발명은 커패시터 영역(c)에서의 내부전극 층수가 더 많아 발생하는 두께 변형을 방지할 수 있고, 이로 인해 유전체층(110)의 일부가 변형되지 않고 평평하게 적층된 상태의 세라믹 본체(100)가 제조될 수 있다.
제1 및 제2 내부전극(120a,120b) 각각은 보강부(122)의 두께가 전극부(121)의 두께와 동일하게 형성될 수 있다. 보강부(122)는 내부전극의 층수가 영역 별로 다른 것에 따른 두께 차이를 상쇄하기 위한 것이므로, 보강부(122)의 두께가 전극부(121)의 두께와 동일하게 형성될 경우 적층된 내부전극의 층수와 두께도 동일해지기 때문에 변형을 방지하는데 더욱 효과적이다.
전극부(121)와 보강부(122)는 서로 동일한 금속 재료를 포함할 수 있다. 일 예로, 전극부(121)가 Ni을 포함할 경우, 보강부(122)도 전극부(121)와 동일하게 Ni을 포함할 수 있다.
또는, 보강부(122)는 전극부(121)의 재료보다 높은 융점을 갖는 재료로 이루어질 수 있다. 일 예로, 전극부(121)가 융점이 약 960℃인 Ag 재질로 형성될 경우, 보강부(122)는 1000℃ 이상의 융점을 갖는 AgPd 재질로 이루어질 수 있다. 일 예로, 보강부(122)는 Ag가 65~75부피%로 함유되고, Pd가 25~35부피%로 함유된 AgPd 재질로 이루어질 수 있다. 만약 AgPd에서 Pd의 부피%가 너무 높아지면 저항이 높아지는 단점이 있으므로, Pd는 상기 범위 내의 비율로 포함되는 것이 바람직하다.
세라믹 본체(100)의 제조 공정에서, 소성 공정 시 세라믹 재료로 이루어진 유전체층(110)과 금속 재료로 이루어진 내부전극(120)은 소결 수축 거동이 다르기 때문에 소성 이후에 유전체층(110)과 내부전극(120) 사이에 간극이 발생할 수 있다. 따라서, 외부전극(200) 형성 공정에서 도금액이나 수분 등이 상기 간극에 침입하여 절연성이 열화되고, 회로기판에 실장하는 공정에서 열이 가해지면서 상기 간극에 잔류한 수분이 팽창하는 등의 문제가 발생할 수 있다.
반면, 내부전극의 보강부(122)가 전극부(121)의 재료보다 높은 융점을 갖는 재료로 이루어질 경우, 보강부(122)의 소결 온도가 전극부(121)보다 더 높아져 소결 시 수축이 덜 이루어진다. 즉, 유전체층(110)과 내부전극(120)의 소결 수축 거동의 차이로 인해 발생하는 간극이 감소할 수 있고, 내부전극(120)과 외부전극(200) 사이의 접속 상태도 안정적으로 유지될 수 있다.
도 5는 본 발명의 다른 실시예에 의한 세라믹 커패시터의 일부를 확대한 단면도이다.
도 5에 도시된 바에 의하면, 본 발명의 다른 실시예에 의한 세라믹 커패시터(1')에서, 내부전극(120a,120b) 각각의 보강부(122)는 일측 끝단이 전극부(121)의 일단면에 정렬되어 전극부(121)의 일단면과 수직으로 동일 선상에 위치하고, 타측 끝단이 커패시터 영역(c)의 경계까지 연장되게 형성될 수 있다. 이와 같이, 보강부(122)가 내부전극(120a,120b) 각각에서 커패시터 영역(c)에 해당하는 부분을 제외한 나머지 부분을 모두 덮도록 배치될 경우, 본 발명의 일 실시예에 의한 세라믹 커패시터(1)보다 보강부(122)에 의해 두께가 증가하는 부분이 더 넓어지기 때문에 전기 저항 감소 효과를 높일 수 있고, 적층 방향으로 인접한 전극부(121)와 보강부(122) 사이에서의 단차를 보강하여 내부전극의 층수가 다른 것에 따른 유전체층(110)의 변형을 감소시킬 수 있다.
도 6은 본 발명의 또 다른 실시예에 의한 세라믹 커패시터의 일부를 확대한 단면도이다.
도 6에 도시된 바에 의하면, 본 발명의 또 다른 실시예에 의한 세라믹 커패시터(1")에서, 내부전극(120a,120b) 각각의 보강부(122)는 외부전극(200)에서 멀어질수록 곡선 형태를 유지하면서 점차 얇아지게 형성될 수 있다. 이때, 보강부(122)는 일측 끝단이 전극부(121)의 일단면에 정렬되어 전극부(121)의 일단면과 수직으로 동일 선상에 위치하고, 타측 끝단이 커패시터 영역(c)의 경계까지 연장되게 형성될 수 있다. 이와 같이 보강부(122)가 곡선 형태를 유지하면서 점차 얇아지게 형성될 경우, 응력이 집중되는 모서리 부분을 없애 균열이 발생할 가능성을 줄일 수 있다. 이러한 보강부(122)의 곡선 형태는 도전성 페이스트의 점도를 조절함으로써 표면장력에 의해 형성될 수 있다.
도 7은 본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법을 보인 흐름도이다.
본 발명의 일 실시예에 의한 세라믹 커패시터 제조방법은 도 8에 도시된 바와 같이, 복수의 유전체층(110)과 내부전극(120)을 포함하고, 내부전극(120)의 일부분이 두껍게 형성된 세라믹 본체를 제조하는 단계(S10)와, 세라믹 본체(100)의 길이 방향에서 마주보는 양단면(103,104) 각각에 배치되고, 내부전극(120)과 접속되는 외부전극(200)을 형성하는 단계(S20)를 포함할 수 있다.
세라믹 본체를 제조하는 단계(S10)에서, 내부전극(120a,120b)은 전극부(121)와 보강부(122)를 포함하도록 형성될 수 있다. 여기서, 전극부(121)는 일단면이 외부전극(200)에 접하도록 배치되고, 적층되는 방향으로 인접한 내부전극(120a,120b)과 상호 대향하는 커패시터 영역(c)을 형성하도록 길이 방향을 따라 길게 형성될 수 있다. 보강부(122)는 전극부(121) 상에서 외부전극(200)과의 접속 부위에 배치되어 내부전극(120a,120b)의 두께를 부분적으로 증가시킬 수 있다.
세라믹 본체를 제조하는 단계(S10)에서, 전극부(121)는 세라믹 시트의 적어도 일면에 Cu, Ag, Pd, Pt, Au 및 Ni 중 적어도 하나를 포함한 도전성 페이스트를 인쇄 또는 도포하여 형성한 것일 수 있다. 바람직하게는, 전극부(121)는 높은 온도에서 견딜 수 있는 재료인 Ag 및 Ni 중 하나를 포함한 도전성 페이스트를 인쇄 또는 도포하여 형성한 것일 수 있다.
또한, 세라믹 본체를 제조하는 단계(S10)에서, 보강부(122)는 전극부(121)에서 커패시터 영역(c)을 제외한 나머지 영역에 도전성 페이스트를 인쇄 또는 도포하여 형성한 것일 수 있다. 이러한 보강부(122)는 정전 용량에 영향을 주지 않으면서 전극부(121) 상에서 외부전극(200)과의 접속 부위에 배치되어 내부전극(120a,120b)의 두께를 부분적으로 증가시킬 수 있으므로 외부전극(200)과의 접속 상태를 안정적으로 유지시키면서 전기 저항 값을 작게 할 수 있다.
또한, 종래의 세라믹 커패시터는 세라믹 본체(100)에서 제1 내부전극(12a)과 제2 내부전극(12b)이 겹쳐지는 커패시터 영역(c)에서의 내부전극 층수와, 커패시터 영역(c)을 제외한 나머지 영역에서의 내부전극 층수가 서로 다르기 때문에 커패시터 영역(c)의 두께가 나머지 영역의 두께보다 더 두꺼워지는 변형이 발생할 수 있다. 반면, 본 발명의 세라믹 커패시터는 전극부(121)와 외부전극(200)의 접속 부위에 보강부(122)를 형성함으로써 내부전극 층수가 다른 것에 따른 두께 차이를 상쇄시킬 수 있기 때문에 변형을 방지하는데 효과적이다.
세라믹 본체를 제조하는 단계(S10)에서, 전극부(121)의 도전성 페이스트 및 보강부(122)의 도전성 페이스트는 서로 동일한 금속 재료를 포함할 수 있다. 일 예로, 전극부(121)가 Ni을 포함할 경우, 보강부(122)도 전극부(121)와 동일하게 Ni을 포함할 수 있다.
또는, 세라믹 본체를 제조하는 단계(S10)에서, 보강부(122)의 도전성 페이스트 재료는 전극부(121)의 도전성 페이스트 재료보다 높은 융점을 갖는 재료로 이루어질 수 있다. 일 예로, 전극부(121)가 융점이 약 960℃인 Ag 재질로 형성될 경우, 보강부(122)는 1000℃ 이상의 융점을 갖는 AgPd 재질로 이루어질 수 있다. 이와 같이, 내부전극의 보강부(122)가 전극부(121)의 재료보다 높은 융점을 갖는 재료로 이루어질 경우, 보강부(122)의 소결 온도가 전극부(121)보다 더 높아져 소결 시 수축이 덜 이루어진다. 즉, 유전체층(110)과 내부전극(120)의 소결 수축 거동의 차이로 인해 발생하는 간극이 감소할 수 있고, 내부전극(120)과 외부전극(200) 사이의 접속 상태도 안정적으로 유지될 수 있다.
외부전극(200)을 형성하는 단계(S20)에서, 외부전극(200)은 휠(wheel)을 이용해 도전성 페이스트를 제1 및 제2 단면(103,104) 각각과, 제1 및 제2 단면(103,104) 각각에 인접한 가장자리측 둘레면, 즉 상면(101), 하면(102), 제1 측면(105) 및 제2 측면(106)을 포함한 둘레면 일부에 직접 전사하여 형성한 것일 수 있다. 휠을 이용한 터미네이션(Termination) 방법은 탄성이 있는 휠을 이용하여 휠의 압력을 조절함으로써 도전성 페이스트가 얇거나 두껍게 전사될 수 있어 두께 조절이 용이하다는 장점이 있다.
상술한 본 발명의 실시예들은 고주파 및 저용량 세라믹 커패시터에 적용이 용이하며, 일 실시예, 다른 실시예 및 또 다른 실시예로 구분하여 실시하였으나, 이들을 혼용하여 적용 가능할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
1: 세라믹 커패시터
c: 커패시터 영역
100: 세라믹 본체 101: 상면
102: 하면 103: 제1 단면
104: 제2 단면 105: 제1 측면
106: 제2 측면 110: 유전체층
111: 상부 유전체층 112: 하부 유전체층
120: 내부전극 120a: 제1 내부전극
120b: 제2 내부전극 121: 전극부
122: 보강부 200: 외부전극
210: 제1 외부전극 220: 제2 외부전극
100: 세라믹 본체 101: 상면
102: 하면 103: 제1 단면
104: 제2 단면 105: 제1 측면
106: 제2 측면 110: 유전체층
111: 상부 유전체층 112: 하부 유전체층
120: 내부전극 120a: 제1 내부전극
120b: 제2 내부전극 121: 전극부
122: 보강부 200: 외부전극
210: 제1 외부전극 220: 제2 외부전극
Claims (13)
- 복수의 유전체층과 내부전극을 포함하고, 상기 내부전극의 일부분이 두껍게 형성된 세라믹 본체; 및
상기 세라믹 본체의 길이 방향에서 마주보는 양단면 각각에 배치되고, 상기 내부전극과 접속되는 외부전극을 포함하고,
상기 내부전극은,
일단면이 상기 외부전극에 접하도록 배치되고, 적층되는 방향으로 인접한 내부전극과 상호 대향하는 커패시터 영역을 형성하도록 상기 길이 방향을 따라 길게 형성된 전극부; 및
상기 전극부 상에서 상기 외부전극과의 접속 부위에 배치되어 상기 내부전극의 두께를 부분적으로 증가시키는 보강부를 포함하는 세라믹 커패시터. - 제1항에 있어서,
상기 보강부는,
상기 전극부에서 상기 커패시터 영역을 제외한 나머지 영역에 겹쳐지게 배치된 세라믹 커패시터. - 제1항에 있어서,
상기 보강부의 두께는 상기 전극부의 두께와 동일한 세라믹 커패시터. - 제1항에 있어서,
상기 전극부와 상기 보강부는 서로 동일한 금속 재료를 포함하는 세라믹 커패시터. - 제1항에 있어서,
상기 보강부는 상기 전극부의 재료보다 높은 융점을 갖는 재료로 이루어진 세라믹 커패시터. - 제1항에 있어서,
상기 보강부는,
일측 끝단이 상기 전극부의 일단면에 정렬되어 상기 일단면과 수직으로 동일 선상에 위치한 세라믹 커패시터. - 제6항에 있어서,
상기 보강부는,
타측 끝단이 상기 커패시터 영역의 경계까지 연장되게 형성된 세라믹 커패시터. - 제1항에 있어서,
상기 보강부의 두께는 상기 외부전극에서 멀어질수록 곡선 형태를 유지하면서 점차 얇아지는 세라믹 커패시터. - 복수의 유전체층과 내부전극을 포함하고, 상기 내부전극의 일부분이 두껍게 형성된 세라믹 본체를 제조하는 단계; 및
상기 세라믹 본체의 길이 방향에서 마주보는 양단면 각각에 배치되고, 상기 내부전극과 접속되는 외부전극을 형성하는 단계를 포함하고,
상기 세라믹 본체를 제조하는 단계에서,
상기 내부전극은,
일단면이 상기 외부전극에 접하도록 배치되고, 적층되는 방향으로 인접한 내부전극과 상호 대향하는 커패시터 영역을 형성하도록 상기 길이 방향을 따라 길게 형성된 전극부; 및
상기 전극부 상에서 상기 외부전극과의 접속 부위에 배치되어 상기 내부전극의 두께를 부분적으로 증가시키는 보강부를 포함하는 세라믹 커패시터 제조방법. - 제9항에 있어서,
상기 세라믹 본체를 제조하는 단계에서,
상기 전극부는
세라믹 시트의 적어도 일면에 Ag 및 Ni 중 하나를 포함한 도전성 페이스트를 인쇄 또는 도포하여 형성한 것인 세라믹 커패시터 제조방법. - 제10항에 있어서,
상기 세라믹 본체를 제조하는 단계에서,
상기 보강부는
상기 전극부에서 상기 커패시터 영역을 제외한 나머지 영역에 상기 도전성 페이스트를 인쇄 또는 도포하여 형성한 것인 세라믹 커패시터 제조방법. - 제11항에 있어서,
상기 세라믹 본체를 제조하는 단계에서,
상기 전극부의 도전성 페이스트 및 상기 보강부의 도전성 페이스트는 서로 동일한 금속 재료를 포함하는 세라믹 커패시터 제조방법. - 제11항에 있어서,
상기 세라믹 본체를 제조하는 단계에서,
상기 보강부의 도전성 페이스트는
상기 전극부의 도전성 페이스트보다 높은 융점을 갖는 재료로 이루어진 세라믹 커패시터 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |