KR20120031636A - 칩 적층형 반도체 패키지 - Google Patents

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Abstract

본 발명은 칩 적층형 반도체 패키지에 관한 것으로서, 더욱 상세하게는 상부칩과 하부칩에 각각 상호 결합되는 숫범프와 암범프를 형성하여, 칩 적층이 견고하게 이루어질 수 있도록 한 칩 적층형 반도체 패키지에 관한 것이다.
즉, 본 발명은 상부칩과 하부칩의 본딩패드에 각각 숫범프와 암범프를 일체로 형성하여, 숫범프가 암범프에 삽입되면서 서로 도전 가능하게 결속되도록 함으로써, 별도의 써멀 컴프레션 방식 또는 리플로우 솔더링 공정을 실시하지 않고도 칩 적층이 보다 견고한 구조로 이루어질 수 있고, 상부 및 하부칩간의 적층이 미스어라인먼트없이 정확한 위치에서 적층될 수 있도록 한 칩 적층형 반도체 패키지를 제공하고자 한 것이다.

Description

칩 적층형 반도체 패키지{Chip Stack Package}
본 발명은 칩 적층형 반도체 패키지에 관한 것으로서, 더욱 상세하게는 상부칩과 하부칩에 각각 상호 결합되는 숫범프와 암범프를 형성하여, 칩 적층이 견고하게 이루어질 수 있도록 한 칩 적층형 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 기판에 반도체 칩을 부착하고, 반도체 칩과 기판간을 도전성 와이어로 연결한 후, 반도체 칩과 와이어 등이 내재되도록 기판의 일면에 몰딩 컴파운드 수지가 몰딩된 구조로 제조된다.
이러한 반도체 패키지의 구성중, 기판과 반도체 칩을 전기적 신호 교환 가능하게 연결하는 도전성 와이어는 소정의 길이를 갖기 때문에 실질적으로 반도체 패키지의 사이즈 및 신호 전달 경로를 증가시키는 원인이 되고, 특히 반도체 칩이 고직접화, 고성능화 및 고속화됨에 따라 반도체 패키지를 소형화시키기 위한 노력에 오히려 역행하는 요인이 되고 있다.
이러한 점을 감안하여, 반도체 칩의 전극패드(=본딩패드)에 솔더 또는 금속 재질의 범프를 일체로 형성하고, 이 범프를 매개로 반도체 칩의 전극패드들과 인쇄회로기판의 전도성패턴을 전기적으로 직접 연결시키는 반도체 패키지가 제안되고 있다.
여기서, 종래의 범프 구조를 첨부한 도 5를 참조로 설명하면 다음과 같다.
먼저, 반도체 칩(1, 실리콘 기판)위에 패시베이션 막(8)이 형성된다.
이때, 반도체 칩(1)상에 소정의 배열을 이루는 다수의 금속패드 즉, 본딩패드(2)상에는 패시베이션 막(8)이 도포되지 않는데, 그 이유는 본딩패드(2)상에 반도체 소자를 작동시키는 전압 등을 인가받기 위한 일종의 전극단자인 언더 범프 메탈(16,Under Bump Matal, 이하 UBM으로 칭함)이 형성되기 때문이다.
위와 같이, 상기 본딩패드(2)상에는 전극단자인 UBM(4)이 형성된 후, 반도체 칩(1)상의 패시베이션 막(8) 위에 다시 제2패시베이션 막이 더 형성될 수 있으며, 이 제2패시베이션 막은 외부로부터의 기계적 충격, 수분, 각종 이물질 등을 차단하는 기능 외에 반도체 칩(1)의 전체 표면을 평탄화시키면서 각 UBM(4)간의 절연 기능을 수행하게 된다.
이러한 상태에서, 상기 UBM(4)에 전기적인 입출력단자가 되는 범프를 형성하게 된다.
상기 범프는 구리 도금 공정을 진행하여 UBM(4)상에 소정의 높이로 형성되는 구리필러(30)와, 이 구리필러(30)의 상면에 일체로 형성되는 전도성 솔더(32)로 구성되며, UBM(4)상에 구리필러(30)가 먼저 도금된 후, 그 위에 전도성 솔더(32)가 순차적으로 도금된다.
이렇게 반도체 칩의 본딩패드 즉, 본딩패드상에 형성된 일종의 전극단자인 UBM상에 입출력수단인 구리필러(Cu pillar) 및 전도성 솔더로 이루어진 범프가 일체로 형성된 상태에서, 각 범프가 상대 칩 또는 기판과 같은 상대부품(34)의 본딩영역 등에 본딩된다.
즉, 상기 범프가 형성된 반도체 칩을 상대 칩 또는 기판과 같은 상대부품의 전기접속용 본딩영역에 적층되게 상호 접착시키되, 소정의 온도에서 가압하는 써멀 컴프레션 방식의 본딩 방법을 이용하여 상대부품의 본딩영역에 범프의 전도성솔더를 접착시키거나, 또는 리플로우 솔더링(Reflow Soldering) 공정을 이용하여 상대부품의 본딩영역에 범프의 전도성솔더를 접착시키게 된다.
그러나, 상기와 같은 종래의 범프는 그 접착 과정에서 다음과 같은 문제점이 있었다.
써멀 컴프레션 방식에 의하여 각 범프가 상대 칩 또는 기판 등과 같은 상대부품의 본딩영역 등에 본딩될 때, 브릿지 현상 또는 비접촉 현상 등이 발생되는 문제점이 있었다.
즉, 반도체 칩에 형성된 범프들은 서로 파인 피치(fine pitch)를 이루며 형성된 상태이기 때문에 써멀 컴프레션 방식의 본딩시 상대부품에 대한 가압력이 과다할 경우, 범프의 전도성솔더가 측방향으로 퍼지면서 서로 인접하는 범프의 전도성솔더끼리 접촉되어 브릿지 현상이 발생되고, 과다하게 가압됨에 따른 충격이 구리필러까지 전달되어 구리필러의 변형을 초래하는 문제점이 있었다.
또한, 반도체 칩에 형성된 범프들이 파인피치를 이루는 상태이므로, 각 범프들이 상대부품의 정확한 부착자리에서 어긋나는 미스어라인먼트(misalignment) 현상이 발생되는 문제점이 있었다.
또한, 리플로우 솔더링 공정에 의하여 각 범프가 상대 칩 또는 기판 등과 같은 상대부품의 본딩영역 등에 본딩될 때, 고열에서 전도성 솔더(solder)가 용융됨에 따라 반도체 칩 및 주변 기기를 오염시키는 유해한 플럭스(flux) 가스가 발생되는 단점이 있었다.
본 발명은 상기와 같은 종래의 제반 문제점을 감안하여 안출한 것으로서, 상부칩과 하부칩의 본딩패드에 각각 숫범프와 암범프를 일체로 형성하여, 숫범프가 암범프에 삽입되면서 서로 도전 가능하게 결속되도록 함으로써, 별도의 써멀 컴프레션 방식 또는 리플로우 솔더링 공정을 실시하지 않고도 칩 적층이 보다 견고한 구조로 이루어질 수 있고, 상부 및 하부칩간의 적층이 미스어라인먼트없이 정확한 위치에서 적층될 수 있도록 한 칩 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 상부칩의 본딩패드에 숫범프를 일체로 형성하고, 하부칩의 본딩패드에 암범프를 일체로 형성하여, 숫범프를 암범프에 도전 가능하게 삽입 결속시켜 상부칩과 하부칩간의 적층이 이루어지도록 한 것을 특징으로 하는 칩 적층형 반도체 패키지를 제공한다.
본 발명의 바람직한 일 구현예로서, 상기 숫범프는 상부칩의 본딩패드에 1차 도금에 의하여 형성되는 소정 높이의 구리필러와, 이 구리필러의 상단면에 2차 도금에 의하여 형성되는 전도성 솔더로 구성된 것을 특징으로 한다.
본 발명의 바람직한 다른 구현예로서, 상기 암범프는 하부칩의 본딩패드에 도금에 의하여 삽입홈을 갖는 링 형상으로 형성된 것임을 특징으로 한다.
본 발명의 바람직한 또 다른 구현예로서, 상기 숫범프와 암범프가 서로 결속된 상부칩과 하부칩의 사이공간내에 언더필 재료가 충진된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 상부칩과 하부칩의 본딩패드에 각각 숫범프와 암범프를 일체로 형성하여, 숫범프가 암범프내의 삽입홈에 삽입되면서 서로 도전 가능하게 결속되도록 함으로써, 별도의 써멀 컴프레션 방식 또는 리플로우 솔더링 공정을 실시하지 않고도 범프를 매개로 한 칩간의 적층 연결이 보다 견고하게 이루어질 수 있다.
특히, 기존에 범프를 매개로 칩을 적층할 때, 실시하던 써멀 컴프레션 공정 또는 리플로우 솔더링 공정을 배제함에 따라, 공정수 절감 및 제조 비용 절감을 도모할 수 있다.
또한, 숫범프가 암범프내에 삽입됨에 따라 상부칩과 하부칩간의 적층이 미스어라인먼트없이 정확한 위치에서 적층될 수 있다.
도 1은 본 발명에 따른 칩 적층형 반도체 패키지의 상부칩과 하부칩을 나타내는 사시도,
도 2 및 도 3은 본 발명에 따른 칩 적층형 반도체 패키지의 상부칩과 하부칩간의 결속 구조를 설명하는 단면도,
도 4는 본 발명에 따른 칩 적층형 반도체 패키지의 상부칩과 하부칩간의 적층 구조를 나타내는 단면도,
도 5는 통상의 범프 구조를 설명하는 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 상부칩과 하부칩간의 적층이 정확한 위치를 유지하며 견고하게 적층될 수 있도록 한 점에 주안점이 있다.
이를 위해, 상부칩의 본딩패드에 숫범프를 일체로 형성하고, 하부칩의 본딩패드에 암범프를 일체로 형성하되, 반대로 상부칩의 본딩패드에 암범프를 형성하고, 하부칩의 본딩패드에 숫범프를 형성할 수 있으며, 여기서는 본 발명의 이해를 돕기 위하여 상부칩에 숫범프가 하부칩에 암범프가 형성된 것을 하나의 실시예로 설명하기로 한다.
상기 상부칩(10)의 본딩패드에 기둥 형상의 숫범프(12)를 포토레지스트 및 도금 공정을 이용하여 형성하는 바, 상기 숫범프(12)는 상부칩(10)의 본딩패드에 1차 도금에 의하여 형성되는 소정 높이의 구리필러(14)와, 이 구리필러(14)의 상단면에 2차 도금에 의하여 형성되는 전도성 솔더(16)로 구성된다.
보다 상세하게는, 상부칩(10)의 제2패시베이션층 및 본딩패드 표면에 걸쳐 도금을 위한 도전층(미도시됨)을 형성한 다음, 그 위에 제1포토레지스트(미도시됨)를 코팅시켜서 노광 및 디벨롭을 통해 상부칩(10)의 본딩패드를 노출시킴으로써, 제1포토레지스트의 내벽과 상부칩의 본딩패드는 원통형 홈을 이루게 되며, 연이어 도전층에 전류를 인가하면서 도금 공정을 실시함으로써, 노출된 상부칩(10)의 본딩패드에 소정 높이의 구리필러(14)가 형성된다.
이어서 구리필러(14)를 포함하는 상부칩의 표면에 걸쳐 제2포토레지스트(미도시됨)를 코팅한 다음, 제2포토레지스트에 대한 노광 및 디벨롭을 실시하여 구리필러(14)의 상면을 외부로 노출시킨 후, 상기와 같은 전기 도금 공정을 실시함으로써, 노출된 구리필러(14)의 상면에 전도성 솔더(16)가 형성된다.
상기 하부칩(20)의 본딩패드에 암범프(22)를 포토레지스트 및 도금 공정을 이용하여 형성하는 바, 이 암범프(22)의 형상이 삽입홈(24)을 갖는 링 형상으로 형성되도록 한다.
특히, 상기 암범프(22)도 포토레지스트 및 도금 공정에 의하여 형성되며, 이를 위해 하부칩(20)의 제2패시베이션층 및 본딩패드 표면에 걸쳐 도금을 위한 도전층(미도시됨)을 형성한 다음, 그 위에 포토레지스트(미도시됨)를 코팅시켜서 노광 및 디벨롭을 통해 하부칩(20)의 본딩패드를 위에서 보았을 때 링 형상이 되도록 노출시킴으로써, 포토레지스트의 내벽면과 하부칩의 본딩패드는 링 형상 단면이면서 링 타입의 홈을 형성하게 된다.
이어서, 도전층에 전류를 인가하면서 도금 공정을 실시함으로써, 링 형상으로 노출된 하부칩(20)의 본딩패드를 포함하는 링 타입의 홈내에 암범프를 위한 구리필러가 도금되어, 결국 삽입홈(24)을 갖는 링 형상의 암범프(22)가 하부칩(20)의 본딩패드에 일체로 형성된다.
이렇게 상부칩(10)에 기둥 형상의 숫범프(12)를 일체로 형성하고, 하부칩(20)에 삽입홈(24)을 갖는 링 형상의 암범프(22)를 일체로 형성하여, 숫범프(12)를 암범프(22)내에 도전 가능하게 삽입 결속시킴으로써, 상부칩(10)과 하부칩(20)간의 적층이 견고하게 이루어지게 된다.
이와 같이, 본 발명에 따르면, 숫범프(12)가 암범프(22)에 삽입되면서 서로 도전 가능하게 결속됨에 따라, 기존과 같이 별도의 써멀 컴프레션 방식 또는 리플로우 솔더링 공정을 실시하지 않고도 칩 적층이 보다 견고한 구조로 이루어질 수 있고, 상부 및 하부칩간의 적층이 미스어라인먼트없이 정확한 위치에서 이루어질 수 있다.
한편, 서로 적층된 상부칩(10)과 하부칩(10)의 사이공간 즉, 숫범프(12)와 암범프(22)가 서로 결속된 상태로 존재하는 상부칩(10)과 하부칩(10)의 사이공간내에 숫범프 및 암범프간을 다시 한 번 고정시키는 동시에 서로 인접하는 숫범프 또는 암범프간을 절연시킬 수 있는 언더필 재료(26)가 충진된다.
10 : 상부칩
12 : 숫범프
14 : 구리필러
16 : 전도성 솔더
20 : 하부칩
22 : 암범프
24 : 삽입홈
26 : 언더필재료

Claims (4)

  1. 상부칩(10)의 본딩패드에 숫범프(12)를 일체로 형성하고, 하부칩(20)의 본딩패드에 암범프(22)를 일체로 형성하여, 상기 숫범프(12)를 암범프(22)내에 도전 가능하게 삽입 결속시켜 상부칩(10)과 하부칩(20)간의 적층이 이루어지도록 한 것을 특징으로 하는 칩 적층형 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 숫범프(12)는 상부칩(10)의 본딩패드에 1차 도금에 의하여 형성되는 소정 높이의 구리필러(14)와, 이 구리필러(14)의 상단면에 2차 도금에 의하여 형성되는 전도성 솔더(16)로 구성된 것을 특징으로 하는 칩 적층형 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 암범프(22)는 하부칩(20)의 본딩패드에 도금에 의하여 삽입홈(24)을 갖는 링 형상으로 형성된 것임을 특징으로 하는 칩 적층형 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 숫범프(12)와 암범프(22)가 서로 결속된 상부칩(10)과 하부칩(10)의 사이공간내에 언더필 재료(26)가 충진된 것을 특징으로 하는 칩 적층형 반도체 패키지.
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