KR20120027065A - 캐패시터 형성 방법과 이를 이용한 반도체 소자 - Google Patents

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Abstract

캐패시터 형성 방법과 이를 이용한 반도체 소자는 전원전압과 접지전압 사이에 위치하는 모스트랜지스터 캐패시터와 상기 전원전압과 상기 접지전압 사이에 위치하는 제1 및 제2 플레이트 캐패시터 및 상기 제1 및 제2 플레이트 캐패시터를 연결하는 금속배선을 포함한다.

Description

캐패시터 형성 방법과 이를 이용한 반도체 소자{METHOD FOR FORMING A CAPACITOR AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 캐패시터 형성방법과 이를 이용한 반도체 소자에 관한 것이다.
반도체 장치는 안정적인 전압의 공급 또는 송수신하는 신호의 안정화를 위해 캐패시터를 채택하고 있다. 특히, 잡음(noise)에 의한 전압 및 신호의 변동을 방지하는 효과가 우수한 디커플링 캐패시터(decoupling capacitor)가 주로 사용되고 있으며, 디커플링 캐패시터는 전압공급배선 또는 신호전달배선과 내부회로 사이에 배치되어, 일시적인 전류의 소스원으로 사용되어 잡음을 제거한다. 즉, 디커플링 캐패시터는 내부회로가 동작을 위해 필요로 하는 전류를 공급함으로써, 전압공급원으로부터 내부회로의 급격한 전류의 흐름을 방지하여 잡음 및 전압강하를 방지한다.
이러한 디커플링 캐패시터는 제1 콘택(CT1)이라는 배선으로 연결되어 전원전압(VDD)과 접지전압(VSS) 사이에 위치하여 전원전압(VDD) 잡음을 감쇄한다. 한편, 반도체 메모리 장치의 집적도가 높아져 제1 콘택(CT1)의 폭이 좁아지고, 길이는 길어져 매립특성이 우수한 폴리실리콘으로 형성된다.
그러나, 폴리실리콘막으로 형성된 제1 콘택(CT1)은 전원전압(VDD)이 고주파일 경우 높은 저항값을 갖게 된다. 따라서, 디커플링 캐패시터는 고주파의 전원전압(VDD) 잡음을 접지전압(VSS)으로 적절히 전달하지 못하여 전원전압(VDD)의 고주파를 필터링하지 못하게 된다. 이는, 디커플링 캐패시터의 잡음제거 효율을 저하시키는 요인으로 작용한다.
본 발명은 디커플링 캐패시터의 연결 배선 저항을 낮춰 디커플링 캐패시터의 잡음제거 효율을 향상시키는 반도체 소자를 개시한다.
이를 위해, 전원전압과 접지전압 사이에 위치하는 모스트랜지스터 캐패시터와 상기 전원전압과 상기 접지전압 사이에 위치하는 제1 및 제2 플레이트 캐패시터 및 상기 제1 및 제2 플레이트 캐패시터를 연결하는 금속배선을 포함하는 반도체 소자를 제공한다.
또한, 반도체 기판에 모스트랜지스터 캐패시터를 형성하는 단계와 상기 모스트랜지스터 캐패시터 상부에 층간절연막을 형성하는 단계와 상기 층간절연막 상부에 금속배선을 형성하는 단계 및 상기 금속배선 형성 후에 형성하되, 상기 금속배선으로 연결되는 제1 및 제2 플레이트 캐패시터를 형성하는 단계를 포함하는 캐패시터 형성방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 등가회로이다.
도 3은 동일한 고주파 내에서 폴리실리콘막과 금속막간의 저항을 나타낸 그래프이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 도면이다.
도 1에 도시된 바와 같이, 반도체 소자는 모스트랜지스터 캐패시터(MOS_CP)와 층간 절연막(ILD)과 금속배선(ML)과 제1 및 제2 플레이트 캐패시터(PLT_CP1, PLT_CP2)를 포함한다.
모스트랜지스터 캐패시터(MOS_CP)는 게이트(N1)와 소스(N2) 및 드레인(N3)을 포함한다.
모스트랜지스터 캐패시터(MOS_CP)의 형성방법은 반도체 기판에 폴리실리콘막으로 이루어진 게이트(N1) 전극을 형성하여 게이트(N1) 영역을 정의한 후에, 게이트(N1) 영역을 제외한 반도체 기판에 불순물 이온을 주입하여 소스(N2) 및 드레인(N3)을 형성한다. 그리고, 게이트(N1)와 소스(N2) 및 드레인(N3) 영역의 상부에 콘택홀을 갖으며 실리콘산화막으로 이루어진 절연막을 형성한다. 또한, 제1 배선(M1)은 게이트(N1)의 콘택홀에 매립되어 게이트(N1)와 전원전압(VDD)을 연결하고, 제2 배선(M2)은 소스(N2) 및 드레인(N3)의 콘택홀에 매립되어 소스(N2) 및 드레인(N3)을 접지전압(VSS)에 공통접지한다. 여기서, 모스트랜지스터 캐패시터(MOS_CP)는 NMOS 트랜지스터이다.
층간 절연막(ILD)은 모스트랜지스터 캐패시터(MOS_CP)의 상부에 실리콘산화막으로 형성된다.
금속배선(ML)은 층간 절연막(ILD)의 상부에 플레이트 형태의 금속막으로 형성된다.
제1 플레이트 캐패시터(PLT_CP1)는 제1 콘택(CT1)과 제1 하부전극(BP1)과 제1 유전막(SI1) 및 제1 상부전극(TP1)을 포함한다.
제1 플레이트 캐패시터(PLT_CP1)의 형성방법은 금속배선(ML)의 상부에 제1 콘택(CT1)을 형성하고, 제1 콘택(CT1)의 상부에 제1 하부전극(BP1)을 형성하고, 제1 하부전극(BP1) 상부에 제1 유전막(SI1)을 형성하며, 제1 유전막(SI1) 상부에 제1 상부전극(TP1)을 형성한다. 여기서, 제1 콘택(CT1)은 금속배선(ML)에 연결되고, 제1 상부전극(TP1)은 제3 배선(M3)을 통하여 전원전압(VDD)이 인가된다.
제2 플레이트 캐패시터(PLT_CP2)는 제2 콘택(CT2)과 제2 하부전극(BP2)과 제2 유전막(SI2) 및 제2 상부전극(TP2)을 포함한다.
제2 플레이트 캐패시터(PLT_CP2)의 형성방법은 금속배선(ML)의 상부에 제2 콘택(CT2)을 형성하고, 제2 콘택(CT2)의 상부에 제2 하부전극(BP2)을 형성하고, 제2 하부전극(BP2) 상부에 제2 유전막(SI2)을 형성하며, 제2 유전막(SI2) 상부에 제2 상부전극(TP2)을 형성한다. 여기서, 제2 콘택(CT2)은 금속배선(ML)에 연결되고, 제2 상부전극(TP2)은 제4 배선(M4)을 통하여 접지전압(VSS)이 인가된다.
이와 같은 구조의 제1 플레이트 캐패시터(PLT_CP1) 및 제2 플레이트 캐패시터(PLT_CP2)는 동일 공정하에 동일 막질로 형성된다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 등가회로이다.
이와 같이, 제1 및 제2 플레이트캐패시터(PLT_CP1, PLT_CP2)의 연결을 금속배선(ML)으로 연결할 경우, 배선저항(RML)이 감소하는 효과를 갖게 된다. 그리고, 배선저항(RML)이 낮기 때문에 전원전압(VDD)이 고주파로 인가되어도 전원전압(VDD)에 포함된 고주파 잡음이 제1 및 제2 플레이트캐패시터(PLT_CP1, PLT_CP2)에 바람직하게 전달된다. 따라서, 제1 및 제2 플레이트캐패시터(PLT_CP1, PLT_CP2)는 접지전압(VSS)으로 고주파의 전원전압(VDD)을 효과적으로 전달하여 고주파 잡음을 감쇄할 수 있다.
도 3은 동일한 고주파 내에서 폴리실리콘막과 금속막간의 저항을 나타낸 그래프이다.
도 3을 참조하면, 주파수가 4.7GHz인 영역에서 폴리실리콘막(P)의 저항은 97Ω인 반면, 금속막(M)의 저항은 5Ω인 것을 확인할 수 있다. 이와 같이 동일 고주파 영역에서 금속막(M)은 폴리실리콘막(P) 보다 저항이 약 20배가량 낮다.
앞서 설명한 바와 같이, 제1 및 제2 플레이트 캐패시터(PLT_CP1, PLT_CP2)를 금속배선(ML)으로 연결할 경우, 배선저항(RML)이 감소한다. 이는, 고주파 잡음이 포함된 전원전압(VDD)을 제1 및 제2 플레이트 캐패시터(PLT_CP1, PLT_CP2)에 바람직하게 전달할 수 있게 되고, 제1 및 제2 플레이트 캐패시터(PLT_CP1, PLT_CP2)는 전원전압(VDD)의 고주파 잡음을 접지전압(VSS)으로 전달하여 전원전압(VDD)의 고주파 잡음을 감쇄할 수 있는 효율이 향상된다.
PLT_CP1 : 제1 플레이트캐패시터
PLT_CP2 : 제2 플레이트캐패시터
MOS_CP : 모스캐패시터
ML : 금속배선

Claims (15)

  1. 전원전압과 접지전압 사이에 위치하는 모스트랜지스터 캐패시터;
    상기 전원전압과 상기 접지전압 사이에 위치하는 제1 및 제2 플레이트 캐패시터; 및
    상기 제1 및 제2 플레이트 캐패시터를 연결하는 금속배선을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 금속배선은 플레이트 형태의 금속막인 반도체 소자.
  3. 제 1 항에 있어서, 상기 모스트랜지스터 캐패시터는 게이트와 소스 및 드레인을 포함하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 게이트는 상기 전원전압이 인가되고 상기 소스 및 드레인은 상기 접지전압이 인가되는 반도체 소자.
  5. 제 1 항에 있어서, 상기 모스트랜지스터 캐패시터는 NMOS 트랜지스터인 반도체 소자.
  6. 제 1 항에 있어서, 상기 제1 플레이트 캐패시터는
    상기 금속배선과 연결되는 제1 콘택;
    상기 제1 콘택 상부에 형성되는 제1 하부전극;
    상기 제1 하부전극 상부에 형성되는 제1 유전막; 및
    상기 제1 유전막 상부에 형성되는 제1 상부전극을 포함하는 반도체 소자.
  7. 제 1 항에 있어서, 상기 제2 플레이트 캐패시터는
    상기 금속배선과 연결되는 제2 콘택;
    상기 제2 콘택 상부에 형성되는 제2 하부전극;
    상기 제2 하부전극 상부에 형성되는 제2 유전막; 및
    상기 제2 유전막 상부에 형성되는 제2 상부전극을 포함하는 반도체 소자.
  8. 제 6 항 및 제 7 항에 있어서, 상기 제1 상부전극은 상기 전원전압이 인가되고, 상기 제2 상부전극은 상기 접지전압이 인가되는 반도체 소자.
  9. 반도체 기판에 모스트랜지스터 캐패시터를 형성하는 단계;
    상기 모스트랜지스터 캐패시터 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 금속배선을 형성하는 단계; 및
    상기 금속배선 형성 후에 형성하되, 상기 금속배선으로 연결되는 제1 및 제2 플레이트 캐패시터를 형성하는 단계를 포함하는 캐패시터 형성방법.
  10. 제 9 항에 있어서, 상기 금속배선을 형성하는 단계는 플레이트 형태의 금속막으로 형성하는 것을 특징으로 하는 캐패시터 형성방법.
  11. 제 9 항에 있어서, 상기 모스트랜지스터 캐패시터를 형성하는 단계는
    상기 반도체 기판에 폴리실리콘막으로 게이트를 형성하는 단계;
    상기 반도체 기판에 불순물 이온을 주입하여 소스 및 드레인을 형성하는 단계를 포함하는 캐패시터 형성방법.
  12. 제 9 항에 있어서, 상기 제1 플레이트 캐패시터를 형성하는 단계는
    상기 금속배선 상부에 제1 콘택을 형성하는 단계;
    상기 콘택 상부에 제1 하부전극을 형성하는 단계;
    상기 제1 하부전극 상부에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상부에 제1 상부전극을 형성하는 단계를 포함하는 캐패시터 형성방법.
  13. 제 9 항에 있어서, 상기 제2 플레이트 캐패시터를 형성하는 단계는
    상기 금속배선 상부에 제2 콘택을 형성하는 단계;
    상기 콘택 상부에 제2 하부전극을 형성하는 단계;
    상기 제2 하부전극 상부에 제2 유전막을 형성하는 단계;
    상기 제1 유전막 상부에 제1 상부전극을 형성하는 단계를 포함하는 캐패시터 형성방법.
  14. 제 9 항에 있어서, 상기 제1 및 제2 플레이트 캐패시터를 형성하는 단계는 동일공정하에 동일 물질막으로 형성하는 것을 특징으로 하는 캐패시터 형성방법.
  15. 제 9 항과 제 12 항 및 제 13 항에 있어서, 상기 제1 및 제2 플레이트 캐패시터를 형성하는 단계는 상기 금속배선을 형성 후에 형성하되, 상기 금속배선에 상기 제1 및 제2 콘택이 연결되는 것을 특징으로 하는 캐패시터 형성방법.
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